JP2003060043A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003060043A JP2003060043A JP2001241838A JP2001241838A JP2003060043A JP 2003060043 A JP2003060043 A JP 2003060043A JP 2001241838 A JP2001241838 A JP 2001241838A JP 2001241838 A JP2001241838 A JP 2001241838A JP 2003060043 A JP2003060043 A JP 2003060043A
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Abstract
(57)【要約】
【課題】 エッチング精度の高い多結晶シリコン膜抵抗
体を有する半導体装置の提供。 【解決手段】 半導体薄膜を抵抗体の形状にエッチング
によりパターニングした後、不純物を注入する。
体を有する半導体装置の提供。 【解決手段】 半導体薄膜を抵抗体の形状にエッチング
によりパターニングした後、不純物を注入する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に抵
抗体を有する半導体装置の製造方法に関する。
抗体を有する半導体装置の製造方法に関する。
【０００２】
【発明の属する技術分野】本発明は高精度の多結晶シリ
コンによる抵抗体を有する半導体装置の製造方法に関す
る。
コンによる抵抗体を有する半導体装置の製造方法に関す
る。
【０００３】
【従来の技術】従来、多結晶シリコン膜による抵抗体
は、表面を酸化等により絶縁膜を形成したシリコン基板
上に多結晶シリコンを堆積し、前記多結晶シリコン全面
に不純物を注入し、その後、前記多結晶シリコンをフォ
トレジスト等をマスクにしてエッチングすることにより
抵抗体を形成する製造方法が一般的であった。
は、表面を酸化等により絶縁膜を形成したシリコン基板
上に多結晶シリコンを堆積し、前記多結晶シリコン全面
に不純物を注入し、その後、前記多結晶シリコンをフォ
トレジスト等をマスクにしてエッチングすることにより
抵抗体を形成する製造方法が一般的であった。
【０００４】図１は多結晶シリコン膜抵抗体の平面図で
ある。多結晶シリコン膜抵抗体１２の両端に多結晶シリ
コン膜電極パット部分１１が形成されている。図１のＡ
−Ａ’断面における従来技術による多結晶シリコン膜抵
抗体の製造方法を図６（Ａ）〜図６（Ｅ）をもちいて説
明する。
ある。多結晶シリコン膜抵抗体１２の両端に多結晶シリ
コン膜電極パット部分１１が形成されている。図１のＡ
−Ａ’断面における従来技術による多結晶シリコン膜抵
抗体の製造方法を図６（Ａ）〜図６（Ｅ）をもちいて説
明する。
【０００５】図６（Ａ）はシリコン基板の表面を酸化し
た後、多結晶シリコン膜を０．４μｍ程度堆積させた図
である。シリコン基板１の上にシリコン酸化膜２と真性
多結晶シリコン膜３がその面順に形成されている。
た後、多結晶シリコン膜を０．４μｍ程度堆積させた図
である。シリコン基板１の上にシリコン酸化膜２と真性
多結晶シリコン膜３がその面順に形成されている。
【０００６】次に、前記多結晶シリコン膜に不純物をイ
オン注入装置により注入する。図６（B）に示すよう
に、シリコン基板１の表面に堆積された多結晶シリコン
膜は、不純物注入後多結晶シリコン膜１３になってい
る。N型抵抗体であればPを４０KeV程度、P型抵抗体であ
ればBF２を４０KeV程度で注入する。不純物注入量によ
り抵抗値を変化させることができる。
オン注入装置により注入する。図６（B）に示すよう
に、シリコン基板１の表面に堆積された多結晶シリコン
膜は、不純物注入後多結晶シリコン膜１３になってい
る。N型抵抗体であればPを４０KeV程度、P型抵抗体であ
ればBF２を４０KeV程度で注入する。不純物注入量によ
り抵抗値を変化させることができる。
【０００７】その後、不純物注入後多結晶シリコン膜を
エッチングにより抵抗体の形に加工するために、フォト
リソグラフィーにより、不純物注入後多結晶シリコン膜
上にフォトレジスト４を抵抗体の形にパターニングす
る。この段階の断面図が図６（C）である。
エッチングにより抵抗体の形に加工するために、フォト
リソグラフィーにより、不純物注入後多結晶シリコン膜
上にフォトレジスト４を抵抗体の形にパターニングす
る。この段階の断面図が図６（C）である。
【０００８】次に、不純物注入後多結晶シリコン膜１３
のエッチングを行い、レジスト剥離後の状態を図６
（D）に示す。ここで不純物注入後多結晶シリコン膜抵
抗体６が形成される。
のエッチングを行い、レジスト剥離後の状態を図６
（D）に示す。ここで不純物注入後多結晶シリコン膜抵
抗体６が形成される。
【０００９】この後、不純物注入後多結晶シリコン膜の
抵抗体電極取り出しパッド部分について再度フォトリソ
グラフィーを行い５．０E＋１５程度の高濃度のイオン
注入をして抵抗値を下げる。ＮＳＧ膜１４を０．３μｍ
程度、ＢＰＳＧ膜７を０．５μｍ程度を堆積、９００℃
程度でアニール、電極取り出し用にパッド部分をエッチ
ングする。配線用の金属としてＴｉ０．０５μｍ程度／
ＴｉＮ ０．１５μｍ程度／Ａｌ−Ｓｉ−Ｃｕ ０．９
μｍ程度を堆積させ配線のパターニングを行う。保護膜
としてプラズマ窒化膜９をを１μｍ程度堆積させる工程
を行い完成となる。完成した時の図１におけるＡ−Ａ’
断面を図６（Ｅ）に示す。
抵抗体電極取り出しパッド部分について再度フォトリソ
グラフィーを行い５．０E＋１５程度の高濃度のイオン
注入をして抵抗値を下げる。ＮＳＧ膜１４を０．３μｍ
程度、ＢＰＳＧ膜７を０．５μｍ程度を堆積、９００℃
程度でアニール、電極取り出し用にパッド部分をエッチ
ングする。配線用の金属としてＴｉ０．０５μｍ程度／
ＴｉＮ ０．１５μｍ程度／Ａｌ−Ｓｉ−Ｃｕ ０．９
μｍ程度を堆積させ配線のパターニングを行う。保護膜
としてプラズマ窒化膜９をを１μｍ程度堆積させる工程
を行い完成となる。完成した時の図１におけるＡ−Ａ’
断面を図６（Ｅ）に示す。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
多結晶シリコン膜による抵抗体の製造方法では、不純物
を注入された多結晶シリコン膜のエッチングを行う時
に、多結晶シリコン膜による抵抗体の幅のバラツキが大
きかった。多結晶シリコン膜による抵抗体の幅のバラツ
キが大きいことは、抵抗値のバラツキにつながり、結果
として、高精度な抵抗体を必要とする半導体装置、例え
ば、多結晶シリコン膜による抵抗体と抵抗体を接続し
て、前記接続した抵抗体の両端に電圧を印加し、接続部
分の電圧を所望の電圧に分圧するような回路において、
分圧された電圧のバラツキも大きくなってしまうという
ような問題があった。
多結晶シリコン膜による抵抗体の製造方法では、不純物
を注入された多結晶シリコン膜のエッチングを行う時
に、多結晶シリコン膜による抵抗体の幅のバラツキが大
きかった。多結晶シリコン膜による抵抗体の幅のバラツ
キが大きいことは、抵抗値のバラツキにつながり、結果
として、高精度な抵抗体を必要とする半導体装置、例え
ば、多結晶シリコン膜による抵抗体と抵抗体を接続し
て、前記接続した抵抗体の両端に電圧を印加し、接続部
分の電圧を所望の電圧に分圧するような回路において、
分圧された電圧のバラツキも大きくなってしまうという
ような問題があった。
【００１１】本発明は、上記課題を解消して、多結晶シ
リコン膜で形成された抵抗体の幅のバラツキを少なくす
ることにより抵抗値のバラツキを少なくし、高精度の多
結晶シリコン膜による抵抗体を有する半導体装置の製造
方法を提供することを目的とする。
リコン膜で形成された抵抗体の幅のバラツキを少なくす
ることにより抵抗値のバラツキを少なくし、高精度の多
結晶シリコン膜による抵抗体を有する半導体装置の製造
方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明が上記目的を達成
するために採用した手段を以下に述べる。不純物を注入
された多結晶シリコンをエッチングにより加工する場
合、注入された不純物濃度が高いほうが、エッチング速
度は速い。エッチングにより多結晶シリコンを加工する
時、エッチング速度が速いほうが加工精度は悪くなる。
逆に考えると、不純物濃度の低いほうがエッチング速度
が遅くなり、加工精度は向上する。究極的にはエッチン
グ条件が同一であるならば、不純物の注入していない真
性な多結晶シリコンが最も加工精度、つまりバラツキを
少なく加工できることになる。不純物濃度の少ない多結
晶シリコン膜のほうが不純物濃度の多い多結晶シリコン
膜よりバラツキが少なく加工できることは、本発明者の
実験によっても確かめられている。
するために採用した手段を以下に述べる。不純物を注入
された多結晶シリコンをエッチングにより加工する場
合、注入された不純物濃度が高いほうが、エッチング速
度は速い。エッチングにより多結晶シリコンを加工する
時、エッチング速度が速いほうが加工精度は悪くなる。
逆に考えると、不純物濃度の低いほうがエッチング速度
が遅くなり、加工精度は向上する。究極的にはエッチン
グ条件が同一であるならば、不純物の注入していない真
性な多結晶シリコンが最も加工精度、つまりバラツキを
少なく加工できることになる。不純物濃度の少ない多結
晶シリコン膜のほうが不純物濃度の多い多結晶シリコン
膜よりバラツキが少なく加工できることは、本発明者の
実験によっても確かめられている。
【００１３】従来技術では、多結晶シリコン膜で形成さ
れた抵抗体は、基板上に堆積された多結晶シリコン全面
に不純物を注入した後にエッチングを行い、抵抗体を形
成していたが、本発明では、基板上に堆積された多結晶
シリコン膜をフォトレジスト等をマスクにしてエッチン
グした後に不純物を注入することを特徴とする半導体装
置の製造方法である。
れた抵抗体は、基板上に堆積された多結晶シリコン全面
に不純物を注入した後にエッチングを行い、抵抗体を形
成していたが、本発明では、基板上に堆積された多結晶
シリコン膜をフォトレジスト等をマスクにしてエッチン
グした後に不純物を注入することを特徴とする半導体装
置の製造方法である。
【００１４】また、第２の手段として、基板上に堆積さ
れた、多結晶シリコン膜の抵抗体となる一部分に不純物
を注入した後に、フォトレジスト等をマスクとしてエッ
チングにより、多結晶シリコン膜の抵抗体を形成するこ
と、つまり、半導体薄膜抵抗体となる一部分、半導体薄
膜抵抗体の電流の流れる方向に平行な両端側に、不純物
を注入させない領域を片側０．５μｍ程度形成ことを特
徴とする半導体装置の製造方法である。
れた、多結晶シリコン膜の抵抗体となる一部分に不純物
を注入した後に、フォトレジスト等をマスクとしてエッ
チングにより、多結晶シリコン膜の抵抗体を形成するこ
と、つまり、半導体薄膜抵抗体となる一部分、半導体薄
膜抵抗体の電流の流れる方向に平行な両端側に、不純物
を注入させない領域を片側０．５μｍ程度形成ことを特
徴とする半導体装置の製造方法である。
【００１５】また、第３の手段として基板上に堆積され
た多結晶シリコン膜をフォトレジスト等をマスクにして
エッチングした後に不純物を注入する工程と、半導体薄
膜抵抗体となる一部分、半導体薄膜抵抗体の電流の流れ
る方向に平行な両端側に、不純物を注入させない領域を
形成する工程を有することを特徴とする半導体装置の製
造方法である。
た多結晶シリコン膜をフォトレジスト等をマスクにして
エッチングした後に不純物を注入する工程と、半導体薄
膜抵抗体となる一部分、半導体薄膜抵抗体の電流の流れ
る方向に平行な両端側に、不純物を注入させない領域を
形成する工程を有することを特徴とする半導体装置の製
造方法である。
【００１６】本発明の半導体装置の製造方法が従来技術
で用いられていなかった理由としては、フォトリソグラ
フィーの工程が増えるためと考える。しかしながら、近
年の半導体装置には高集積化、高精度化がますます要求
されている。半導体装置のさらなる高集積化、高精度化
が実現できるのであれば、フォトリソグラフィー工程が
増加する不利益を考慮に入れても、本発明の半導体装置
の製造方法を活用することは十分メリットがあることで
ある。
で用いられていなかった理由としては、フォトリソグラ
フィーの工程が増えるためと考える。しかしながら、近
年の半導体装置には高集積化、高精度化がますます要求
されている。半導体装置のさらなる高集積化、高精度化
が実現できるのであれば、フォトリソグラフィー工程が
増加する不利益を考慮に入れても、本発明の半導体装置
の製造方法を活用することは十分メリットがあることで
ある。
【００１７】
【実施例】以下、図面を参照して本発明の好適な実施例
を説明する。図１は多結晶シリコン膜抵抗体の平面図で
ある。図１における断面Ａ−Ａ’を用いて実施例を説明
する。
を説明する。図１は多結晶シリコン膜抵抗体の平面図で
ある。図１における断面Ａ−Ａ’を用いて実施例を説明
する。
【００１８】実施例１として、基板の上に堆積した多結
晶シリコン膜を抵抗体の形にエッチングによりパターニ
ングした後、不純物を注入する工程を有する実施例を図
２（Ａ）〜図２（E）により説明する。
晶シリコン膜を抵抗体の形にエッチングによりパターニ
ングした後、不純物を注入する工程を有する実施例を図
２（Ａ）〜図２（E）により説明する。
【００１９】図２（Ａ）はシリコン基板１の表面を酸化
し、シリコン酸化膜２を形成した後、真性多結晶シリコ
ン膜３を０．４μｍ程度堆積させ、その上にフォトリソ
グラフィーにより、所望する抵抗体の形にフォトレジス
ト４をパターニングした図である。この段階では、堆積
した多結晶シリコン膜は不純物の無い真性な多結晶シリ
コン膜である。
し、シリコン酸化膜２を形成した後、真性多結晶シリコ
ン膜３を０．４μｍ程度堆積させ、その上にフォトリソ
グラフィーにより、所望する抵抗体の形にフォトレジス
ト４をパターニングした図である。この段階では、堆積
した多結晶シリコン膜は不純物の無い真性な多結晶シリ
コン膜である。
【００２０】この後フォトレジストをマスクとしてエッ
チングを行い、レジストを剥離させた状態が図２（Ｂ）
である。図２（Ｂ）５に示した真性多結晶シリコン膜３
の抵抗体の幅５のバラツキは、不純物注入してからフォ
トリソグラフィーを行いエッチングした場合の多結晶シ
リコン膜の抵抗体の幅のバラツキより小さくなってい
る。
チングを行い、レジストを剥離させた状態が図２（Ｂ）
である。図２（Ｂ）５に示した真性多結晶シリコン膜３
の抵抗体の幅５のバラツキは、不純物注入してからフォ
トリソグラフィーを行いエッチングした場合の多結晶シ
リコン膜の抵抗体の幅のバラツキより小さくなってい
る。
【００２１】次に多結晶シリコン膜の抵抗体に不純物を
イオン注入装置で注入するためのマスクを、フォトリソ
グラフィーによりフォトレジスト４で形成した状態の図
を、図２（Ｃ）に示す。この状態で不純物が注入され
る。N型抵抗体であればPを４０KeV程度、P型抵抗体であ
ればBF２を４０KeV程度で注入する。不純物注入量によ
り抵抗値を変化させることができる。
イオン注入装置で注入するためのマスクを、フォトリソ
グラフィーによりフォトレジスト４で形成した状態の図
を、図２（Ｃ）に示す。この状態で不純物が注入され
る。N型抵抗体であればPを４０KeV程度、P型抵抗体であ
ればBF２を４０KeV程度で注入する。不純物注入量によ
り抵抗値を変化させることができる。
【００２２】次に不純物の注入が終わり、レジストを剥
離した状態の図を、図２（Ｄ）に示す。シリコン酸化膜
２上に不純物注入後多結晶シリコン膜抵抗低６が形成さ
れる。この後に、多結晶シリコン膜の抵抗体電極取り出
しパッド部分について再度フォトリソグラフィーを行い
５．０E＋１５程度の高濃度のイオン注入をして抵抗値
を下げる。ＮＳＧ膜１４を０．３μｍ程度、ＢＰＳＧ膜
７を０．５μｍ程度を堆積、９００℃程度でアニール、
電極取り出し用にパッド部分をエッチングする。配線用
の金属としてＴｉ０．０５μｍ程度／ＴｉＮ ０．１５
μｍ程度／Ａｌ−Ｓｉ−Ｃｕ ０．９μｍ程度からなる
Ｔｉ／ＴｉＮ／Ａｉ−Ｓｉ−Ｃｕ膜８を堆積させパター
ニングを行う。保護膜としてプラズマ窒化膜９を１μｍ
程度堆積させる工程を行い完成となる。完成した時の図
１における断面Ａ−Ａ’を図２（Ｅ）に示す。図２
（Ｅ）において多結晶シリコン膜の抵抗体の上部も配線
用の金属で覆わせておく。これは、プラズマ窒化膜堆積
時に水素が発生し、多結晶シリコン膜抵抗体表面のダン
グリングボンドと結合するが。上部を金属で覆われてい
る場合と覆われていない場合ではダングリングボンドと
の結合状態が異なり、多結晶シリコン膜抵抗体の抵抗値
に影響を与える。ダングリングボンドと水素の結合状態
を多結晶シリコン膜抵抗体表面で均一にするために、多
結晶シリコン膜抵抗体の上部のほぼ全域も配線用の金属
で覆っておく必要がある。
離した状態の図を、図２（Ｄ）に示す。シリコン酸化膜
２上に不純物注入後多結晶シリコン膜抵抗低６が形成さ
れる。この後に、多結晶シリコン膜の抵抗体電極取り出
しパッド部分について再度フォトリソグラフィーを行い
５．０E＋１５程度の高濃度のイオン注入をして抵抗値
を下げる。ＮＳＧ膜１４を０．３μｍ程度、ＢＰＳＧ膜
７を０．５μｍ程度を堆積、９００℃程度でアニール、
電極取り出し用にパッド部分をエッチングする。配線用
の金属としてＴｉ０．０５μｍ程度／ＴｉＮ ０．１５
μｍ程度／Ａｌ−Ｓｉ−Ｃｕ ０．９μｍ程度からなる
Ｔｉ／ＴｉＮ／Ａｉ−Ｓｉ−Ｃｕ膜８を堆積させパター
ニングを行う。保護膜としてプラズマ窒化膜９を１μｍ
程度堆積させる工程を行い完成となる。完成した時の図
１における断面Ａ−Ａ’を図２（Ｅ）に示す。図２
（Ｅ）において多結晶シリコン膜の抵抗体の上部も配線
用の金属で覆わせておく。これは、プラズマ窒化膜堆積
時に水素が発生し、多結晶シリコン膜抵抗体表面のダン
グリングボンドと結合するが。上部を金属で覆われてい
る場合と覆われていない場合ではダングリングボンドと
の結合状態が異なり、多結晶シリコン膜抵抗体の抵抗値
に影響を与える。ダングリングボンドと水素の結合状態
を多結晶シリコン膜抵抗体表面で均一にするために、多
結晶シリコン膜抵抗体の上部のほぼ全域も配線用の金属
で覆っておく必要がある。
【００２３】ここで、図２（Ｃ）に着目すると、真性多
結晶シリコン膜とフォトレジストとの間には空間があ
る。これは、現在のフォトリソグラフィー技術では真性
多結晶シリコン膜とフォトレジストを同一面になるよう
に加工することは難しいために生ずる空間である。一層
の多結晶シリコン膜の場合、真性多結晶シリコン膜とフ
ォトレジストとの間に空間があっても問題はない。しか
し、多層になり、下地のシリコン酸化膜の下にさらに多
結晶シリコン膜による配線などが存在する場合、真性多
結晶シリコン膜とフォトレジストとの間に空間がある
と、不純物をイオン注入装置で注入する際に、注入され
た不純物が下地のシリコン酸化膜を貫通し、さらに下に
存在する多結晶シリコン膜による配線などに到達し悪影
響を及ぼすことが懸念される。
結晶シリコン膜とフォトレジストとの間には空間があ
る。これは、現在のフォトリソグラフィー技術では真性
多結晶シリコン膜とフォトレジストを同一面になるよう
に加工することは難しいために生ずる空間である。一層
の多結晶シリコン膜の場合、真性多結晶シリコン膜とフ
ォトレジストとの間に空間があっても問題はない。しか
し、多層になり、下地のシリコン酸化膜の下にさらに多
結晶シリコン膜による配線などが存在する場合、真性多
結晶シリコン膜とフォトレジストとの間に空間がある
と、不純物をイオン注入装置で注入する際に、注入され
た不純物が下地のシリコン酸化膜を貫通し、さらに下に
存在する多結晶シリコン膜による配線などに到達し悪影
響を及ぼすことが懸念される。
【００２４】前述した真性多結晶シリコン膜とフォトレ
ジストとの間の空間が問題になるような場合には、後述
の実施例３に示す半導体装置の製造方法を適用すれば良
い。
ジストとの間の空間が問題になるような場合には、後述
の実施例３に示す半導体装置の製造方法を適用すれば良
い。
【００２５】次に実施例２として、基板の上に堆積した
多結晶シリコン膜の抵抗体となる一部分、半導体薄膜抵
抗体の電流の流れる方向に平行な両端側に、不純物を注
入させない領域を片側０．５μｍ程度形成する工程を有
する実施例を図３（Ａ）〜図３（E）により説明する。
実施例１と同様に図１におけるＡ−Ａ’断面を用いて実
施例を説明する。
多結晶シリコン膜の抵抗体となる一部分、半導体薄膜抵
抗体の電流の流れる方向に平行な両端側に、不純物を注
入させない領域を片側０．５μｍ程度形成する工程を有
する実施例を図３（Ａ）〜図３（E）により説明する。
実施例１と同様に図１におけるＡ−Ａ’断面を用いて実
施例を説明する。
【００２６】図３（Ａ）はシリコン基板１の表面を酸化
し、シリコン酸化膜２を形成した後、真性多結晶シリコ
ン膜３を０．４μｍ程度堆積させ、その上にフォトリソ
グラフィーにより、不純物をイオン注入装置で注入する
ためのマスクとしてフォトレジスト４をパターニングし
た状態の図である。この段階では堆積した多結晶シリコ
ンは真性である。
し、シリコン酸化膜２を形成した後、真性多結晶シリコ
ン膜３を０．４μｍ程度堆積させ、その上にフォトリソ
グラフィーにより、不純物をイオン注入装置で注入する
ためのマスクとしてフォトレジスト４をパターニングし
た状態の図である。この段階では堆積した多結晶シリコ
ンは真性である。
【００２７】次に、不純物注入を行いレジストを剥離し
た状態の図を図３（B）に示す。N型抵抗体であればPを
４０KeV程度、P型抵抗体であればBF２を４０KeV程度で
注入する。不純物注入量により抵抗値を変化させること
ができる。これにより、真性多結晶シリコン膜３の一部
に多結晶シリコン膜不純物注入領域１０が形成される。
た状態の図を図３（B）に示す。N型抵抗体であればPを
４０KeV程度、P型抵抗体であればBF２を４０KeV程度で
注入する。不純物注入量により抵抗値を変化させること
ができる。これにより、真性多結晶シリコン膜３の一部
に多結晶シリコン膜不純物注入領域１０が形成される。
【００２８】次に、多結晶シリコン膜を抵抗体の形にエ
ッチングするためのマスクをフォトリソグラフィーによ
りフォトレジストで形成する。このときの状態を図３
（C）に示す。図３（C）において、フォトレジスト４は
前段階で不純物をイオン注入させた領域の幅よりも両サ
イドとも大きくとっておく。この状態で多結晶シリコン
のエッチングは行われる。エッチングを行い、レジスト
を剥離した状態を図３（D）に示す。図３（D）に示すよ
うに多結晶シリコン膜抵抗体の一部分にあたる両サイド
は真性の多結晶シリコン膜のままで、シリコン酸化膜２
の上の多結晶シリコン膜不順部注入領域１０の両側に真
性多結晶シリコン膜３が形成された状態となる。
ッチングするためのマスクをフォトリソグラフィーによ
りフォトレジストで形成する。このときの状態を図３
（C）に示す。図３（C）において、フォトレジスト４は
前段階で不純物をイオン注入させた領域の幅よりも両サ
イドとも大きくとっておく。この状態で多結晶シリコン
のエッチングは行われる。エッチングを行い、レジスト
を剥離した状態を図３（D）に示す。図３（D）に示すよ
うに多結晶シリコン膜抵抗体の一部分にあたる両サイド
は真性の多結晶シリコン膜のままで、シリコン酸化膜２
の上の多結晶シリコン膜不順部注入領域１０の両側に真
性多結晶シリコン膜３が形成された状態となる。
【００２９】真性の多結晶シリコン膜の方が、不純物を
注入した多結晶シリコン膜より加工精度は良いので、多
結晶シリコン膜全面に不純物を注入してから多結晶シリ
コン膜抵抗体の形にエッチングするよりも、抵抗体の幅
のバラツキは小さくなっている。
注入した多結晶シリコン膜より加工精度は良いので、多
結晶シリコン膜全面に不純物を注入してから多結晶シリ
コン膜抵抗体の形にエッチングするよりも、抵抗体の幅
のバラツキは小さくなっている。
【００３０】この後に、多結晶シリコン膜の抵抗体電極
取り出しパッド部分について再度フォトリソグラフィー
を行い５．０E＋１５程度の高濃度のイオン注入をして
抵抗値を下げる。
取り出しパッド部分について再度フォトリソグラフィー
を行い５．０E＋１５程度の高濃度のイオン注入をして
抵抗値を下げる。
【００３１】ＮＳＧ膜０．３μｍ程度、ＢＰＳＧ膜０．
５μｍ程度を堆積、９００℃程度でアニール、電極取り
出し用にパッド部分をエッチングする。配線用の金属と
してＴｉ０．０５μｍ程度／ＴｉＮ ０．１５μｍ程度
／Ａｌ−Ｓｉ−Ｃｕ ０．９μｍ程度を堆積させパター
ニングを行う。保護膜としてプラズマ窒化膜を１μｍ程
度堆積させる工程を行い完成となる。完成した時の図１
における断面Ａ−Ａ’を図３（Ｅ）に示す。シリコン基
板１上のシリコン酸化膜２の一部に両端に真性多結晶シ
リコン膜３を有する多結晶シリコン膜不呪物注入領域１
０が形成され、さらに、ＮＳＧ膜１４、ＢＰＳＧ膜７、
Ｔｉ／ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ膜８、プラズマ窒化膜
９がその面順に形成されている。
５μｍ程度を堆積、９００℃程度でアニール、電極取り
出し用にパッド部分をエッチングする。配線用の金属と
してＴｉ０．０５μｍ程度／ＴｉＮ ０．１５μｍ程度
／Ａｌ−Ｓｉ−Ｃｕ ０．９μｍ程度を堆積させパター
ニングを行う。保護膜としてプラズマ窒化膜を１μｍ程
度堆積させる工程を行い完成となる。完成した時の図１
における断面Ａ−Ａ’を図３（Ｅ）に示す。シリコン基
板１上のシリコン酸化膜２の一部に両端に真性多結晶シ
リコン膜３を有する多結晶シリコン膜不呪物注入領域１
０が形成され、さらに、ＮＳＧ膜１４、ＢＰＳＧ膜７、
Ｔｉ／ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ膜８、プラズマ窒化膜
９がその面順に形成されている。
【００３２】図３（Ｅ）において多結晶シリコン膜の抵
抗体の上部も配線用の金属で覆わせておく理由は実施例
１で説明した理由と同じである。
抗体の上部も配線用の金属で覆わせておく理由は実施例
１で説明した理由と同じである。
【００３３】また、図３（C）においてフォトレジスト
は前段階で不純物をイオン注入させた領域の幅よりも両
サイドとも大きくとってあるが、片側０．５μｍ程度不
純物をイオン注入させた領域よりもフォトレジストの幅
を大きくとっておけばよい。この片側０．５μｍ程度フ
ォトレジストの幅を大きくとっておけばよい理由を以下
に述べる。図１のA−A’断面における立体的な図を図８
に示す。多結晶シリコン膜１２をフォトレジスト等をマ
スクとしてエッチングすると、マスク端部の下もわずか
にエッチングされる、いわゆるサイドエッチングが生じ
る。このサイドエッチングのために、多結晶シリコン膜
抵抗体の幅は設計値よりもわずかに小さくなる。この多
結晶シリコン膜抵抗体の幅の設計値からのズレをΔW１
７と表す。図８にΔW１７を模式的に示してある。設計
値は実線で表されている幅であるが、実際にエッチング
を行うと、サイドエッチングのために点線で示された幅
に加工されてしまうことを示している。また、多結晶シ
リコン膜抵抗体のシート抵抗値をρｓと表すと、本発明
者が行った、ΔWのρｓ依存性の測定結果を図９に示
す。ρｓは不純物濃度が小さくなると増加する。図９の
結果は不純物濃度が小さくなるとΔWのバラツキが小さ
くなることを示しており、またΔWの大きさは、大きい
ときで０．５μｍ程度になることを示している。以上の
結果より、フォトレジストの幅を片側０．５μｍ程度、
不純物をイオン注入させた領域よりも大きくとっておけ
ばよいと考える。
は前段階で不純物をイオン注入させた領域の幅よりも両
サイドとも大きくとってあるが、片側０．５μｍ程度不
純物をイオン注入させた領域よりもフォトレジストの幅
を大きくとっておけばよい。この片側０．５μｍ程度フ
ォトレジストの幅を大きくとっておけばよい理由を以下
に述べる。図１のA−A’断面における立体的な図を図８
に示す。多結晶シリコン膜１２をフォトレジスト等をマ
スクとしてエッチングすると、マスク端部の下もわずか
にエッチングされる、いわゆるサイドエッチングが生じ
る。このサイドエッチングのために、多結晶シリコン膜
抵抗体の幅は設計値よりもわずかに小さくなる。この多
結晶シリコン膜抵抗体の幅の設計値からのズレをΔW１
７と表す。図８にΔW１７を模式的に示してある。設計
値は実線で表されている幅であるが、実際にエッチング
を行うと、サイドエッチングのために点線で示された幅
に加工されてしまうことを示している。また、多結晶シ
リコン膜抵抗体のシート抵抗値をρｓと表すと、本発明
者が行った、ΔWのρｓ依存性の測定結果を図９に示
す。ρｓは不純物濃度が小さくなると増加する。図９の
結果は不純物濃度が小さくなるとΔWのバラツキが小さ
くなることを示しており、またΔWの大きさは、大きい
ときで０．５μｍ程度になることを示している。以上の
結果より、フォトレジストの幅を片側０．５μｍ程度、
不純物をイオン注入させた領域よりも大きくとっておけ
ばよいと考える。
【００３４】次に、実施例２により製作した多結晶シリ
コン膜抵抗体の等価回路図を図４に示す。図４において
抵抗R１は抵抗体両サイドの真性な多結晶シリコンによ
る抵抗であり、抵抗R２は不純物を注入された領域の抵
抗である。R１の抵抗値は真性な多結晶シリコン薄膜の
抵抗値であるので、不純物を注入されたR２部分よりも
大きくなる。
コン膜抵抗体の等価回路図を図４に示す。図４において
抵抗R１は抵抗体両サイドの真性な多結晶シリコンによ
る抵抗であり、抵抗R２は不純物を注入された領域の抵
抗である。R１の抵抗値は真性な多結晶シリコン薄膜の
抵抗値であるので、不純物を注入されたR２部分よりも
大きくなる。
【００３５】R１≫R２のとき図４の並列回路の抵抗値は
ほぼR２と等価になる。したがって、イオン注入量はR２
部分で所望の抵抗値となるように設定しておけば良い。
特に低抵抗の多結晶シリコン膜抵抗体を形成するときに
はR１部分の抵抗値への寄与はほとんど無くなる。実施
例２は低抵抗の多結晶シリコン膜抵抗体を形成するのに
適した実施例である。
ほぼR２と等価になる。したがって、イオン注入量はR２
部分で所望の抵抗値となるように設定しておけば良い。
特に低抵抗の多結晶シリコン膜抵抗体を形成するときに
はR１部分の抵抗値への寄与はほとんど無くなる。実施
例２は低抵抗の多結晶シリコン膜抵抗体を形成するのに
適した実施例である。
【００３６】次に、実施例３として、基板の上に堆積し
た多結晶シリコン膜を抵抗体の形にエッチングによりパ
ターニングした後、不純物を注入する工程と、半導体薄
膜抵抗体となる一部分、半導体薄膜抵抗体の電流の流れ
る方向に平行な両端側に、不純物を注入させない領域を
形成する工程を有する実施例を図５（Ａ）〜図５（E）
により説明する。
た多結晶シリコン膜を抵抗体の形にエッチングによりパ
ターニングした後、不純物を注入する工程と、半導体薄
膜抵抗体となる一部分、半導体薄膜抵抗体の電流の流れ
る方向に平行な両端側に、不純物を注入させない領域を
形成する工程を有する実施例を図５（Ａ）〜図５（E）
により説明する。
【００３７】実施例１、２と同様に図１における断面Ａ
−Ａ’を用いて実施例を説明する。
−Ａ’を用いて実施例を説明する。
【００３８】図５（Ａ）はシリコン基板１の表面を酸化
しシリコン酸化膜２を形成した後、真性多結晶シリコン
膜３を０．４μｍ程度堆積させ、その上にフォトリソグ
ラフィーにより、所望する抵抗体の形にフォトレジスト
４をパターニングした図である。この段階では、堆積し
た多結晶シリコン膜は不純物の無い真性な多結晶シリコ
ン膜である。
しシリコン酸化膜２を形成した後、真性多結晶シリコン
膜３を０．４μｍ程度堆積させ、その上にフォトリソグ
ラフィーにより、所望する抵抗体の形にフォトレジスト
４をパターニングした図である。この段階では、堆積し
た多結晶シリコン膜は不純物の無い真性な多結晶シリコ
ン膜である。
【００３９】この後フォトレジストをマスクとしてエッ
チングを行い、レジストを剥離させた状態が図５（Ｂ）
である。図５（Ｂ）５に示した多結晶シリコン膜の抵抗
体の幅５のバラツキは、不純物注入してからフォトリソ
グラフィーを行いエッチングした場合の多結晶シリコン
膜の抵抗体の幅のバラツキより小さくなっている。
チングを行い、レジストを剥離させた状態が図５（Ｂ）
である。図５（Ｂ）５に示した多結晶シリコン膜の抵抗
体の幅５のバラツキは、不純物注入してからフォトリソ
グラフィーを行いエッチングした場合の多結晶シリコン
膜の抵抗体の幅のバラツキより小さくなっている。
【００４０】次に多結晶シリコン膜の抵抗体に不純物を
イオン注入装置で注入するためのマスクを、フォトリソ
グラフィーによりフォトレジストで形成した状態の図
を、図５（Ｃ）に示す。
イオン注入装置で注入するためのマスクを、フォトリソ
グラフィーによりフォトレジストで形成した状態の図
を、図５（Ｃ）に示す。
【００４１】図５（Ｃ）に示すようにフォトレジスト４
は真性多結晶シリコン膜３の両サイドの上部を覆うよう
にパターニングする。このパターニングにより、実施例
１で述べた真性多結晶シリコン膜とフォトレジストとの
間に空間ができることによって生じる問題は回避でき
る。また、真性多結晶シリコン膜の両サイドの上部を覆
う部分のフォトレジストの幅については、フォトレジス
トの最小加工精度の１０％位の長さを確保しておけば良
いと考える。つまり、フォトリソグラフィーのマスクア
ライメント時に必然的に生じるズレがあるが、このズレ
が生じても、真性多結晶シリコン膜の両サイドの上部を
覆うパターニングができていれば良いということであ
る。
は真性多結晶シリコン膜３の両サイドの上部を覆うよう
にパターニングする。このパターニングにより、実施例
１で述べた真性多結晶シリコン膜とフォトレジストとの
間に空間ができることによって生じる問題は回避でき
る。また、真性多結晶シリコン膜の両サイドの上部を覆
う部分のフォトレジストの幅については、フォトレジス
トの最小加工精度の１０％位の長さを確保しておけば良
いと考える。つまり、フォトリソグラフィーのマスクア
ライメント時に必然的に生じるズレがあるが、このズレ
が生じても、真性多結晶シリコン膜の両サイドの上部を
覆うパターニングができていれば良いということであ
る。
【００４２】この状態で不純物が注入される。N型抵抗
体であればPを４０KeV程度、P型抵抗体であればBF２を
４０KeV程度で注入する。不純物注入量により抵抗値を
変化させることができる。
体であればPを４０KeV程度、P型抵抗体であればBF２を
４０KeV程度で注入する。不純物注入量により抵抗値を
変化させることができる。
【００４３】次に、不純物注入を行いレジストを剥離し
た状態の図を図５（Ｄ）に示す。
た状態の図を図５（Ｄ）に示す。
【００４４】図５（D）に示すように多結晶シリコン膜
抵抗体の一部分、半導体薄膜抵抗体の電流の流れる方向
に平行な両端側にあたる部分は真性多結晶シリコン膜３
のままである。
抵抗体の一部分、半導体薄膜抵抗体の電流の流れる方向
に平行な両端側にあたる部分は真性多結晶シリコン膜３
のままである。
【００４５】この後に、多結晶シリコン膜の抵抗体電極
取り出しパッド部分について再度フォトリソグラフィー
を行い５．０E＋１５程度の高濃度のイオン注入をして
抵抗値を下げる。
取り出しパッド部分について再度フォトリソグラフィー
を行い５．０E＋１５程度の高濃度のイオン注入をして
抵抗値を下げる。
【００４６】ＮＳＧ膜０．３μｍ程度、ＢＰＳＧ膜０．
５μｍ程度を堆積、９００℃程度でアニール、電極取り
出し用にパッド部分をエッチングする。配線用の金属と
してＴｉ０．０５μｍ程度／ＴｉＮ ０．１５μｍ程度
／Ａｌ−Ｓｉ−Ｃｕ ０．９μｍ程度を堆積させパター
ニングを行う。保護膜としてプラズマ窒化膜を１μｍ程
度堆積させる工程を行い完成となる。完成した時の図１
における断面Ａ−Ａ’を図５（Ｅ）に示す。図５（Ｅ）
において多結晶シリコン膜の抵抗体の上部も配線用の金
属で覆わせておく理由は実施例１で説明した理由と同じ
である。
５μｍ程度を堆積、９００℃程度でアニール、電極取り
出し用にパッド部分をエッチングする。配線用の金属と
してＴｉ０．０５μｍ程度／ＴｉＮ ０．１５μｍ程度
／Ａｌ−Ｓｉ−Ｃｕ ０．９μｍ程度を堆積させパター
ニングを行う。保護膜としてプラズマ窒化膜を１μｍ程
度堆積させる工程を行い完成となる。完成した時の図１
における断面Ａ−Ａ’を図５（Ｅ）に示す。図５（Ｅ）
において多結晶シリコン膜の抵抗体の上部も配線用の金
属で覆わせておく理由は実施例１で説明した理由と同じ
である。
【００４７】また、実施例３により作製した多結晶シリ
コン膜抵抗体の等価回路図については、実施例２で作製
した多結晶シリコン膜抵抗体の等価回路図と同じにな
り、図４に示すようになる。図４の多結晶シリコン膜抵
抗体の等価回路の説明については実施例２に示した説明
と同様である。
コン膜抵抗体の等価回路図については、実施例２で作製
した多結晶シリコン膜抵抗体の等価回路図と同じにな
り、図４に示すようになる。図４の多結晶シリコン膜抵
抗体の等価回路の説明については実施例２に示した説明
と同様である。
【００４８】実施例３に示した多結晶シリコン膜抵抗体
の製造方法においては実施例１で示した真性多結晶シリ
コン膜とフォトレジストとの間に空間ができることによ
って生じる問題は回避されている。本実施例の製造方法
により図７に示すような二層目に多結晶シリコン膜抵抗
体を有する半導体装置においても、二層目の多結晶シリ
コン膜抵抗体は高精度でバラツキ少なく製造することが
できる。
の製造方法においては実施例１で示した真性多結晶シリ
コン膜とフォトレジストとの間に空間ができることによ
って生じる問題は回避されている。本実施例の製造方法
により図７に示すような二層目に多結晶シリコン膜抵抗
体を有する半導体装置においても、二層目の多結晶シリ
コン膜抵抗体は高精度でバラツキ少なく製造することが
できる。
【００４９】
【発明の効果】上述したように、本発明の半導体装置の
製造方法では、多結晶シリコン膜で形成された抵抗体の
幅の加工精度を向上させることができる。また、多結晶
シリコン膜で形成された抵抗体の抵抗値のバラツキを減
少することができる。多結晶シリコン膜で形成された抵
抗体を搭載する半導体装置のパフォーマンスを著しく向
上することができる。
製造方法では、多結晶シリコン膜で形成された抵抗体の
幅の加工精度を向上させることができる。また、多結晶
シリコン膜で形成された抵抗体の抵抗値のバラツキを減
少することができる。多結晶シリコン膜で形成された抵
抗体を搭載する半導体装置のパフォーマンスを著しく向
上することができる。
【図１】多結晶シリコン膜抵抗体平面図
【図２】本発明の半導体装置の製造方法の図１Ａ−Ａ’
断面における製造工程順概略断面図（実施例１）
断面における製造工程順概略断面図（実施例１）
【図３】本発明の半導体装置の製造方法の図１Ａ−Ａ’
断面における製造工程順概略断面図（実施例２）
断面における製造工程順概略断面図（実施例２）
【図４】実施例２における多結晶シリコン膜抵抗体部分
の等価回路図
の等価回路図
【図５】本発明の半導体装置の製造方法の図１Ａ−Ａ’
断面における製造工程順概略断面図（実施例３）
断面における製造工程順概略断面図（実施例３）
【図６】従来技術の半導体装置の製造方法の図１Ａ−
Ａ’断面における製造工程順概略断面図
Ａ’断面における製造工程順概略断面図
【図７】二層目に多結晶シリコン膜抵抗体を有する半導
体装置の断面図（実施例３の製造方法での二層目多結晶
シリコン膜抵抗体形成直後）
体装置の断面図（実施例３の製造方法での二層目多結晶
シリコン膜抵抗体形成直後）
【図８】図１のＡ−Ａ’断面における立体的な図
【図９】ΔWのρｓ依存性
１ シリコン基板
２ シリコン酸化膜
３ 真性多結晶シリコン膜
４ フォトレジスト
５ 多結晶シリコン膜抵抗体の幅
６ 不純物注入後多結晶シリコン膜抵抗体
７ BPSG膜
８ Ti/TiN/Al-Si-Cu膜
９ プラズマ窒化膜
１０ 多結晶シリコン膜不純物注入領域
１１ 多結晶シリコン膜抵抗体電極取り出しパッド部分
１２ 多結晶シリコン膜抵抗体
１３ 不純物注入後多結晶シリコン膜
１４ NSG膜
１５ 一層目多結晶シリコン膜
１６ 二層目多結晶シリコン膜抵抗体
１７ ΔW（多結晶シリコン膜抵抗体幅の設計値からの
ズレ）
ズレ）
Claims (6)
- 【請求項１】 半導体基板上に堆積されたシリコンに不
純物を注入し形成された半導体薄膜抵抗体を有する半導
体装置の製造方法において、前記半導体薄膜抵抗体が半
導体薄膜を抵抗体の形にエッチングによりパターニング
した後に不純物を注入する工程を有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 半導体基板上に堆積されたシリコンに不
純物を注入することによって形成された半導体薄膜抵抗
体を有する半導体装置の製造方法において、前記半導体
薄膜抵抗体となる一部分、前記半導体薄膜抵抗体の電流
の流れる方向に平行な両端側に、不純物を注入させない
領域を片側０．５μｍ程度形成する工程を有することを
特徴とする半導体装置の製造方法。 - 【請求項３】 前記半導体薄膜抵抗体は多結晶シリコン
膜であることを特徴とする請求項１記載の半導体装置の
製造方法 - 【請求項４】 前記半導体薄膜抵抗体は多結晶シリコン
膜であることを特徴とする請求項２記載の半導体装置の
製造方法 - 【請求項５】 半導体基板上に堆積されたシリコンに不
純物を注入することによって形成された半導体薄膜抵抗
体を有する半導体装置の製造方法において、前記半導体
薄膜抵抗体においては、半導体薄膜を抵抗体の形にエッ
チングによりパターニングした後に不純物を注入する第
１の工程と、前記半導体薄膜抵抗体となる一部分、前記
半導体薄膜抵抗体の電流の流れる方向に平行な両端側
に、不純物を注入させない領域を形成する第２の工程を
有することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記半導体薄膜抵抗体は多結晶シリコン
膜であることを特徴とする請求項５記載の半導体装置の
製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241838A JP2003060043A (ja) | 2001-08-09 | 2001-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241838A JP2003060043A (ja) | 2001-08-09 | 2001-08-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003060043A true JP2003060043A (ja) | 2003-02-28 |
Family
ID=19072204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001241838A Pending JP2003060043A (ja) | 2001-08-09 | 2001-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003060043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335580A (ja) * | 2006-06-14 | 2007-12-27 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2019175931A (ja) * | 2018-03-27 | 2019-10-10 | エイブリック株式会社 | 半導体装置およびその製造方法 |
-
2001
- 2001-08-09 JP JP2001241838A patent/JP2003060043A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335580A (ja) * | 2006-06-14 | 2007-12-27 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2019175931A (ja) * | 2018-03-27 | 2019-10-10 | エイブリック株式会社 | 半導体装置およびその製造方法 |
| JP7092534B2 (ja) | 2018-03-27 | 2022-06-28 | エイブリック株式会社 | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040303 |