TWI467664B - Semiconductor device manufacturing method and semiconductor device - Google Patents

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Description

半導體裝置的製造方法及半導體裝置
本發明是有關半導體裝置的製造方法及半導體裝置，特別是有關在源極/汲極利用蕭特基接合(Schottky barrier junction)之場效電晶體的製造方法。
以往，在一片的基板上製作多數的電路元件(例如電晶體)與配線的半導體裝置(積體電路)為人所知。構成此半導體裝置的半導體元件，例如有場效電晶體(FET：FieldEffectTransistor)為人所知，其係具備：在矽基板表層所被劃成的元件區域中隔著通道區域來形成的一對源極/汲極、及在通道區域上隔著閘極絕緣膜來形成多晶矽層的閘極。
在半導體裝置的領域中，為了實現高速化‧高集成化，而被要求半導體元件的微細化，例如縮短FET的閘極長，或使閘極絕緣膜形成更薄，藉此來謀求微細化。
並且，不是以在矽基板摻雜雜質而形成的擴散層來構成FET的源極/汲極，而使藉由金屬來構成之技術被提案(例如非專利文獻1)。若根據此技術，則相較於以擴散層來構成源極/汲極時，可容易形成淺的接合，且壓倒性地成為低電阻。
如此以金屬/矽基板的蕭特基接合來實現源極/汲極之FET是被稱為蕭特基接合FET。
以下，參照圖面來說明有關以往被利用之蕭特基接合FET的製造方法的典型例。
圖2是顯示有關以往的蕭特基接合FET的製造過程之一例的說明圖。
圖2是顯示有關在矽基板201上形成閘極212之後的源極/汲極的形成。亦即，在圖2A所示的前段，藉由一般的半導體裝置的製造工程在矽基板101上形成蕭特基接合FET20的閘極212。
另外，閘極212是以閘極絕緣膜203、閘極電極204、覆蓋閘極電極的絕緣膜205所構成。在此，閘極電極204是藉由金屬或具有金屬的導電性的化合物(例如Ni，Co，Pt或該等的合金)所形成，用以控制電子的移動實現所謂閘極的任務之電極。
圖2A是顯示在矽基板201的全面形成閘極絕緣膜203、閘極電極204及絕緣膜205之後，藉由光蝕刻工程，以光阻劑圖案206作為遮罩來除去閘極電極204及絕緣膜205的不要部分之狀態。
如圖2A所示，在除去閘極電極204及絕緣膜205之後，再除去閘極絕緣膜203。然後，藉由自我整合僅以所定的深度蝕刻矽基板201(圖2B)。在此蝕刻區域201a的上部形成源極/汲極。
其次，剝離光阻劑圖案206之後，在基板全面，例如形成矽氮化膜207(圖2C)。然後，對此矽氮化膜207進行異方性蝕刻的回蝕，藉此在閘極212的側面形成側壁207a(圖2D)。
在形成側壁207a之後，藉由光蝕刻微影(Photolithography)工程來形成以矽基板201的蝕刻區域201a能夠露出的方式設置開口部208a的光阻劑圖案208(圖2E)。藉由濺射等的物理氣相成長(PVD：PhysicalVaporDeposition)來將金屬膜(例如、Ni)形成於全面(圖2F)，剝離光阻劑圖案208(圖2G)。
可藉由以上的工程來取得蕭特基接合FET20。形成於閘極212的兩側之金屬膜209會成為源極/汲極210，211，在與矽基板201之間形成蕭特基接合。
[先行技術文獻]
[非專利文獻]
[非專利文獻1]木下敦寬，其他2名，「雜質偏析蕭特基接合電晶體」，東芝review、Vol.59No.12(2004)
然而，就上述以往的蕭特基接合FET的製造方法而言，為了在矽基板201的蝕刻區域201a形成源極/汲極210，211，需要光蝕刻微影工程等複雜的工程。因此，對於謀求半導體裝置的良品率的提升或低價格化不利。
又，由於藉由PVD來使金屬膜209蒸鍍於矽基板201的蝕刻區域201a，因此在矽基板201與金屬膜209的界面容易形成凹凸，恐有導致裝置特性的降低之虞。
本發明的目的是在於提供一種可用簡單的工程來形成蕭特基接合FET的源極/汲極的同時，可提升裝置特性之半導體裝置的製造方法。
為了達成上述目的，請求項1所記載的發明為一種半導體裝置的製造方法，其特徵係具備：在藉由元件分離區域來劃成於矽基板表層的元件區域中形成閘極之第1工程；以上述閘極及元件分離區域作為遮罩，藉由自我整合來蝕刻上述矽基板之第2工程；在上述閘極的側面形成絕緣膜之第3工程；及在上述矽基板的蝕刻區域，藉由無電解電鍍法來選擇性形成成為源極/汲極的金屬膜之第4工程。
請求項2所記載的發明，係於請求項1所記載的半導體裝置的製造方法中，上述金屬膜為由金、白金、銀、銅、鈀、鎳、鈷、釕的群中所選擇的一種金屬或組合二種以上的合金或至少含一種的合金。
請求項3所記載的發明為一種半導體裝置，係具備：在藉由元件分離區域來劃成於矽基板表層的元件區域中所形成的閘極、及以上述閘極及元件分離區域作為遮罩來蝕刻之上述矽基板的蝕刻區域中所形成的源極/汲極，之半導體元件，其特徵為：上述源極‧汲極係藉由無電解電鍍法來選擇性形成的金屬膜所構成。
請求項4所記載的發明，係於請求項3所記載的半導體裝置中，上述金屬膜為由金、白金、銀、銅、鈀、鎳、鈷、釕的群中所選擇的一種金屬或組合二種以上的合金或至少含一種的合金。
若根據本發明，則因為形成蕭特基接合FET的源極/汲極之工程被簡素化，所以可謀求半導體裝置的良品率的提升或低價格化。具體而言，可省略以往的光蝕刻微影工程。
又，由於不是PVD，而是藉由無電解電鍍法來形成成為源極/汲極的金屬膜，所以與矽基板的界面平滑，可期待裝置特性的提升。
以下，參照圖面來詳細說明有關本發明的實施形態。
圖1是顯示有關本實施形態的蕭特基接合FET的製造過程之一例的說明圖。
圖1是顯示有關在矽基板101上形成閘極111之後的源極/汲極的形成。
亦即，在圖1A所示的前段，藉由一般的半導體裝置的製造工程在矽基板101上形成蕭特基接合FET10的閘極111。
簡單說明，在p型矽基板101上的所定區域形成由深度300～400nm的矽氧化膜所構成的元件分離區域102。藉由此元件分離區域102來劃成元件區域。
在基板全面形成厚度5nm的閘極絕緣膜(氧化膜)103，其上形成由厚度100～150nm的多結晶矽、金屬膜或矽化物膜所構成的閘極電極104及絕緣膜105。然後，藉由光蝕刻工程，以光阻劑圖案106作為遮罩，剩下成為閘極的部分來除去閘極電極104及絕緣膜105。
藉由以上的工程來取得圖1A所示的狀態。
如圖1A所示，在除去閘極電極104及絕緣膜105之後，再除去閘極絕緣膜103。然後，藉由自我整合僅以所定的深度(例如10～100nm)蝕刻矽基板101(圖1B)。在此蝕刻區域101a形成源極/汲極。
在此，所謂自我整合的蝕刻是意指不使用光罩，利用既存的圖案(作為遮罩)來蝕刻加工。在本實施形態是以閘極111及隔絕的氧化膜(元件分離區域)102作為遮罩來蝕刻源極/汲極區域，因此成為自我整合的蝕刻。
其次，在剝離光阻劑圖案106後，在基板全面形成厚度10nm以下的矽氮化膜107(圖1C)。然後，對此矽氮化膜107進行異方性蝕刻的回蝕(etch back)，藉此在閘極111的側面形成側壁107a(圖1D)。
另外，到此工程為止是與以往例(參照圖2)相同。
在形成側壁107a之後，藉由無電解電鍍法在蝕刻區域101a選擇性形成厚度10～100μm的金屬膜(例如Ni)108(圖1E)。若利用無電解電鍍法，則在矽上是藉由矽的自觸媒反應來形成金屬。因此，只在矽基板101的蝕刻區域101a形成有金屬膜108。
具體而言，將以硫酸鎳0.08M、檸檬酸0.10M、次膦酸0.20M為主成分的無電解鎳電鍍液調整成pH=9.5。然後，在此無電解鎳電鍍液中使半導體裝置10以70℃浸漬2分鐘。藉此，形成厚度約50nm的鎳膜(金屬膜)108。
另外，雖是顯示有關使用鎳的情況作為藉由無電解電鍍法來形成的金屬膜之一例，但例如可使用由金、白金、銀、銅、鈀、鈷、釕的群中所選擇的一種金屬或組合二種以上的合金或至少含一種的合金。若為該等的金屬，則可藉由無電解電鍍法來容易地形成金屬膜，也適合作為源極/汲極材料。
可藉由以上的工程來取得蕭特基接合FET10。形成於閘極111的兩側的金屬膜108會成為源極/汲極109，110，在與矽基板101之間形成蕭特基接合。
如上述般，本實施形態是藉由元件分離區域(102)在矽基板(101)表層所被劃成的元件區域形成閘極(111)(第1工程，圖1A)，以閘極(111)及元件分離區域(102)作為遮罩，藉由自我整合來蝕刻矽基板(101)(第2工程，圖1B)。
其次，在閘極(111)的側面形成絕緣膜(矽氮化膜107，側壁107a)(第3工程，圖1C，D)，在矽基板(101)的蝕刻區域(101a)，藉由無電解電鍍法來選擇性形成成為源極/汲極(109，110)的金屬膜(108)(第4工程，圖1E)。
藉此，因為形成蕭特基接合FET的源極/汲極之工程被簡素化，所以可謀求半導體裝置的良品率的提升或低價格化。具體而言，可省略以往的光蝕刻微影工程。
又，由於不是PVD，而是藉由無電解電鍍法來形成成為源極/汲極的金屬膜，所以與矽基板的界面平滑，可期待裝置特性的提升。
在第4工程所形成的金屬膜(108)是由金、白金、銀、銅、鈀、鎳、鈷、釕的群中所選擇的一種金屬或組合二種以上的合金或至少含一種的合金所構成。藉此，可藉由無電解電鍍法來容易地形成源極/汲極。
以上，根據實施形態來具體說明有關本發明者的發明，但本發明並非限於上述實施形態，亦可在不脫離其主旨範圍內實施變更。
在上述實施形態是說明有關在矽基板上形成蕭特基接合FET的情況，但在SOI(silicononinsulator)基板上形成蕭特基接合FET時也可適用本發明。
此次所被揭示的實施形態是所有的點為例示，並非限於此。本發明的範圍非上述的說明，而是藉由申請專利範圍來表示，包含與申請專利範圍同等的意義及範圍內的所有變更。
10．．．蕭特基接合FET
101．．．矽基板
102．．．元件分離區域
103．．．閘極絕緣膜
104．．．閘極電極
105．．．絕緣膜
106．．．光阻劑圖案
107．．．矽氮化膜(絕緣膜)
108．．．金屬膜
109，110．．．源極/汲極
111．．．閘極
圖1A是顯示有關本實施形態的蕭特基接合FET的製造過程之一例的說明圖。
圖1B是顯示有關本實施形態的蕭特基接合FET的製造過程之一例的說明圖。
圖1C是顯示有關本實施形態的蕭特基接合FET的製造過程之一例的說明圖。
圖1D是顯示有關本實施形態的蕭特基接合FET的製造過程之一例的說明圖。
圖1E是顯示有關本實施形態的蕭特基接合FET的製造過程之一例的說明圖。
圖2A是顯示有關以往的蕭特基接合FET的製造過程之一例的說明圖。
圖2B是顯示有關以往的蕭特基接合FET的製造過程之一例的說明圖。
圖2C是顯示有關以往的蕭特基接合FET的製造過程之一例的說明圖。
圖2D是顯示有關以往的蕭特基接合FET的製造過程之一例的說明圖。
圖2E是顯示有關以往的蕭特基接合FET的製造過程之一例的說明圖。
圖2F是顯示有關以往的蕭特基接合FET的製造過程之一例的說明圖。
圖2G是顯示有關以往的蕭特基接合FET的製造過程之一例的說明圖。
10．．．蕭特基接合FET
101．．．矽基板
101a．．．蝕刻區域
102．．．元件分離區域
103．．．閘極絕緣膜
104．．．閘極電極
105．．．絕緣膜
106．．．光阻劑圖案
107．．．矽氮化膜(絕緣膜)
107a．．．形成側壁
108．．．金屬膜
109，110．．．源極/汲極
111．．．閘極

Claims (4)

  1. 一種蕭特基接合FET的製造方法，其特徵係具備：在藉由元件分離區域來劃成於矽基板表層的元件區域中形成上面以絕緣膜所被覆之由金屬膜所構成的閘極之第1工程；以上述閘極及元件分離區域作為遮罩，藉由自我整合來蝕刻上述矽基板之第2工程；在上述矽基板上全體被著絕緣膜，藉由異方性蝕刻來將該絕緣膜回蝕，藉此從前述閘極的側面到在前述第2工程露出的前述矽基板的通道區域部的側面形成絕緣膜之第3工程；及將上述矽基板浸漬於電鍍液，而只在上述矽基板的蝕刻區域，藉由無電解電鍍法來選擇性形成成為源極/汲極的金屬膜之第4工程。
  2. 如申請專利範圍第1項之蕭特基接合FET的製造方法，其中，上述源極、汲極的金屬膜為由金、白金、銀、銅、鈀、鎳、鈷、釕的群中所選擇的一種金屬或組合二種以上的合金或至少含一種的合金。
  3. 一種蕭特基接合FET，係具備：在藉由元件分離區域來劃成於矽基板表層的元件區域中所形成之由金屬膜所構成的閘極、及以上述閘極及元件分離區域作為遮罩來蝕刻之上述矽基板的蝕刻區域中所形成的源極/汲極，之蕭特基接合FET，其特徵為：上述源極．汲極係藉由無電解電鍍法來選擇性形成的 金屬膜所構成，從前述閘極的側面到前述矽基板的通道區域部的側面，絕緣膜會被連續性地形成。
  4. 如申請專利範圍第3項之蕭特基接合FET，其中，上述源極、汲極的金屬膜為由金、白金、銀、銅、鈀、鎳、鈷、釕的群中所選擇的一種金屬或組合二種以上的合金或至少含一種的合金。
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