JP2017168580A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ｐ型半導体層上にのみシリサイド層が形成された半導体装置を提案する。【解決手段】一実施形態に係る半導体装置は、ｎ型半導体層と、ｐ型半導体層と、第１導電層と、第２導電層とを備える。ｐ型半導体層は、前記ｎ型半導体層と隣接する。第１導電層は、第１金属を含み、前記ｎ型半導体層の表面に設けられる。第２導電層は、前記第１金属のシリサイド形成温度よりも低いシリサイド形成温度を有する第２金属とシリコンとを含み、前記ｐ型半導体層の表面に設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。

電源用半導体素子であるパワーデバイスにおいて、同一の電極が、ｎ型半導体層とはショットキー接合となり、ｐ型半導体層とはオーミック接合となる構造が提案されている。不純物濃度の低い半導体層と電極との接続は高抵抗となるため、一般的には、オーミック接合をする領域にシリサイドを形成させることによりオン抵抗を低減させる。半導体層へ金属を成膜し、シリサイドを形成させる場合、ｎ型半導体層とｐ型半導体層の双方にシリサイドが形成される。一方で、ｎ型半導体層にシリサイドが形成されてしまうと、ｎ型半導体層と電極間において所望のショットキー特性を得ることが困難となる。

そこで、ｐ型半導体層上にのみシリサイドを形成させることが望ましい。ｐ型半導体層のみにシリサイドを形成させるためには、ｐ型半導体層のみに金属を選択的に成長させる必要がある。しかしながら、既存のＣＶＤ（Chemical Vapor Deposition：化学蒸着）法やＰＶＤ（Physical Vapor Deposition：物理蒸着）法では選択的に金属を成長させることはできない。また、無電解めっき法を用いてもｐ型半導体へ選択的に金属を成長させることは困難である。

特開２０１２−５９８４１号公報

そこで、本発明の実施形態は、ｐ型半導体層上にのみシリサイド層が形成された半導体装置を提案する。

一実施形態に係る半導体装置は、ｎ型半導体層と、ｐ型半導体層と、第１導電層と、第２導電層とを備える。ｐ型半導体層は、前記ｎ型半導体層と隣接する。第１導電層は、第１金属を含み、前記ｎ型半導体層の表面に設けられる。第２導電層は、前記第１金属のシリサイド形成温度よりも低いシリサイド形成温度を有する第２金属とシリコンとを含み、前記ｐ型半導体層の表面に設けられる。

実施形態に係る半導体装置を模式的に示す断面図。 実施形態に係る半導体装置を模式的に示す断面のトレンチ部分の拡大図。 実施形態に係る半導体装置のトレンチ部分の製造プロセスを模式的に示す図。 一変形例に係る半導体装置を模式的に示す断面のトレンチ部分の拡大図。

以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。

本実施形態に係る半導体装置は、ｐ型半導体層の表面に選択的にシリサイドを形成することにより、ｎ型半導体層とはショットキー接合し、ｐ型半導体層とはオーミック接合するソース電極を有している。より詳しく、以下に説明する。

図１は、本実施形態に係る半導体装置１の断面図を模式的に示した図である。この図１に示すように、半導体装置１は、一種のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を備えており、このＭＯＳＦＥＴは、ｎ型半導体層１０と、ｐ型半導体層１２と、ｎ＋型半導体層１４と、ｐ＋型半導体層１６と、絶縁層１８と、第１導電層２０と、金属膜２２と、第２導電層２４、２６と、ソース電極２８と、ゲート電極４０と、ドレイン領域５０と、ドレイン電極５２とを備えて、構成される。また、このＭＯＳＦＥＴは、基板上のトレンチ３０の周辺において構成される。

図２は、本実施形態に係る半導体装置１におけるトレンチ３０の周辺部２を示す図である。この図２を用いて、トレンチ３０周辺の構造について説明する。

ｎ型半導体層１０は、所謂ドリフト層であり、図１のドレイン層５０の上部に形成される。このｎ型半導体層１０は、例えば、Ｓｉ（ケイ素）を主体とし、ｎ型の不純物濃度が１．０ｅ１５／ｃｍ^３以上、１．０ｅ１７／ｃｍ^３以下の拡散層により構成される。また、ｎ型半導体層１０は、ソース電極２８とショットキー接合されている。

ｐ型半導体層１２は、所謂ベース層であり、ｎ型半導体層１０の上部にｎ型半導体層１０と隣接して形成される。このｐ型半導体層１２は、例えば、Ｓｉを主体とし、ｐ型の不純物濃度が１．０ｅ１５／ｃｍ^３以上、１．０ｅ１７／ｃｍ^３以下の拡散層により構成される。また、ｐ型半導体層１２は、ソース電極２８とオーミック接合されている。

ｎ＋型半導体層１４は、所謂ソース層であり、ｐ型半導体層１２の上部に形成される。このｎ＋型半導体層１２は、例えば、Ｓｉを主体とし、ｎ型の不純物濃度が１．０ｅ１８／ｃｍ^３以上の拡散層により構成される。また、ｎ＋型半導体層１４は、ｎ型の不純物濃度を高めることにより、ソース電極２８とオーミック接合されている。

ｐ＋型半導体層１６は、所謂ガードリング層であり、ｎ型半導体層１０と隣接するように形成される。このｐ＋型半導体層１６は、例えば、Ｓｉを主体とし、ｐ型の不純物濃度が１．０ｅ１８／ｃｍ^３以上の拡散層により構成される。また、ｐ＋型半導体層１６は、ソース電極２８とはオーミック接合されている。

絶縁層１８は、半導体層と、電極や配線層等とを絶縁するための層間膜であり、ｎ＋型半導体層１４と接するように形成される。この絶縁層１８は、例えば、ＳｉＯ_２（二酸化ケイ素）などの絶縁体により構成される。また、図１に示すように、この絶縁膜１８は、ｎ型半導体層１０の上部に形成され、ｐ型半導体層１２と、ｎ＋型半導体層１４と接している。

第１導電層２０は、ｎ型半導体層１０及びｎ＋型半導体層１４のトレンチ３０に面する表面に形成される。この第１導電層２０は、例えば、Ｃｏ（コバルト）、Ｒｕ（ルテニウム）を主体とする合金である第１金属を用いて形成される。第１金属としては、ｎ型半導体層１０とオーミック接合になりづらい金属を選択する。

金属膜２２は、第１導電層２０を介してｎ型半導体層１０及びｎ＋型半導体層１４のトレンチ３０に面する表面に形成される。この金属膜２２は、例えば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）、Ｐｔ（白金）を主体とする合金であり、第１金属よりもシリサイド形成温度が低い第２金属を用いて形成される。

第２導電層２４は、ｐ型半導体層１２のトレンチ３０に面する表面に形成されたシリサイドにより構成される。このシリサイドは、ｐ型半導体層１２と、第２金属を用いて形成される。この第２導電層２４は、図１及び図２においてはｐ型半導体層１２の表面の全面に形成されているが、全面ではなく、一部の表面において形成されるようにしてもよい。

第２導電層２６は、ｐ＋型半導体層１６のトレンチ３０に面する表面に形成されたシリサイドにより構成される。このシリサイドは、ｐ＋型半導体層１６と、第２金属を用いて形成される。この第２導電層２６も、図１及び図２においてはｐ＋型半導体層１６の表面の全面に形成されているが、全面ではなく、一部の表面において形成されるようにしてもよい。

ソース電極２８は、ｎ型半導体層１０とショットキー接合し、ｐ型半導体層１２とオーミック接合する電極であり、例えば、Ｔａ（タンタル）やＡｌ（アルミニウム）、Ｚｒ（ジルコニウム）を主体とする導電体で形成される。

再び図１に戻り、トレンチ３０以外の部分について説明する。ゲート電極４０は、例えば、ｐｏｌｙ−Ｓｉ（ポリシリコン）などを主体とする導体を用いて形成される電極である。このゲート電極４０は、絶縁層１８を介して、ｎ型半導体層１０上に形成され、ｐ型半導体層１２と、ｎ＋型半導体層１４と対向するように配置されている。

ドレイン層５０は、例えば、Ｓｉを主体とするｎ＋型の半導体層から形成される。ドレイン電極５２は、導体により形成される電極である。このドレイン電極５２と、ソース電極２８と、ゲート電極４０とに印加される電圧に基づいて、ソース電極２８とドレイン電極５２との間に電流が流れる。

次に、図３を用いて本実施形態に係る半導体装置１のトレンチ３０の周辺部２の製造プロセスについて説明する。

まず、図３（ａ）に示すように、通常の半導体製造プロセスと同様に、ｎ型半導体層１０と、ｐ＋型半導体層１６と、ｐ型半導体層１２と、ｎ＋型半導体層１４と、絶縁層１８とを形成する。そして、リソグラフィ等によりこれらの絶縁層１８と、ｎ＋型半導体層１４と、ｐ型半導体層１２と、ｐ＋型半導体層１６とに、開口を形成することによりトレンチ３０を形成する。

次に、ｎ型半導体層１０及びｎ＋型半導体層１４のトレンチ３０に面している表面に、選択的に第１金属を用いて第１導電層２０を形成する。第１導電層２０としては、例えば、無電解めっき法によりＣｏＢ（ホウ化コバルト）や、ＣｏＰ（リン化コバルト）、ＣｏＷＰ（コバルトタングステンリン）、ＣｏＷＢ（コバルトタングステンホウ素）を形成する。

アルカリ溶液中において、ｎ型のＳｉは、Ｓｉと金属錯体との置換反応により直接金属を生成することが可能である。そこで、溶液のｐＨ（水素イオン濃度指数）や、金属イオンの濃度を調節することにより、ｐ型のＳｉ表面への析出を抑制しつつ、ｎ型のＳｉ表面へ選択的にＣｏ初期層を形成することが可能となる。

このように選択的に形成されたＣｏの初期層に対して、例えば、ＣｏＢを成長させる場合、ジメチルアミンボランを含む還元剤であるめっき液により、還元めっきを連続的に行うことができる。この際、めっき液のｐＨを中性、あるいは酸性にすることにより、ｐ型のＳｉ表面ではめっきの成長が起こらないため、ｎ型半導体層１０及びｎ＋型半導体層１４の表面へ選択的にＣｏＢを成長させることが可能である。また、この際、ジ亜リン酸を還元剤として用いると、ＣｏＰを形成する。

次に、図３（ｂ）に示すように、第１導電層２０、ｐ型半導体層１２及びｐ＋型半導体層１６のトレンチ３０に面している表面に、第２金属を用いて金属膜２２を形成する。例えば、フッ素を添加したＰｄＣｌ_２（塩化パラジウム）溶液を用いてｐ型のＳｉ表面にめっき反応の触媒となるＰｄを形成する。フッ素を添加することにより、ｐ型のＳｉ表面にもＰｄを析出させることが可能となる。その後、還元剤を含む無電解めっきにてＮｉめっきを行う。

金属膜２２としては、他には、ＮｉＢ（ホウ化ニッケル）や、ＮｉＰ（リン化ニッケル）、ＮｉＷＰ（ニッケルタングステンリン）、ＮｉＷＢ（ニッケルタングステンホウ素）などを形成することができる。例えば、ＮｉＢを成長させる場合、ジメチルアミンボランを含む還元剤であるめっき液により、還元めっきを連続的に行うことができる。また、ジ亜リン酸を還元剤として用いると、ＮｉＰを形成する。上述したＣｏめっきと、このＮｉめっきは、めっき液として同一の還元剤を用いることより、同一の装置で連続的に処理することが可能であるし、同一の装置で連続的に処理することが望ましい。また、第２金属は、Ｎｉの他に、ＰｄやＰｔであってもよい。

次に図３（ｃ）に示すように、ｐ型半導体層１２及びｐ＋型半導体層１６のトレンチ３０の面している表面に第２導電層２４、２６を形成する。例えば、半導体装置１を含む基板を、Ａｒ（アルゴン）雰囲気中２００℃で熱処理を行うことにより、選択的にｐ型のＳｉで形成されたｐ型半導体層１２及びｐ＋型半導体層１６表面と、金属膜２２とをシリサイド反応させ、Ｎｉシリサイドを形成する。このＮｉシリサイドは、ｐ型半導体層１２及びｐ＋型半導体層１６の表面の全面で形成する必要はなく、一部であってもよい。

この際、Ｎｉではシリサイド形成がされるが、Ｃｏではシリサイド形成がされない温度で熱処理をする。このようにすることにより、Ｃｏと接しているｎ型半導体層１０及びｎ＋型半導体層１４の表面ではシリサイドが形成されず、ｐ型半導体層１２及びｐ＋型半導体層１６の表面に選択的にシリサイドを形成することが可能となる。

次に、図２に示すように、トレンチ３０内部にソース電極２８を形成する。ソース電極２８を形成することにより、図２に示す半導体装置１のトレンチ３０周辺部が形成される。このソース電極２８は、ＣｏＢを形成することにより、ｎ型半導体層１０に対してはショットキー接合され、ｐ型半導体層１２に対してはオーミック接合となる。ｎ型半導体層１０の表面に第１導電層２０が形成されていることにより、ソース電極２８として、本来ｎ型半導体層１０とオーミック接合となりやすい、ＴａやＡｌ、Ｚｒを選択することも可能である。

次に、本実施形態に係る半導体装置１の動作について説明する。まず、ソース電極２８に印加されている電圧が、ドレイン電極５２に印加されている電圧よりも低く、ゲート電極４０にしきい値電圧以上の電圧が印加された場合について説明する。この場合、絶縁層１８を介してゲート電極４０に対向するｐ型半導体層１２にチャネルが形成され、ソース電極２８とドレイン電極５２とが導通する。これにより、ＭＯＳＦＥＴがオン状態となり、キャリアである電子は、ソース電極２８から、ｎ＋型半導体層１４、形成されたチャネル、ｎ型半導体層１０、そしてドレイン層５０を経由してドレイン電極５２へと流れる。

ゲート電極４０に印加された電圧が、しきい値電圧よりも低い場合、チャネルが形成されず、ｎ型半導体層１０とｎ＋型半導体層１４とが接続されないため、ＭＯＳＦＥＴはオフ状態となる。また、この場合、ｎ型半導体層１０とソース電極２８は、ショットキー接合されているため、逆バイアスとなり、ｎ型半導体層１０とソース電極２８との間で電流が流れることもない。

一方で、ソース電極２８に印加されている電圧が、ドレイン電極５２に印加されている電圧よりも高い場合、ソース電極２８から、金属膜２２、第１導電層２０、そして、第１導電層２０とショットキー接合されているｎ型半導体層１０を経由してドレイン電極５２へ順方向の電流が流れる。

さらに、どちらの場合においても、オーミック接合されているｐ＋型半導体層１６にソース電極２８から電圧が印加されることにより、トレンチ３０周辺部において電圧が一部に集中することを抑制することが可能である。

以上のように、本実施形態によれば、隣接するｎ型半導体層１０とｐ型半導体層１２を備える半導体装置１において、ｐ型半導体層１２上に選択的にシリサイドを形成することにより、ソース電極２８とショットキー接合をするｎ型半導体層１０と、低抵抗のオーミック接合をするｐ型半導体層１２を作り分けることが可能となる。このようにすることにより、パワーデバイスにおいて、ソース電極とドレイン電極に印加された電圧に対して、状況に応じてソース−ドレイン間に電流を流すことが可能となる。

（変形例）
上述した実施形態においては、ｎ型半導体層１０の表面の第１導電層２０及び金属膜２２を残す構成としたが、これらの導電層２０、２２を剥離することも可能である。

図４は、第１導電層２０と金属膜２２を、ｎ型の半導体層の表面から剥離した様子を示す図である。この図４に示すように、本変形例の場合、トレンチ３０にｎ型半導体層１０と、ｎ＋型半導体層１４の表面が露出するように形成され、ソース電極２８とは直接接続することとなる。

この場合、ｎ＋型半導体層１４は、ソース電極２８とオーミック接合となってもよいが、ｎ型半導体層１０は、ソース電極２８とはショットキー接合となるように、ソース電極２８の導電体を選択する。このソース電極２８は、例えば、Ｎｉ、Ｃｏ、Ｗ（タングステン）により形成される。

製造プロセスとしては、図３（ｃ）の後に、第１導電層２０及び金属膜２２を例えば硫酸と過酸化水素との混合液等で除去する。その後図４に示すようにソース電極２８を形成する。

このように、第１導電層２０とｎ型の半導体との間でシリサイドを形成するような温度が必要となる工程が、第１導電層２０と金属膜２２の除去工程の後にある場合においても、第１導電層２０とｎ型半導体層１０との間にシリサイドを形成することがなくなる。その後に、ｎ型半導体層１０とショットキー接合するようなソース電極２８を形成することにより、上述した実施形態と同様の効果を得ることが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。

１：半導体装置、２：トレンチ周辺部、１０：ｎ型半導体層、１２：ｐ型半導体層、１４：ｎ＋型半導体層、１６：ｐ＋型半導体層、１８：絶縁層、２０：第１導電層、２２：金属膜、２４、２６：第２導電層（シリサイド層）、２８：ソース電極、３０：トレンチ

Claims (7)

1. ｎ型半導体層と、
   前記ｎ型半導体層と隣接する、ｐ型半導体層と、
   第１金属を含み、前記ｎ型半導体層の表面に設けられた、第１導電層と、
   前記第１金属のシリサイド形成温度よりも低いシリサイド形成温度を有する第２金属とシリコンとを含み、前記ｐ型半導体層の表面に設けられた、第２導電層と、
   を備える半導体装置。
2. 前記第１金属は、Ｃｏ又はＲｕを主体とする金属である、請求項１に記載の半導体装置。
3. 前記第２金属は、Ｎｉ、Ｐｂ、又は、Ｐｔを主体とする金属である、請求項１又は２に記載の半導体装置。
4. 前記ｎ型半導体層と、前記ｐ型半導体層は、基板上の同一トレンチ内に形成されている、請求項１乃至３のいずれかに記載の半導体装置。
5. ｎ型半導体層の表面に、選択的に、第１金属を用いて第１導電層を形成し、
   前記ｎ型半導体層に隣接するｐ型半導体層の表面の少なくとも一部に、前記第１金属のシリサイド形成温度よりも低いシリサイド形成温度を有する第２金属を用いて金属膜を形成し、
   前記ｐ型半導体層に、前記ｐ型半導体層の表面に形成された前記金属膜と前記ｐ型半導体層により形成されるシリサイドを含む、第２導電層を形成すること、
   を備える半導体装置の製造方法。
6. 前記第１導電層を形成する際に、前記ｎ型半導体層の表面に、無電解めっきにより選択的に第１導電層を形成する、請求項５に記載の半導体装置の製造方法。
7. 前記ｎ型半導体層の表面に形成された前記第１導電層を剥離するステップをさらに備える、請求項５又は６に記載の半導体装置の製造方法。

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