JPS5972741A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5972741A JPS5972741A JP18432282A JP18432282A JPS5972741A JP S5972741 A JPS5972741 A JP S5972741A JP 18432282 A JP18432282 A JP 18432282A JP 18432282 A JP18432282 A JP 18432282A JP S5972741 A JPS5972741 A JP S5972741A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に関し、特に絶縁物に
よる素子分離技術を改良した半導体装置の製造方法に関
する。
よる素子分離技術を改良した半導体装置の製造方法に関
する。
ＬＳＩの高集積化を可能とする素子分離技術に、ポリシ
リコンの選択酸化によ．！ｌｌｌ累子分菓子を形成する
技術ＳＥＰＯＸ （ Ｓｅｌｅｃｔｉｖｅ Ｐｏｌｙｓ
ｉｌｉｏｏｎＯｘｉｄａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇ
ｙ ）が提案されている◎（例えば文献− Ｓｅｌｅｃ
ｔｉｖｅ ＰｏｌｙｓｉｌｉｃｏｎＯｘｌｄａｔｉｏｎ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ Ｉｓｏｌａ
ｔｉｏｎ ’ 、 Ｎａｏｈｉｒ。
リコンの選択酸化によ．！ｌｌｌ累子分菓子を形成する
技術ＳＥＰＯＸ （ Ｓｅｌｅｃｔｉｖｅ Ｐｏｌｙｓ
ｉｌｉｏｏｎＯｘｉｄａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇ
ｙ ）が提案されている◎（例えば文献− Ｓｅｌｅｃ
ｔｉｖｅ ＰｏｌｙｓｉｌｉｃｏｎＯｘｌｄａｔｉｏｎ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ Ｉｓｏｌａ
ｔｉｏｎ ’ 、 Ｎａｏｈｉｒ。
Ｍａｔａｕｋａｗａ ｅｔ．ａｌ．、ＩＥＥＥ Ｅ／Ｄ
Ｖｏｌ． ＥＤ−２９ｔＮｏ．４＋１９８２、Ｐ５６
１） この方法を次に簡単に説明する。第１図（ａ）に示すよ
うに、基板１上に熱酸化膜２を形成したウエハ土へ多結
晶シリコン３を堆積させ、第１図（ｂ）に示すように素
子分離領域としたい部分の多結晶シリコン３を選択酸化
し、厚い酸化膜（フィールド酸化膜）４を形成する。こ
の後、反応性イオンエツチング法（ ＲＩ］ＩＥ法）に
よるエツチングによって、第１図（ｅ）に示すように残
存多結晶シリコン３を除去し、引き続き、上記酸化膜４
のオーバーハング５の下に残った多結晶シリコン３′ヲ
酸化させた後同時に酸化された基仝 板上の酸化膜を剥離酸化膜４の断面をなだらかなものに
する。その後、第１図（ｄ）に示すようにダート電極等
の配Ｉｉｉｊｌ６を形成する。
Ｖｏｌ． ＥＤ−２９ｔＮｏ．４＋１９８２、Ｐ５６
１） この方法を次に簡単に説明する。第１図（ａ）に示すよ
うに、基板１上に熱酸化膜２を形成したウエハ土へ多結
晶シリコン３を堆積させ、第１図（ｂ）に示すように素
子分離領域としたい部分の多結晶シリコン３を選択酸化
し、厚い酸化膜（フィールド酸化膜）４を形成する。こ
の後、反応性イオンエツチング法（ ＲＩ］ＩＥ法）に
よるエツチングによって、第１図（ｅ）に示すように残
存多結晶シリコン３を除去し、引き続き、上記酸化膜４
のオーバーハング５の下に残った多結晶シリコン３′ヲ
酸化させた後同時に酸化された基仝 板上の酸化膜を剥離酸化膜４の断面をなだらかなものに
する。その後、第１図（ｄ）に示すようにダート電極等
の配Ｉｉｉｊｌ６を形成する。
尚、上記説明ではチャンネルストツノ４やドレイン・ソ
ース領域等の形成のための不純物拡散工程は省略し、図
は配線６に沿った断面を示した。
ース領域等の形成のための不純物拡散工程は省略し、図
は配線６に沿った断面を示した。
上記のような方法によシ製造した半導体装置では、素子
分離膜としての厚い酸化膜４０段差が大きく、第１図（
ｄ）に示すように金属或いは例えばモリブデンシリサイ
ド等の金属化合物によって形成する配線６のフィールド
酸化膜端付近に断切れやクラックが発生しやすいもので
あったＯ 〔発明の目的〕 この発明は上記のような点に１みなされたもので、筒集
積化可能な多結晶シリコンの選択酸化による素子分離技
術を改良し、金属或いは金属化合物による配線の断切れ
やクラックの発生５一 しにくい半導体装置の製造方法を提供することを目的と
する。
分離膜としての厚い酸化膜４０段差が大きく、第１図（
ｄ）に示すように金属或いは例えばモリブデンシリサイ
ド等の金属化合物によって形成する配線６のフィールド
酸化膜端付近に断切れやクラックが発生しやすいもので
あったＯ 〔発明の目的〕 この発明は上記のような点に１みなされたもので、筒集
積化可能な多結晶シリコンの選択酸化による素子分離技
術を改良し、金属或いは金属化合物による配線の断切れ
やクラックの発生５一 しにくい半導体装置の製造方法を提供することを目的と
する。
すなわちこの発明に係る半導体装置の製造方法は、熱酸
化膜上に形成された多結晶シリコン層を選択酸化して菓
子分離用の酸化膜を形成した後、従来は残存多結晶シリ
コン層を除去して熱酸化膜上にダート電極を形成してい
たが、ここでは残存多結晶シリコンを除去せずに、その
上面に配線層を形成した後上記多結晶シリコン層および
配線層の二層を同時にエツチングして、二層構造のダー
ト電極を形成するものである。
化膜上に形成された多結晶シリコン層を選択酸化して菓
子分離用の酸化膜を形成した後、従来は残存多結晶シリ
コン層を除去して熱酸化膜上にダート電極を形成してい
たが、ここでは残存多結晶シリコンを除去せずに、その
上面に配線層を形成した後上記多結晶シリコン層および
配線層の二層を同時にエツチングして、二層構造のダー
ト電極を形成するものである。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例につき説明する
。尚、ここでは配線ラインに対し直角方向の断面を示す
。
。尚、ここでは配線ラインに対し直角方向の断面を示す
。
まず、第２図（ａ）に示すように不純物渥度約Ｉ Ｘ
１ ０”ｍ−’のｐ型の単結晶シリコン基板１ノ上に厚
さ５００ｘの熱酸化膜１２を成長させた後、この熱酸化
膜１２上に被酸化性材料層とし６− ての厚さ３０００Ｘの多結晶シリコンｒ＊ １ｓ ’を
気相成長させる。
１ ０”ｍ−’のｐ型の単結晶シリコン基板１ノ上に厚
さ５００ｘの熱酸化膜１２を成長させた後、この熱酸化
膜１２上に被酸化性材料層とし６− ての厚さ３０００Ｘの多結晶シリコンｒ＊ １ｓ ’を
気相成長させる。
次に第２図（ｂ）に示すように多結晶シリコン層１３上
に直接厚さ２０００Ｘの窒化シリコン層１４を気相成長
法によシ堆積した後、反応性ス・ヤツタイオンエッチン
グ法を用いたフォトエツチングプロセスによりこの窒化
シリコン層１４をパターニングし、菓子領域予定部（ｎ
チャンネルＭＯ８）ランジスタ領域予定部）を覆う耐酸
化マスクとする。尚、図中１４′は窒化シリコン層１４
のパターニングのマスクとなるフォトレジストである。
に直接厚さ２０００Ｘの窒化シリコン層１４を気相成長
法によシ堆積した後、反応性ス・ヤツタイオンエッチン
グ法を用いたフォトエツチングプロセスによりこの窒化
シリコン層１４をパターニングし、菓子領域予定部（ｎ
チャンネルＭＯ８）ランジスタ領域予定部）を覆う耐酸
化マスクとする。尚、図中１４′は窒化シリコン層１４
のパターニングのマスクとなるフォトレジストである。
続いて、ゾロンを加速電圧１８０ＫｅＶ、ドーズ量４
Ｘ １０”ｔｒｉ２の条件でイオン注入し、活性化を行
いｐ型のチャンネルストッパノ５を形成する。
Ｘ １０”ｔｒｉ２の条件でイオン注入し、活性化を行
いｐ型のチャンネルストッパノ５を形成する。
引き続き、レノスト１４′を除去して、第２図（ｃ）に
示すように窒化シリコン層１４のノやターンを耐酸化マ
スクとして多結晶シリコン層１３を処択酸化し、厚さ７
０００Ｘで寸法変換差が０．１５μｍの素子分離用の酸
化膜１６を形成する。
示すように窒化シリコン層１４のノやターンを耐酸化マ
スクとして多結晶シリコン層１３を処択酸化し、厚さ７
０００Ｘで寸法変換差が０．１５μｍの素子分離用の酸
化膜１６を形成する。
次いで、第２図（ｄｌに示すように窒化シリコン層１４
全ホット燐酸によシ除去した後、配線層となる３０００
Ｘのモリブデンシリサイド層１７を蒸着する。尚、必要
ならば闇値電圧の調整のために、上記窒化シリコン層１
４除去後、モリブデンシリサイド層１７を形成する以前
に、上記多結晶シリコン層１８を通して基板１１表面に
不純物のイオン注入を行う。
全ホット燐酸によシ除去した後、配線層となる３０００
Ｘのモリブデンシリサイド層１７を蒸着する。尚、必要
ならば闇値電圧の調整のために、上記窒化シリコン層１
４除去後、モリブデンシリサイド層１７を形成する以前
に、上記多結晶シリコン層１８を通して基板１１表面に
不純物のイオン注入を行う。
その後、このモリブデンシリサイド層１７およびその下
層の残存多結晶シリコン層１３を反応性スノ４ ｙタイ
オンエツチングを用いたフォトエツチングプロセスによ
リノやターニングして、第２図（ｅ）に示すように、熱
酸化膜１２上に多結晶シリコン層１３およびモリブデン
シリサイド層Ｊ７の積層構造のダート電極１８を形成す
る。
層の残存多結晶シリコン層１３を反応性スノ４ ｙタイ
オンエツチングを用いたフォトエツチングプロセスによ
リノやターニングして、第２図（ｅ）に示すように、熱
酸化膜１２上に多結晶シリコン層１３およびモリブデン
シリサイド層Ｊ７の積層構造のダート電極１８を形成す
る。
このとき、上記多結晶シリコン層１３が厚い酸化膜１６
をマスクとして略垂直にエツチングされ、図に示すよう
に、厚い酸化膜１６の側面のオーバーハング部に多結晶
シリコン１３′が残る。
をマスクとして略垂直にエツチングされ、図に示すよう
に、厚い酸化膜１６の側面のオーバーハング部に多結晶
シリコン１３′が残る。
この後、このウェハに熱酸化処理を施すと、第２１Ｍ１
（ｆ）に示すようにＰ型巣結晶シリコン基板１ノの素子
領域予定部上に酸化膜が成長し、厚さ１００ＯＸの酸化
膜１９が形成されると同時に、オーバーハング部に残っ
た上記多結晶シリコン１３′が酸化され、前記厚い酸化
膜１６と共にオーバーハング部のない素子間分離膜１６
′が形成される。
（ｆ）に示すようにＰ型巣結晶シリコン基板１ノの素子
領域予定部上に酸化膜が成長し、厚さ１００ＯＸの酸化
膜１９が形成されると同時に、オーバーハング部に残っ
た上記多結晶シリコン１３′が酸化され、前記厚い酸化
膜１６と共にオーバーハング部のない素子間分離膜１６
′が形成される。
次いで、このウェーハに砒素を選択的にイオン注入した
後、活性化処理を施し、第２図（ｇ）に示すようにソー
ス・ドレイン領域２０を形成してｎチャンネルＭＯ８）
ランジスタと成した。
後、活性化処理を施し、第２図（ｇ）に示すようにソー
ス・ドレイン領域２０を形成してｎチャンネルＭＯ８）
ランジスタと成した。
このように形成した半導体装置では、索子分離領域の厚
い酸化膜１６を形成した後、素子形成予定領域に多結晶
シリコン層１３が残ったまま、配線層としてモリブデン
シリサイド層１７を形成するため、上記多結晶シリコン
層１３の膜厚分だけ上記素子分離膜１６′の段差を小は
くすることができる。
い酸化膜１６を形成した後、素子形成予定領域に多結晶
シリコン層１３が残ったまま、配線層としてモリブデン
シリサイド層１７を形成するため、上記多結晶シリコン
層１３の膜厚分だけ上記素子分離膜１６′の段差を小は
くすることができる。
尚、上記実施例では、ケ９−ト電極１８の形成の際に多
結晶シリコン層１３とモリブデンシリ９− サイド層ノアをＲＩＥ法による異方性工、チングによっ
て形成したが、オーバーハング部が残っても良い場合に
は等方性エツチングにょシエッチングしても良い。この
場合には、第２図（、）で示すオーバーハング下の多結
晶シリコン１３′モエツチング除去されるため、それに
続く酸化工程は必要ない。
結晶シリコン層１３とモリブデンシリ９− サイド層ノアをＲＩＥ法による異方性工、チングによっ
て形成したが、オーバーハング部が残っても良い場合に
は等方性エツチングにょシエッチングしても良い。この
場合には、第２図（、）で示すオーバーハング下の多結
晶シリコン１３′モエツチング除去されるため、それに
続く酸化工程は必要ない。
また、ダート電極１８を形成した後にオーバ−ハング下
のポリシリコン１３′を等方エツチングで除去してもよ
く、この場合も酸化膜１９を形成する酸化工程は必要な
い。
のポリシリコン１３′を等方エツチングで除去してもよ
く、この場合も酸化膜１９を形成する酸化工程は必要な
い。
また、上記実施例では、被酸化性材料として多結晶シリ
コンを用いる場合につき示したが、多結晶シリコンに不
純物をドープしたものでも良く一他に例えばモリブデン
シリサイド、タングステンシリサイド等のシリコン化合
物等、電気伝導性に！し酸化によって絶ｆ＃膜となるも
のであれば、多結晶シリコン以外のものを用いても良い
。
コンを用いる場合につき示したが、多結晶シリコンに不
純物をドープしたものでも良く一他に例えばモリブデン
シリサイド、タングステンシリサイド等のシリコン化合
物等、電気伝導性に！し酸化によって絶ｆ＃膜となるも
のであれば、多結晶シリコン以外のものを用いても良い
。
同様に配線層はモリブデンシリサイド層１７１０−
として示したが、モリブデン、アルミ、タングステン或
いはタングステンを主成分とする金属等の金属材料や、
電気伝導性ヶ有するタングステンシリサイド等のシリコ
ン化合物材料で配線層を形成しても良い。
いはタングステンを主成分とする金属等の金属材料や、
電気伝導性ヶ有するタングステンシリサイド等のシリコ
ン化合物材料で配線層を形成しても良い。
以上のようにこの発明によれば、ゲート市、極用の金属
或いは金属化合物等の電極材の堆Ｍを未酸化多結晶シリ
コン上に行うため、電極材に対する段差を、従来の５Ｅ
ＰＯＸの場合５０００Ｘあったところを２ｏｏｏｉｔで
激減させることができ、しかも素子分離膜となる酸化膜
端の形状もよシなだらかなものとなシ、ｆｆ−）電極等
の配線における段切れやクラックの発生が抑制された半
導体装置の製造方法を提供することができる。
或いは金属化合物等の電極材の堆Ｍを未酸化多結晶シリ
コン上に行うため、電極材に対する段差を、従来の５Ｅ
ＰＯＸの場合５０００Ｘあったところを２ｏｏｏｉｔで
激減させることができ、しかも素子分離膜となる酸化膜
端の形状もよシなだらかなものとなシ、ｆｆ−）電極等
の配線における段切れやクラックの発生が抑制された半
導体装置の製造方法を提供することができる。
第１図は従来の半導体装置の製造工程を示す断面図、第
２図はこの発明の一実施例に係る半導体装置の製造方法
を説明する断面図である。 １１・・・シリコン基板、１２・・・熱酸化１ｉｉｉｉ
ｉ （第１の酸化膜）、１３・・・多結晶シリコン層（
被酸化性材料層）、１４・・・窒化シリコン膜（耐酸化
性材料層）、１５・・・チャネルストッパ、１６・・・
酸化膜（第２の酸化膜）、１７・・・モリブデンシリサ
イド層（’ｗｒ、気伝導性材料層）、１８・・・ダート
電極、２０・・・ソースドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦第１図
ζ
２図はこの発明の一実施例に係る半導体装置の製造方法
を説明する断面図である。 １１・・・シリコン基板、１２・・・熱酸化１ｉｉｉｉ
ｉ （第１の酸化膜）、１３・・・多結晶シリコン層（
被酸化性材料層）、１４・・・窒化シリコン膜（耐酸化
性材料層）、１５・・・チャネルストッパ、１６・・・
酸化膜（第２の酸化膜）、１７・・・モリブデンシリサ
イド層（’ｗｒ、気伝導性材料層）、１８・・・ダート
電極、２０・・・ソースドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦第１図
ζ
Claims (6)
- （１）半導体基板上に第１の酸化膜を形成する工程と、
この第１の酸化膜上に電気伝導性を有する被酸化性材料
層を形成する工程と、素子形成予定部上の上記被酸化性
材料層上に耐酸化性材料層のパターンを選択的に形成す
る工程と、この・母ターンをマスクとして半導体基板に
不純物をイオン注入する工程と、上記耐酸化性材料層の
パターンをマスクとして上記被酸化性材料層の少なくと
も一部領域を酸化して厚い第２の酸化膜を形成する工程
と、上記耐酸化性材料層を除去する工程と、前記被酸化
性材料層上に電気伝導性材料層を堆積する工程と、この
電気伝導性材料層および上記被酸化性材料層全同時に・
母ターニングし被酸化性材料層および電気伝導性材料層
の積層構造を有するダート電極を形成する工程と、この
ダート電極をマスクとしたイオン注入によシソース・ド
レイン領域を形成する工程とを具備したことを特徴とす
る半導体装置の製造方法。 - （２）上記第２の酸化膜音素子分′！ＩＭ膜とすること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）上記電気伝導性材料層および被酸化性材料層を同
時にｉ４ターニングし電気導電性材料層および上記被酸
化性材料層との積層構造を有するダート電極を形成する
工程は、異方性エツチングを用いてｉ４ターニングし、
上記ソース・ドレイン領域を形成する工程は、上記異方
性エツチングにより第２の酸化膜のオーバーハング下に
残る被酸化性材料を酸化した後ｒ−）電極をマスクとし
たイオン注入を行ってソース・ドレイン領域を形成する
ことを特徴とする特許請求の範囲第１項または第２項記
載の半導体装置の製造方法。 - （４）上記被酸化性材料として多結晶シリコン或いは筒
不純物濃度を有する多結晶シリコン或いはモリブデンシ
リサイド或いはタングステンシリサイドを用いることを
特徴とする特許請求の範囲第１項乃至第３項いずれか記
載の半導体装置の製造方法。 - （５）上記耐酸化性材料として窒化シリコンを用いるこ
とを特徴とする特許請求の範囲第１項乃至第４項いずれ
か記載の半導体装置の製造方法。 - （６）上記電気伝導性材料としてモリブデン、アルミ、
タングステン等の金属または、モリブデンシリサイド或
いはタングステンシリサイド等のシリコン化合物を用い
ること全特徴とした特許請求の範囲第１項乃至第５項い
ずれか記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18432282A JPS5972741A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18432282A JPS5972741A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972741A true JPS5972741A (ja) | 1984-04-24 |
Family
ID=16151298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18432282A Pending JPS5972741A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693025B2 (en) * | 1999-04-14 | 2004-02-17 | Micron Technology, Inc. | Local interconnect structures for integrated circuits and methods for making the same |
-
1982
- 1982-10-20 JP JP18432282A patent/JPS5972741A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693025B2 (en) * | 1999-04-14 | 2004-02-17 | Micron Technology, Inc. | Local interconnect structures for integrated circuits and methods for making the same |
| US6858934B2 (en) | 1999-04-14 | 2005-02-22 | Micron Technology, Inc. | Semiconductor device structures including metal silicide interconnect structures that extend at least partially over transistor gate structures and methods for making the same |
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