JP5982312B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5982312B2 JP5982312B2 JP2013061083A JP2013061083A JP5982312B2 JP 5982312 B2 JP5982312 B2 JP 5982312B2 JP 2013061083 A JP2013061083 A JP 2013061083A JP 2013061083 A JP2013061083 A JP 2013061083A JP 5982312 B2 JP5982312 B2 JP 5982312B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- layer
- conductive layer
- region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 255
- 239000012535 impurity Substances 0.000 claims description 35
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 148
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 239000010949 copper Substances 0.000 description 12
- 239000010936 titanium Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000007480 spreading Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明の実施形態は、半導体装置に関する。
複数の半導体チップを高密度に実装可能とする技術として、貫通ビア（Through Silicon Via,TSV）が導入されている。貫通ビアとは、例えば、半導体がシリコン（Ｓｉ）である場合、シリコン基板の裏面から表面にまで貫通する導電層である。複数の半導体チップのそれぞれを貫通ビアを介して電気的接続することで、複数の半導体チップを高密度に実装し、高速のデータ転送が可能になる。
ＴＳＶ技術は、ＮＡＮＤ型フラッシュメモリ等の半導体装置への適用が期待されている。このような半導体装置では、書き込み、消去の動作の際に、比較的高い電源電位が使用される。このため、ＴＳＶ技術を該半導体装置に適用すると、当然、貫通ビアにも高い電源が供給され、素子間との電位差が生じ、素子の不安定動作や動作不能による歩留まり低下が懸念される。また、前記素子の不安定動作や動作不能による歩留まり低下を防止する為、貫通ビアと素子間を十分な距離を設定する必要から、半導体チップの面積拡大化につながっていた。このような半導体装置では、貫通ビアにも高い電源が供給された場合に生じる素子の不安定動作や動作不能による歩留まり低下を解消すると共に、貫通ビアによって電気的に接続される半導体装置のチップ面積の肥大化を防止する構造が求められている。
本発明が解決しようとする課題は、高歩留まりと半導体チップ面積の縮小による安価な半導体装置を提供することである。
実施形態の半導体装置は、第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の半導体層と、前記半導体層の前記第１の面の側から前記第２の面の側にまで貫通した第１導電層と、前記半導体層の前記第２の面の側において、前記第１導電層の一部を取り囲み、前記半導体層によって表面以外の部分が取り囲まれた第１導電形の第１半導体領域と、前記半導体層の前記第２の面の側において、前記第１導電層の一部を取り囲み、前記第１半導体領域によって表面以外の部分が取り囲まれた絶縁層と、前記第１導電層と前記半導体層との間、前記第１導電層と前記絶縁層との間、および前記第１導電層と前記第１半導体領域との間に設けられた第１絶縁膜と、を備える。前記第１半導体領域に含まれる不純物元素の濃度は、前記半導体層に含まれる不純物元素の濃度よりも高い。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す模式的断面図である。
図２は、第１実施形態に係る半導体装置を表す模式的平面図である。
図１は、第１実施形態に係る半導体装置を表す模式的断面図である。
図２は、第１実施形態に係る半導体装置を表す模式的平面図である。
図１は、図２のＡ−Ａ’線に沿った位置での断面が表されている。図２は、図１のＢ−Ｂ’線に沿った位置での切断面が表されている。
第１実施形態に係る半導体装置１は、一例としてＮＡＮＤ型フラッシュメモリ装置の一部である。半導体装置１は、半導体層１０と、導電層２０（第１導電層）と、半導体領域３０（第１半導体領域）と、絶縁膜４０（第１絶縁膜）と、を備える。
第１実施形態に係る半導体装置１は、一例としてＮＡＮＤ型フラッシュメモリ装置の一部である。半導体装置１は、半導体層１０と、導電層２０（第１導電層）と、半導体領域３０（第１半導体領域）と、絶縁膜４０（第１絶縁膜）と、を備える。
半導体層１０は、ｐ形の半導体層である。半導体層１０は、裏面１０ｒｓ（第１の面）と、裏面１０ｒｓとは反対側の表面１０ｓｓ（第２の面）と、を有する。半導体層１０は、例えば、半導体ウェーハ等の半導体基板が加工されて薄くなった半導体層である。半導体層１０のＺ方向の厚さは、例えば、２０μｍ〜５０μｍである。
導電層２０は、半導体層１０の裏面１０ｒｓの側から表面１０ｓｓの側にまで貫通している。すなわち、導電層２０は、貫通ビア（ＴＳＶ）である。半導体装置１には、導電層２０が少なくとも１つ設けられている。従って、導電層２０の数は図示した数に限らない。導電層２０は、単数の場合もあり、複数の場合もある。すなわち、半導体層１０の裏面１０ｒｓの側から表面１０ｓｓの側にまで貫通する別の導電層２０を設けてもよい。また、第１実施形態では、少なくとも１つの導電層２０が設けられた領域を第１領域１ａとする。
導電層２０は、導電領域２０ａと、導電領域２０ｂと、を有する。導電領域２０ａは、導電層２０の本体である。導電領域２０ｂは、導電領域２０ａの成分が半導体層１０および半導体領域３０に拡散するのを抑制するバリア層である。あるいは、導電領域２０ｂは、導電領域２０ａと導電領域２０ａの外側に設けられた絶縁膜４０との密着力を増加させる密着層として機能する。導電層２０の平面形状は、円形とは限らず、矩形、多角形であってもよい。導電層２０は、電極パッド２１に接続されている。
半導体領域３０は、ｐ形の半導体領域である。半導体層１０の導電形と半導体領域３０の導電形とは同じである。半導体領域３０は、半導体層１０の表面１０ｓｓの側において、導電層２０の一部（例えば、上部）を取り囲んでいる。半導体領域３０は、半導体領域３０の表面以外の部分（例えば、半導体領域３０の下部および側部）が半導体層１０によって取り囲まれている。第１実施形態では、半導体領域３０が設けられた領域を第２領域１ｂとする。半導体領域３０の平面形状は、四角とは限らず、矩形、多角形であってもよい。半導体領域３０は、ウェル領域と称してもよい。
半導体領域３０に含まれるｐ形の不純物元素の濃度は、半導体層１０に含まれるｐ形の不純物元素の濃度よりも高い。半導体装置１がＮＡＮＤ型フラッシュメモリ装置の一部である場合、半導体層１０の不純物濃度は、通常のＣＭＯＳ等を形成する半導体基板の不純物濃度に比べて低く設定している。
これはメモリセルに書き込み、消去動作に比較的高電位（２５（Ｖ）程度）が使用される為、前記書き込み、消去動作に必要な比較的高電位を生成に必要な昇圧回路が必要であり、前記昇圧回路を構成する素子として、極めて小さいバックバイアス効果であるトランジスタが必要とされる。トランジスタのバックバイアス効果を小さくする為には、半導体基板の不純物は極めて薄いものが必要とされることは周知の事実で有り、例えば、半導体層１０の不純物濃度は、例えば、１×１０１４（atoms／ｃｍ３）である。半導体領域３０の不純物濃度は、例えば、２×１０１７（atoms／ｃｍ３）である。
ここで、「不純物濃度」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を不純物濃度とする。
絶縁膜４０は、導電層２０と半導体層１０との間、および導電層２０と半導体領域３０との間に設けられている。さらに、絶縁膜４０は、半導体層１０の裏面１０ｒｓの下に設けられている。
さらに、半導体装置１は、半導体層１０の上に設けけられた素子５０と、半導体層１０の表面１０ｓｓの設けられた電極６０を備える。半導体層１０の上および半導体領域３０の上には、絶縁膜５１（第２絶縁膜）が設けられている。
素子５０は、半導体領域３０が配置された第２領域１ｂの外側に設けられている。素子５０は、ＭＯＳＦＥＴである。素子５０は、半導体層１０をベース領域とし、ｎ＋形（第２導電形）のソース領域５０ｓと、ソース領域５０ｓから離れたｎ＋形のドレイン領域５０ｄと、ゲート電極５０ｇと、を有する。半導体層１０とゲート電極５０ｇとの間に設けられた絶縁膜５１は、ゲート絶縁膜である。半導体装置１がＮＡＮＤ型フラッシュメモリ装置の一部である場合、素子５０は、例えば、メモリセルのワード線に電位を転送するトランジスタに相当する。
半導体装置１には、半導体層１０の表面１０ｓｓの側に素子５０のほか、例えば、ダイオード等の能動素子、抵抗、コンデンサ等の受動素子、あるいはメモリ素子、配線等が設けられている（図示しない）。
電極６０は、導電層２０に接続されている。また、電極６０は、コンタクト７０を経由して電極６１に接続されている。電極６１は、コンタクト７１を経由して電極６２ａに接続されている。電極６２ａは、コンタクト７２を経由して電極６３に接続されている。電極６３は、コンタクト７３を経由して、電極パッド６６に接続されている。電極６３は、コンタクト７４を経由して、電極６２ｂに接続されている。電極６０〜６３およびコンタクト７０〜７４は、層間絶縁膜８０のなかに設けられている。電極パッド６６は、層間絶縁膜８０から表出している。
なお、図示はされていなが、このほか、多層配線が層間絶縁膜８０の低層に設けられている。さらに、素子５０のソース領域５０ｓ、ドレイン領域５０ｄ、およびゲート電極５０ｇのそれぞれには、コンタクト電極が接続されている。
なお、図示はされていなが、このほか、多層配線が層間絶縁膜８０の低層に設けられている。さらに、素子５０のソース領域５０ｓ、ドレイン領域５０ｄ、およびゲート電極５０ｇのそれぞれには、コンタクト電極が接続されている。
また、半導体装置１においては、導電層２０の一部（例えば、上部）と半導体領域３０との間に絶縁層９０が設けられている。Ｚ方向から半導体装置１を見た場合、絶縁層９０は、導電層２０の一部を包囲している。半導体領域３０と半導体層１０との間に絶縁層９１が設けられている。Ｚ方向から半導体装置１を見た場合、絶縁層９１は、半導体領域３０を包囲している。素子５０は、絶縁層９１によって素子５０の以外の領域から画定されている。
半導体層１０および半導体領域３０は、例えば、ホウ素（Ｂ）等の不純物元素が導入されたシリコン結晶を含む。ソース領域５０ｓおよびドレイン領域５０ｄは、例えば、リン（Ｐ）、ヒ素（Ａｓ）等の不純物元素が導入されたシリコン結晶を含む。ゲート電極５０ｇは、不純物元素が導入されたポリシリコン、タングステン等を含む。
導電領域２０ａは、例えば、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ポリシリコン等の少なくともいずれかを含む。また、導電領域２０ａは、例えば、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ポリシリコン等のうちの少なくともいずれかを積層させた積層体であってもよい。導電領域２０ｂは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等の少なくともいずれかを含む。また、導電領域２０ｂは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等の少なくともいずれかを積層させた積層体であってもよい。
電極パッド２１は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ポリシリコン等の少なくともいずれかを含む。また、電極パッド２１は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ポリシリコン等のうちの少なくともいずれかを積層させた積層体であってもよい。
電極６０〜６３、電極パッド６６、およびコンタクト７０〜７４は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコンの少なくともいずれかを含む。また、電極６０〜６３、電極パッド６６、およびコンタクト７０〜７４は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコン等のうちの少なくともいずれかを積層させた積層体であってもよい。
絶縁膜４０、５１、絶縁層９０、９１、および層間絶縁膜８０は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の少なくともいずれかを含む。
半導体装置１の作用を説明する前に、参考例に係る半導体装置を説明する。
図３は、参考例に係る半導体装置を表す模式的断面図である。
参考例に係る半導体装置１００の基本構造は、半導体装置１の基本構造と同じである。但し、半導体装置１００には、上述した半導体領域３０が設けられていない。
参考例に係る半導体装置１００の基本構造は、半導体装置１の基本構造と同じである。但し、半導体装置１００には、上述した半導体領域３０が設けられていない。
半導体装置１００がＮＡＮＤ型フラッシュメモリ装置である場合、セル書き込み・消去動作時に例えば２５Ｖ程度の高電圧が必要で有り、当然、導電層２０にも当然、数１０Ｖ（例えば、３０Ｖ程度）の電圧が印加される場合が有る。この場合、導電層２０を取り巻くように半導体層１０側は広く空乏層が形成される。空乏層が伸びる様子を矢印１０ｄｐで表す。
空乏層は、一般的に不純物濃度が低くなるほど長く延びる傾向にある。実施形態では、空乏層の延びを模式的に（１０ｄｐ）で表すことにする。
前述のように、半導体層１０は、同一基板上に形成する素子として、極めて小さいバックバイアス効果であるトランジスタが必要とされる為、トランジスタのバックバイアス効果を小さくする為には、半導体基板の極めて不純物が薄いものが必要とされる。
この為、数１０Ｖ（例えば、３０Ｖ程度）の電圧が印加される場合、導電層２０を取り巻くように半導体層１０側は広く空乏層１０ｄｐが形成され、最悪の場合では、導電層２０に隣接する素子５０に達する場合がある。
このような状態になると、素子５０の動作は不安定になるばかりか、もはや動作不能に陥り、ＮＡＮＤ型フラッシュメモリ装置として正常に機能しなくなってしまう。
このような現象を回避する方法として、導電層２０と素子５０との間の距離をさらに長くする方法がある。しかし、この方法を採用すると、半導体装置のサイズ拡大を招来してしまう。また、導電層２０と素子５０との間の距離を所定の長さ以上にする必要から、導電層２０、素子５０、および他の部位の配置の自由度も低下してしまう。
図４は、第１実施形態に係る半導体装置の作用を表す模式的断面図である。
参考例に対して、半導体装置１は半導体領域３０を備える。半導体領域３０の不純物濃度は、半導体層１０の不純物濃度よりも高い。従って、半導体層１０内の空乏層１０ｄｐの延びは、半導体領域３０によって抑制される。その結果、半導体装置１における半導体層１０内の空乏層１０ｄｐの延びは、参考例に比べて抑制される。例えば、図４には、半導体層１０内の空乏層１０ｄｐは、半導体領域３０内では、その形成が十分に抑制され、導電層２０に隣接する素子５０に十分に離れたところのみ存在する状態を表している。
従って、数１０Ｖ（例えば、３０Ｖ程度）の電圧が導電層２０に印加されるような場合、半導体層１０側に広がる空乏層は限定的なものになる。これにより、導電層２０に隣接する素子５０に影響を及ぼすまでにも空乏層１０ｄｐが達することがなくなり、素子５０の動作は安定し、動作不能に陥ることがなくなる。その結果、素子の不安定動作や動作不能による歩留まり低下を防止できる。さらに、半導体装置１では導電層２０と素子５０との間の距離を長くする必要もない。これにより、半導体装置１では、そのサイズが拡大することがない。また、半導体装置１によれば、導電層２０、素子５０、および他の部位の配置の自由度が増加する。
これにより、貫通ビアによって電気的に接続される半導体装置のチップ面積の肥大化を最小限にすることで、高歩留まりと半導体チップ面積の縮小による安価な半導体装置を製造することが可能になる。
これにより、貫通ビアによって電気的に接続される半導体装置のチップ面積の肥大化を最小限にすることで、高歩留まりと半導体チップ面積の縮小による安価な半導体装置を製造することが可能になる。
（第２実施形態）
図５は、第２実施形態に係る半導体装置を表す模式的断面図である。
図６は、第２実施形態に係る半導体装置を表す模式的平面図である。
図５は、第２実施形態に係る半導体装置を表す模式的断面図である。
図６は、第２実施形態に係る半導体装置を表す模式的平面図である。
図５は、図６のＡ−Ａ’線に沿った位置での断面が表されている。図６は、図５のＢ−Ｂ’線に沿った位置での切断面が表されている。
第２実施形態に係る半導体装置２の基本構造は、半導体装置１の基本構造と同じである。半導体装置２は、さらに、導電層５５（第２導電層）を備える。導電層５５は、半導体領域３０の上に絶縁膜５１を介して設けられている。Ｚ方向から見て、導電層５５は、少なくとも１つの導電層２０が設けられた第１領域１ａを包囲している。導電層５５は、不純物元素が導入されたポリシリコン、タングステン等を含む。
半導体装置２において、導電層５５は、接地してもよく、もしくは、導電層５５に所定の電位を印加してもよい。あるいは、導電層５５の電位を浮遊電位にしてもよい。半導体装置２では、導電層２０が導電層５５によって取り囲まれたことによって、導電層２０の電位が導電層５５によってシールドされる。従って、導電層２０の電位によって素子５０の側に形成される空乏層１０ｄｐはより限定的なものに抑制される。
これにより、半導体装置２では、半導体装置１に比べて、半導体層１０側に広がる空乏層はより限定的なものになり、半導体装置の安定動作につながる。また、半導体装置２では導電層２０と素子５０との間の距離をさらに短く設定できるので、装置サイズがさらに縮小する。また、半導体装置２によれば、導電層２０、素子５０、および他の部位の配置の自由度がさらに増加する。これにより、貫通ビアによって電気的に接続される半導体装置のチップ面積をさらに小さくすることを可能とし、高歩留まりと半導体チップ面積の縮小による安価な半導体装置を製造することを可能にしている。
また、導電層５５は、メモリセルトランジスタと同じ高さに位置している。このため、導電層５５をメモリセルトランジスタを形成する工程でメモリセルトランジスタとともに形成することができる。このため、導電層５５を設けても、製造プロセスのコスト上昇が起きない。
（第３実施形態）
図７は、第３実施形態に係る半導体装置を表す模式的断面図である。
図８は、第３実施形態に係る半導体装置を表す模式的平面図である。
図７は、第３実施形態に係る半導体装置を表す模式的断面図である。
図８は、第３実施形態に係る半導体装置を表す模式的平面図である。
図７は、図８のＡ−Ａ’線に沿った位置での断面が表されている。図８は、図７のＢ−Ｂ’線に沿った位置での切断面が表されている。
第３実施形態に係る半導体装置３の基本構造は、半導体装置１の基本構造と同じである。半導体装置３は、さらに、ｐ＋形の半導体領域５６（第２半導体領域）を備える。半導体領域５６は、例えば、ホウ素（Ｂ）等の不純物元素が導入されたシリコン結晶を含む。
半導体領域５６は、半導体層１０の上に設けられている。半導体領域５６の不純物濃度は、半導体領域３０の不純物濃度よりもさらに高い。半導体領域５６は、導電領域になってる。
半導体領域５６は、第１領域１ａおよび半導体領域３０が設けられた第２領域１ｂを包囲している。半導体装置３では、半導体層１０の上に設けられた素子５０は、第１領域１ａおよび第２領域１ｂを包囲する半導体領域５６の外側に設けられている。
半導体装置３において、半導体領域５６は、接地してもよく、もしくは、半導体領域５６に所定の電位を印加してもよい。半導体装置３では、導電層２０が導電層５５と半導体領域５６とによって取り囲まれたことによって、導電層２０の電位が導電層５５と半導体領域５６とによってシールドされる。従って、導電層２０の電位によって素子５０の側に形成される空乏層１０ｄｐはより限定的なものに抑制される。
これにより、半導体装置３では、数１０Ｖ（例えば、３０Ｖ程度）の電圧が導電層２０に印加される様な場合、半導体層１０側は広がる空乏層は限定的なものになる。これにより、導電層２０に隣接する素子５０に影響を及ぼすまでにも空乏層１０ｄｐが達することがなくなり、素子５０の動作は安定し、動作不能に陥ることがなくなる。また、半導体装置３では導電層２０と素子５０との間の距離をさらに短く設定できるので、装置サイズがさらに縮小する。また、半導体装置３によれば、導電層２０、素子５０、および他の部位の配置の自由度がさらに増加する。これにより、貫通ビアによって電気的に接続される半導体装置のチップ面積をさらに小さくすることを可能とし、高歩留まりと半導体チップ面積の縮小による安価な半導体装置を製造することを可能にしている。
（第４実施形態）
図９は、第４実施形態に係る半導体装置を表す模式的断面図である。
半導体装置４では、導電層２０と、半導体層１０との間に半導体領域３０が設けられている。半導体装置４のごとく、半導体領域３０が、導電層２０を全て取り巻くように設置した場合、導電層２０から広がる空乏層はさらに限定的な領域に収まる。従って、導電層２０の電位によって素子５０の側に形成される空乏層１０ｄｐは、さらに限定的なものに抑制される。
本実施形態では、ｐ形を第１導電形、ｎ形を第２導電形とした。さらに、ｐ形とｎ形を入れ替え、ｎ形を第１導電形、ｐ形を第２導電形とする構造も実施形態に含まれる。
図９は、第４実施形態に係る半導体装置を表す模式的断面図である。
半導体装置４では、導電層２０と、半導体層１０との間に半導体領域３０が設けられている。半導体装置４のごとく、半導体領域３０が、導電層２０を全て取り巻くように設置した場合、導電層２０から広がる空乏層はさらに限定的な領域に収まる。従って、導電層２０の電位によって素子５０の側に形成される空乏層１０ｄｐは、さらに限定的なものに抑制される。
本実施形態では、ｐ形を第１導電形、ｎ形を第２導電形とした。さらに、ｐ形とｎ形を入れ替え、ｎ形を第１導電形、ｐ形を第２導電形とする構造も実施形態に含まれる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられている。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、１００ 半導体装置、 １ａ 第１領域、 １ｂ 第２領域、 １０ 半導体層、 １０ｒｓ 裏面、 １０ｓｓ 表面、 １０ｄｐ 空乏層、 ２０、５５ 導電層、 ２０ａ、２０ｂ 導電領域、 ２１、６６ 電極パッド、 ３０、５６ 半導体領域、 ４０、５１ 絶縁膜、 ５０ 素子、 ５０ｄ ドレイン領域、 ５０ｇ ゲート電極、 ５０ｓ ソース領域、 ５０ｄｐ 空乏層、 ６０、６１、６２ａ、６２ｂ、６３ 電極、 ７０、７１、７２、７３、７４ コンタクト、 ８０ 層間絶縁膜、 ９０、９１ 絶縁層
Claims (7)
- 第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の半導体層と、
前記半導体層の前記第１の面の側から前記第２の面の側にまで貫通した第１導電層と、
前記半導体層の前記第２の面の側において、前記第１導電層の一部を取り囲み、前記半導体層によって表面以外の部分が取り囲まれた第１導電形の第１半導体領域と、
前記第１導電層と前記半導体層との間、および前記第１導電層と前記第１半導体領域との間に設けられた第１絶縁膜と、
前記半導体層の上および前記第１半導体領域の上に設けられた第２絶縁膜と、
前記第１半導体領域の上に前記第２絶縁膜を介して設けられた第２導電層であり、前記第１導電層が設けられた第１領域を包囲する前記第２導電層と、
を備え、
前記第１半導体領域に含まれる不純物元素の濃度は、前記半導体層に含まれる不純物元素の濃度よりも高い半導体装置。 - 第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の半導体層と、
前記半導体層の前記第１の面の側から前記第２の面の側にまで貫通した第１導電層と、
前記半導体層の前記第２の面の側において、前記第１導電層の一部を取り囲み、前記半導体層によって表面以外の部分が取り囲まれた第１導電形の第１半導体領域と、
前記半導体層の前記第２の面の側において、前記第１導電層の一部を取り囲み、前記第１半導体領域によって表面以外の部分が取り囲まれた絶縁層と、
前記第１導電層と前記半導体層との間、前記第１導電層と前記絶縁層との間、および前記第１導電層と前記第１半導体領域との間に設けられた第１絶縁膜と、
を備え、
前記第１半導体領域に含まれる不純物元素の濃度は、前記半導体層に含まれる不純物元素の濃度よりも高い半導体装置。 - 前記半導体層の上および前記第１半導体領域の上に設けられた第２絶縁膜と、
前記第１半導体領域の上に前記第２絶縁膜を介して設けられた第２導電層であり、前記第１導電層が設けられた第１領域を包囲する前記第２導電層と、
をさらに備えた請求項２記載の半導体装置。 - 第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の半導体層と、
前記半導体層の前記第１の面の側から前記第２の面の側にまで貫通した第１導電層と、
前記半導体層の前記第２の面の側において、前記第１導電層の一部を取り囲み、前記半導体層によって表面以外の部分が取り囲まれた第１導電形の第１半導体領域と、
前記第１導電層と前記半導体層との間、および前記第１導電層と前記第１半導体領域との間に設けられた第１絶縁膜と、
前記半導体層の上および前記第１半導体領域の上に設けられた第２絶縁膜と、
前記第１半導体領域の上に前記第２絶縁膜を介して設けられた第２導電層であり、前記第１導電層が設けられた第１領域を包囲する前記第２導電層と、
前記半導体層の上に設けられた第１導電形の第２半導体領域であり、前記第１半導体領域が設けられた第２領域を包囲する前記第２半導体領域と、
前記第１半導体領域に含まれる不純物元素の濃度は、前記半導体層に含まれる不純物元素の濃度よりも高く、
前記第２半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高い半導体装置。 - 前記第１領域および前記第２領域を包囲する第２半導体領域の外側に設けられた素子を前記半導体層の上にさらに備えた請求項４記載の半導体装置。
- 前記第１導電層のほかに、前記半導体層の前記第１の面の側から前記第２の面の側にまで貫通した別の第１導電層をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
- 第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の半導体層と、
前記半導体層の前記第１の面の側から前記第２の面の側にまで貫通した第１導電層と、
前記半導体層の前記第２の面の側において、前記第１導電層の一部を取り囲む絶縁層と、
前記半導体層と前記第１導電層との間に設けられた第１導電形の第１半導体領域であって、前記半導体層の前記第２の面の側において前記絶縁層の表面以外の部分を取り囲み、前記絶縁層と前記半導体層との間に設けられた第１半導体領域と、
前記第１導電層と前記半導体層との間、前記第１導電層と前記絶縁層との間、および前記第１導電層と前記第１半導体領域との間に設けられた第１絶縁膜と、
を備え、
前記第１半導体領域に含まれる不純物元素の濃度は、前記半導体層に含まれる不純物元素の濃度よりも高い半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013061083A JP5982312B2 (ja) | 2013-03-22 | 2013-03-22 | 半導体装置 |
| US14/017,394 US9705009B2 (en) | 2013-03-22 | 2013-09-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013061083A JP5982312B2 (ja) | 2013-03-22 | 2013-03-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014187183A JP2014187183A (ja) | 2014-10-02 |
| JP5982312B2 true JP5982312B2 (ja) | 2016-08-31 |
Family
ID=51568523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013061083A Expired - Fee Related JP5982312B2 (ja) | 2013-03-22 | 2013-03-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9705009B2 (ja) |
| JP (1) | JP5982312B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6479579B2 (ja) * | 2015-05-29 | 2019-03-06 | 東芝メモリ株式会社 | 半導体装置 |
| US10056315B2 (en) | 2016-09-02 | 2018-08-21 | Toshiba Memory Corporation | Semiconductor device |
| JP7341927B2 (ja) * | 2020-03-12 | 2023-09-11 | キオクシア株式会社 | 半導体記憶装置 |
| US11404378B2 (en) * | 2020-11-24 | 2022-08-02 | Omnivision Technologies, Inc. | Semiconductor device with buried metal pad, and methods for manufacture |
| US11990426B2 (en) | 2021-04-02 | 2024-05-21 | Changxin Memory Technologies, Inc. | Semiconductor structure |
| CN115172323A (zh) * | 2021-04-02 | 2022-10-11 | 长鑫存储技术有限公司 | 半导体结构 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286568A (ja) * | 1990-04-02 | 1991-12-17 | Seiko Epson Corp | 集積回路装置 |
| JP3447941B2 (ja) * | 1998-01-05 | 2003-09-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPWO2005086216A1 (ja) | 2004-03-09 | 2008-01-24 | 独立行政法人科学技術振興機構 | 半導体素子及び半導体素子の製造方法 |
| US7300857B2 (en) * | 2004-09-02 | 2007-11-27 | Micron Technology, Inc. | Through-wafer interconnects for photoimager and memory wafers |
| JP2007294652A (ja) * | 2006-04-25 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその製造方法 |
| JP5563186B2 (ja) | 2007-03-30 | 2014-07-30 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| JP4961617B2 (ja) * | 2007-10-01 | 2012-06-27 | 新光電気工業株式会社 | 配線基板とその製造方法及び半導体装置 |
| EP3032578B1 (en) | 2008-03-19 | 2021-01-13 | IMEC vzw | Method for fabricating through-substrate vias and corresponding semiconductor device |
| US8138036B2 (en) | 2008-08-08 | 2012-03-20 | International Business Machines Corporation | Through silicon via and method of fabricating same |
| TWI372457B (en) * | 2009-03-20 | 2012-09-11 | Ind Tech Res Inst | Esd structure for 3d ic tsv device |
| JP5549458B2 (ja) | 2010-07-23 | 2014-07-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US20120080802A1 (en) * | 2010-09-30 | 2012-04-05 | International Business Machines Corporation | Through silicon via in n+ epitaxy wafers with reduced parasitic capacitance |
| JP2012204403A (ja) | 2011-03-23 | 2012-10-22 | Toshiba Corp | 固体撮像装置及びその製造方法 |
| JP2012216812A (ja) * | 2011-03-31 | 2012-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101828063B1 (ko) * | 2011-05-17 | 2018-02-09 | 삼성전자주식회사 | 반도체 장치 및 그 형성방법 |
| US9269664B2 (en) * | 2012-04-10 | 2016-02-23 | Mediatek Inc. | Semiconductor package with through silicon via interconnect and method for fabricating the same |
| KR102013770B1 (ko) * | 2012-08-30 | 2019-08-23 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
-
2013
- 2013-03-22 JP JP2013061083A patent/JP5982312B2/ja not_active Expired - Fee Related
- 2013-09-04 US US14/017,394 patent/US9705009B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014187183A (ja) | 2014-10-02 |
| US9705009B2 (en) | 2017-07-11 |
| US20140284690A1 (en) | 2014-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5982312B2 (ja) | 半導体装置 | |
| CN112864168B (zh) | 非易失性存储器件及其制造方法 | |
| JP5503971B2 (ja) | 半導体装置 | |
| US11114414B2 (en) | Wafer structure with capacitive chip interconnection, method for manufacturing the same, and chip structure with capacitive chip interconnection | |
| JP2018163970A (ja) | 半導体装置及びその製造方法 | |
| JP4906281B2 (ja) | 半導体装置 | |
| TWI593031B (zh) | Semiconductor integrated circuit device | |
| US8067789B2 (en) | Semiconductor integrated circuit device | |
| JP4996166B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US10056315B2 (en) | Semiconductor device | |
| US11665882B2 (en) | Semiconductor memory device | |
| JP5684157B2 (ja) | 半導体装置 | |
| JP6941502B2 (ja) | 半導体装置および半導体パッケージ | |
| US9147641B2 (en) | Semiconductor device | |
| TW445626B (en) | Semiconductor integrated circuit apparatus | |
| US11450611B2 (en) | Semiconductor device and method of manufacturing the same | |
| US8242606B2 (en) | Semiconductor integrated circuit | |
| CN113853675A (zh) | 半导体装置 | |
| US9576881B2 (en) | Semiconductor device | |
| TWI776487B (zh) | 半導體記憶裝置 | |
| JP2011238844A (ja) | 半導体装置 | |
| US20220302056A1 (en) | Semiconductor storage device and method for fabricating semiconductor storage device | |
| JP2009016725A (ja) | 半導体装置 | |
| JP2012019077A (ja) | 半導体記憶装置 | |
| JP2009158728A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150205 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150507 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160226 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160415 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160704 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160801 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5982312 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |