KR20180105080A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20180105080A
KR20180105080A KR1020180028674A KR20180028674A KR20180105080A KR 20180105080 A KR20180105080 A KR 20180105080A KR 1020180028674 A KR1020180028674 A KR 1020180028674A KR 20180028674 A KR20180028674 A KR 20180028674A KR 20180105080 A KR20180105080 A KR 20180105080A
Authority
KR
South Korea
Prior art keywords
metal film
polycrystalline silicon
resistor
circuit element
semiconductor device
Prior art date
Application number
KR1020180028674A
Other languages
English (en)
Inventor
히사시 하세가와
Original Assignee
에이블릭 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이블릭 가부시키가이샤 filed Critical 에이블릭 가부시키가이샤
Publication of KR20180105080A publication Critical patent/KR20180105080A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802—Resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

본 발명의 반도체 장치(100)는, 복수의 다결정 실리콘 저항체 유닛(10)으로 이루어지는 브리더 저항 회로 소자(102)와, 복수의 다결정 실리콘 저항체 유닛(10)의 각각을, 개별적으로 덮도록 복수로 분할된 제1 금속막(103)과, 브리더 저항 회로 소자(102)의 전체를 덮는 일체의 제2 금속막(104)과, 제2 금속막(104) 상에 형성된 실리콘 질화막(105)을 가지며, 복수의 제1 금속막(103)의 각각은, 다결정 실리콘 저항체 유닛(10) 중, 전극부(10A)를 덮는 부분과, 전극부(10A) 이외를 덮는 부분으로 구성되어 있고, 전극부(10A) 이외를 덮는 제1 금속막(103)은, 각각 덮고 있는 다결정 실리콘 저항체 유닛(10)과, 전기적으로 접속되어 있다. 브리더 저항 회로 전체에의 수소의 침입을 막고, 브리더 저항 회로를 구성하는 저항체 유닛마다의 저항값 변조의 편차를 억제하는 것이 가능한 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다.
검출 전압기 등의 아날로그 IC는, 트랜지스터와 저항체를 조합하여 원하는 특성을 출력하도록, 예를 들면 다결정 실리콘의 박막 저항체로 구성된 브리더 저항 회로를 구비하고, 그 저항 분압비가 조정되어 있다. 이 박막 저항체 상에는, 층간 절연막 및 최종 보호막이 형성되지만, 그 형성 과정에 있어서 확산하는 수소의 침입에 의해, 브리더 저항 회로의 저항 분압비가 웨이퍼면 내에서 편차가 생기고, 수율이 저하해 버리는 문제가 알려져 있다. 일반적인 반도체 장치는, 박막 저항체 상에 대면적의 금속 배선을 끊어진 곳 없이 배치하고, 이 수소 침입의 문제를 회피하고 있다.
단, 금속 배선을 이와 같이 배치하는 경우라도, 배선 상의 형편 상, 각 저항체의 전극부들을 전기적으로 접속하는 금속 배선, 즉 전극부를 덮는 금속 배선은, 전극부 이외의 고저항부를 덮는 대면적의 금속 배선으로부터 분리되어 있다. 그 때문에, 분리되어 있는 금속 배선간에는 간극이 존재하고 있고, 거기로부터의 전극부 주변에의 수소의 침입까지 회피하는 것은 어렵다. 전극부 주변에의 수소의 침입의 영향은, 복잡한 회로를 탑재하는 다층 배선 구조의 반도체 장치에 있어서 현저해진다.
한편, 상술한 바와 같이 대면적의 금속 배선을 배치한 경우에는, 브리더 저항 회로를 구성하는 저항체 유닛마다, 다른 비율로 저항값이 변조하는 문제도 발생한다. 이것은, 전원 전압(Vdd, Vss)에 의한 각 저항체 유닛의 전위가, 전원으로부터의 거리에 따라 다르고, 접지되어 있는 금속 배선과의 전위차가, 저항체 유닛마다 다른 것에 기인하고 있다. 예를 들면, 저전위측(Vss)에 있는 저항체 유닛은, 금속 배선과의 전위차가 작기 때문에, 저항값 변조가 작은데 반해, 고전위측(Vdd)에 있는 저항체 유닛은, 금속 배선과의 전위차가 크기 때문에, 저항값 변조가 크다. 저항체 유닛마다의 저항값 변조의 편차는, 전원 전압을 높게 한 경우에 현저해지고, 그 대책이 요구되고 있다.
저항값 변조의 편차의 대책 중 하나로서, 금속 배선을 각 저항체 유닛에 대응하도록 분할하고, 분할한 금속 배선의 각각을, 대응하는 저항체 유닛과 전기적으로 접속한 구성이, 특허 문헌 1에 개시되어 있다. 이 구성에 의하면, 저항체 유닛과 금속 배선 사이에서 전위차가 발생하지 않기 때문에, 저항값 변조의 편차의 문제를 회피할 수 있다.
단, 이 구성에서는, 분할된 금속 배선들 사이에 간극이 발생하게 되기 때문에, 간극을 통과한 수소가 브리더 저항 회로의 저항 분압비를 흐트러지게 할 가능성이 있고, 더 개선할 여지가 있다.
일본국 특허 제3526701호
본 발명은, 이러한 사정을 감안하여 이루어진 것이며, 전극부를 포함한 브리더 저항 회로 전체에의 수소의 침입을 막고, 또한 브리더 저항 회로를 구성하는 저항체 유닛마다의 저항값 변조의 편차를 억제하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 하고 있다.
상기 과제를 해결하기 위해, 본 발명은 이하의 수단을 채용하고 있다.
(1) 본 발명의 한 형태에 따른 반도체 장치는, 기판과, 상기 기판의 한쪽의 주면측에 형성되고, 복수의 다결정 실리콘 저항체 유닛으로 이루어지는 브리더 저항 회로 소자와, 상기 복수의 다결정 실리콘 저항체 유닛의 각각을, 개별적으로 덮도록 복수로 분할된 제1 금속막과, 상기 제1 금속막 상에, 상기 브리더 저항 회로 소자의 전체를 덮는 일체의 제2 금속막과, 상기 제2 금속막 상에 형성된 실리콘 질화막을 가지며, 복수의 상기 제1 금속막의 각각은, 상기 다결정 실리콘 저항체 유닛 중, 전극부를 덮는 부분과, 전극부 이외를 덮는 부분으로 구성되어 있고, 상기 전극부 이외를 덮는 상기 부분은, 각각 덮고 있는 상기 다결정 실리콘 저항체 유닛과, 전기적으로 접속되어 있다.
(2) 상기 (1)에 기재된 반도체 장치에 있어서, 상기 실리콘 질화막측으로부터 평면에서 볼 때, 상기 제2 금속막의 최외주가, 상기 브리더 저항 회로 소자의 최외주보다 외측에 있는 것이 바람직하다.
(3) 상기 (1) 또는 (2)에 기재된 반도체 장치에 있어서, 상기 브리더 저항 회로 소자의 주위에 세워 설치되고, 상기 제2 금속막에 접속된 측벽부를 더 갖는 것이 바람직하다.
(4) 상기 (1) 내지 (3) 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 기판과 상기 제1 금속막을 연결하는 제1 접속 구멍, 상기 제1 금속막과 상기 제2 금속막을 연결하는 제2 접속 구멍을 가지며, 상기 측벽부가, 상기 제1 접속 구멍에 매설된 금속막과, 상기 제2 접속 구멍에 매설된 금속막으로 구성되어 있는 것이 바람직하다.
(5) 상기 (3) 또는 (4)에 기재된 반도체 장치에 있어서, 평면에서 볼 때, 상기 브리더 저항 회로 소자가 형성되어 있는 영역과 상기 측벽부가 형성되어 있는 영역 사이의 영역에 다결정 실리콘 커버를 갖는 구성인 것이 바람직하다.
상술의 반도체 장치에서는, 복수의 다결정 실리콘 저항체 유닛의 각각에 대해, 개별적으로 접속된 복수의 제1 금속막을 가지며, 제1 금속막을 사이에 두고, 브리더 저항 회로 소자의 전체를 덮는 대면적의 제2 금속막을 더 갖고 있다. 제1 금속막을 갖고 있음으로써, 다결정 실리콘 저항체 유닛과 제1 금속막의 전위차가, 레이아웃에 관계없이 일정해지기 때문에, 다결정 실리콘 저항체 유닛마다 저항값 변조에 편차가 생기는 문제를 회피할 수 있다.
또, 제2 금속막을 갖고 있음으로써, 제조 과정에 있어서, 브리더 저항 회로 소자에 수소가 침입하는 문제를 회피할 수 있다. 따라서, 상술의 반도체 장치는, 브리더 저항 회로 소자에 함유되는 수소의 양이, 종래보다 현저하게 저감된 것이 된다.
제2 금속막은, 제1 금속막의 상층측에 설치되고, 제1 금속막과 같이, 대응하는 다결정 실리콘 저항체 유닛의 전극부, 고저항부마다 분할되어 있을 필요가 없고, 전극부 주변까지 포함한 브리더 저항 회로 전체를, 간극없이 덮는 형상으로 할 수 있다. 그 때문에, 상술의 반도체 장치에서는, 다결정 실리콘 저항체의 중앙부에의 수소 침입 경로뿐만 아니라, 전극부가 설치되는 다결정 실리콘 저항체의 단부에의 수소 침입 경로도 차폐할 수 있고, 브리더 저항 회로 소자의 저항 분압비의 흐트러짐에 따른 수율 저하를 막을 수 있다.
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 평면도이다.
도 2의 (a), (b)는 도 1의 반도체 장치의 단면도이다.
도 3은, 도 1, 2의 반도체 장치를 구성하는 브리더 저항 회로의 도면이다.
도 4는, 본 발명의 제2 실시 형태에 따른 반도체 장치의 평면도이다.
도 5는, 도 4의 반도체 장치의 단면도이다.
도 6은, 본 발명의 제3 실시 형태에 따른 반도체 장치의 평면도이다.
도 7의 (a), (b)는 도 6의 반도체 장치의 단면도이다.
이하, 본 발명에 대해서, 도면을 적절히 참조하면서 상세하게 설명한다. 이하의 설명에서 이용하는 도면은, 본 발명의 특징을 알기 쉽게 하기 위해, 편의상 특징이 되는 부분을 확대하여 나타내고 있는 경우가 있고, 각 구성요소의 치수 비율 등은 실제와는 다른 경우가 있다. 또, 이하의 설명에 있어서 예시되는 재료, 치수 등은 일례이며, 본 발명은 그것들로 한정되는 것이 아니라, 본 발명의 효과를 나타내는 범위에서 적절히 변경하여 행하는 것이 가능하다.
＜제1 실시 형태＞
［반도체 장치의 구성］
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 장치(100)의 평면도이다. 도 2의 (a), (b)는, 각각, 도 1에 있어서 반도체 장치(100)를 A-A＇선, B-B＇선에 따라 절단한 경우의 단면도이다.
반도체 장치(100)는, 주된 구성요소로서 기판(기재)(101)과, 기판의 한쪽의 주면측에 형성된 브리더 저항 회로 소자(102)와, 브리더 저항 회로 소자(102) 상에 형성된 2개의 금속막(제1 금속막(103), 제2 금속막(104))과, 제2 금속막(104) 상에 설치된 실리콘 질화막(105)을 갖고 있다.
기판(101)과 브리더 저항 회로 소자(102)의 사이, 브리더 저항 회로 소자(102)와 제1 금속막(103)의 사이, 제1 금속막(103)과 제2 금속막(104)의 사이에는, 각각 절연막(106, 107, 108)이 형성되어 있다. 제2 금속막(104)과 실리콘 질화막(105)의 사이에, 절연막(109)이 형성되어 있어도 된다. 또한, 도 1에서는, 주요 부분이 되는 브리더 저항 회로 소자(102)와, 그 주변의 구성을 명료화하기 위해, 기판, 절연막, 실리콘 질화막 등의 도시를 생략하고 있다.
도 2에 나타내는 반도체 장치(100)에서는, 한쪽의 주면측에 p형 웰(101A)이 설치된 n형 기판(101)이 이용되고, 2층 배선 구조를 갖고 있다. 브리더 저항 회로 소자(102)는, p형 웰(101A)의 표면에 형성된 절연막(필드 절연막)(106) 상에 설치되어 있다.
또한, 반도체 장치(100)의 구성은, 도 2에 나타내는 것에 한정되지 않고, 용도에 따라, 브리더 저항 회로 소자(102) 이외의 소자가 설치되어 있어도 되고, 2층 이상의 배선 구조를 갖고 있어도 된다. 또, 기판에 도핑하는 불순물의 도전형에 대해서도, 자유롭게 설정할 수 있다.
브리더 저항 회로 소자(102)는, 복수의 다결정 실리콘 저항체 유닛(10)으로 이루어진다. 다결정 실리콘 저항체 유닛(10)은, p형 또는 n형의 불순물이 도핑되고, 원하는 저항값을 나타내는 단체의 다결정 실리콘 저항체(11), 원하는 저항값을 나타내는 바와 같이 접속한 복수의 다결정 실리콘 저항체(11) 중, 한쪽 또는 양쪽으로 이루어진다.
즉, 브리더 저항 회로 소자(102)는, 단체의 다결정 실리콘 저항체(11)로 이루어지는 다결정 실리콘 저항체 유닛(10A)만으로 구성되어 있어도 되고, 복수의 다결정 실리콘 저항체(11)로 이루어지는 다결정 실리콘 저항체 유닛(10B)만으로 구성되어 있어도 되고, 다결정 실리콘 저항체 유닛(10A, 10B)의 양쪽을 조합하여 구성되어 있어도 된다. 도 1에서는, 다결정 실리콘 저항체 유닛(10A, 10B)의 양쪽을 조합하여 구성되는 경우에 대해서, 예시하고 있다.
제1 금속막(103)으로서는, 예를 들면, Al-Si-Cu막, Al-Cu막 등이 이용되고, 그 두께는, 대체로 3000Å 이상 5000Å 이하의 범위인 것이 바람직하다.
제1 금속막(103)은, 복수의 다결정 실리콘 저항체 유닛(10)의 각각을, 개별적으로 덮도록 복수로 분할되어 있다. 즉, 어느 다결정 실리콘 저항체 유닛(10) 상에도, 제1 금속막(103)이 적어도 한 장씩 설치되어 있다. 인접하는 다결정 실리콘 저항체 유닛(10) 상에 설치된 제1 금속막(103)들은, 서로 이격되어 있다.
복수의 제1 금속막(103)의 각각은, 다결정 실리콘 저항체 유닛(10) 중, 전극부(11A)를 덮는 부분(전극 인출층)(103A)과, 전극부(11A) 이외의 고저항부(11B)를 덮는 부분(커버층)(103B)으로, 더 분할되어 있다. 전극부(11A)는, 각 다결정 실리콘 저항체(11)의 단부에 위치하고, 불순물이, 고저항부(11B)보다 높은 농도로 도핑되어 있다.
도 3은, 반도체 장치(100)를 동작시키는 브리더 저항 회로(102A)와, 그 주변 회로의 도면이다. 브리더 저항 회로(102A)는, 복수의 다결정 실리콘 저항체 유닛(10)이, 직렬 접속되어 있고, 특정의 다결정 실리콘 저항체 유닛(10)에 대해, 퓨즈 회로 소자(12)가 병렬 접속되어 있다.
커버층(103B)은, 그 각각이 덮고 있는 다결정 실리콘 저항체 유닛(10)과, 금속 배선을 통해 접속되어 있다. 즉, 1개의 다결정 실리콘 저항체 유닛(10)에 대해서, 그것을 덮는 하나의 커버층(103B)이 전기적으로 접속되어 있다. 그 때문에, 복수의 다결정 실리콘 저항체 유닛(10)이 직렬 접속된 브리더 저항 회로(102A)의 일단측, 타단측에, 각각 다른 전원 전압(Vdd, Vss(Vdd＞Vss))을 인가하고, 양자에 전위차를 발생시킨 경우라도, 커버층(103B)과 다결정 실리콘 저항체 유닛(10)은 등전위가 된다.
다결정 실리콘 저항체 유닛(10)과 커버층(103B)을 접속하는, 금속 배선의 재료로서는, 제1 금속막(103)과 같은 것이어도 되고, 고융점 금속인 텅스텐 등이어도 된다.
제2 금속막(104)로서는, 예를 들면, Al-Si-Cu막, Al-Cu막 등이 이용되고, 그 두께는, 대체로 3000Å 이상 10000Å 이하의 범위인 것이 바람직하다.
제2 금속막(104)은, 제1 금속막(103)을 사이에 두고, 전극부(11A)를 포함하는 브리더 저항 회로 소자(102)의 전체를 끊어진 곳 없이 덮는 일체의 대면적막이다. 제2 금속막(104)의 전위는, Vss에 접지되어 있다.
본 실시 형태에 따른 반도체 장치(100)에서는, 복수의 다결정 실리콘 저항체 유닛(10)의 각각에 대해, 개별적으로 접속된 복수의 제1 금속막(103)을 가지며, 제1 금속막(103)을 사이에 두고, 브리더 저항 회로 소자(102)의 전체를 덮는 대면적의 제2 금속막(104)을 더 갖고 있다. 제1 금속막(103)을 갖고 있음으로써, 다결정 실리콘 저항체 유닛(10)과 제1 금속막(103)의 전위차가, 레이아웃에 관계없이 일정해지기 때문에, 다결정 실리콘 저항체 유닛(10)마다 저항값 변조에 편차가 생기는 문제를 회피할 수 있다.
또, 제2 금속막(104)을 갖고 있음으로써, 제조 과정에 있어서, 브리더 저항 회로 소자(102)에 수소가 침입하는 문제를 회피할 수 있다. 따라서, 본 실시 형태에 따른 반도체 장치(100)는, 브리더 저항 회로 소자(102)에 함유되는 수소의 양이, 종래보다 현저하게 저감된 것이 된다.
제2 금속막(104)은, 제1 금속막(103)의 상층측에 설치되고, 제1 금속막(103)과 같이, 대응하는 다결정 실리콘 저항체 유닛(10)의 전극부(11A), 고저항부(11B)마다 분할되어 있을 필요가 없고, 전극부(11A) 주변까지 포함한 브리더 저항 회로 소자(102A) 전체를, 간극없이 덮는 형상으로 할 수 있다. 그 때문에, 본 실시 형태에 따른 반도체 장치(100)에서는, 다결정 실리콘 저항체(11)의 고저항부(11B)에의 수소 침입 경로뿐만 아니라, 다결정 실리콘 저항체(11)의 전극부(11A)가 설치되는 단부에의 수소 침입 경로도 차폐할 수 있고, 브리더 저항 회로 소자(102)의 저항 분압비의 흐트러짐에 따른 수율 저하를 막을 수 있다.
실리콘 질화막(105)측으로부터 평면에서 볼 때, 제2 금속막(104)의 최외주는, 브리더 저항 회로 소자(102)의 최외주보다 외측에 있는 것이 바람직하다. 이 경우에는, 브리더 저항 회로 소자(102)에 대해서, 상층측으로부터 수직으로 침입하려고 하는 수소에 더하여 비스듬하게 침입하려고 하는 수소의 일부를, 제2 금속막(104)에 있어서 저지할 수 있고, 그만큼, 수소에 대한 브리더 저항 회로 소자(102)의 보호 기능을 높일 수 있다.
종래의 구조에서는, 고저항부를 제1 금속막으로 확실히 덮을 필요가 있었기 때문에, 제1 금속막은, 고저항부뿐만 아니라, 저저항부의 일부까지 덮도록, 크게 형성되어 있었다. 즉, 종래 구조에서는, 제1 금속막에는, 저저항부와의 오버랩 영역이 존재하고 있었다.
이에 대해, 본 실시 형태에 따른 반도체 장치(100)에서는, 고저항부를 덮는 역할을 제2 금속막(104)이 담당하기 때문에, 제1 금속막(103)을 크게 형성할 필요가 없고, 제1 금속막(103)과 저저항부의 오버랩 영역을 삭감할 수 있는 만큼, 반도체 장치 전체의 사이즈를 축소할 수 있다.
또, 종래 구조에 있어서는, 분할한 제1 금속막들의 간극에, 고저항부를 제1 금속막으로 확실히 덮기 위해, 더미의 저항체가 배치되어 있었지만, 본 실시 형태에서는 그 필요가 없는 만큼, 반도체 장치 전체의 사이즈를 더 축소할 수 있다.
［반도체 장치의 제조 방법］
반도체 장치(100)의 제조 방법에 대해서, 브리더 저항 회로 소자(102)와 그 주변 부분을 형성하는 공정을 중심으로 설명한다.
우선, n형 기판의 한쪽의 주면측에, p형 불순물을 도핑하여 p형 웰을 형성한다. 계속해서, LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법에 의해, 필드 절연막을 형성한다. 계속해서, p형 웰 내의 소정의 위치에, 상대적으로 p형 불순물 농도가 높은 영역(p＋ 확산층)을 형성한다.
다음에, 필드 절연막 상에, CVD(Chemical Vapor Deposition)법 등의 공지의 방법에 의해, 브리더 저항 회로를 구성하는 다결정 실리콘(폴리 실리콘)의 막 형성을 행하고, 또한, 원하는 형상, 배치가 되도록 패터닝을 행하여, 복수의 다결정 실리콘 저항체를 형성한다. 형성하는 저항체의 두께는, 대체로 500Å 이상 5000Å 이하로 하는 것이 바람직하다.
다음에, 다결정 실리콘 저항체 상에, CVD법 등의 공지의 방법에 의해, 층간 절연막을 형성한다. 계속해서, 단수 또는 복수의 다결정 실리콘 저항체로 구성되는, 다결정 실리콘 저항체 유닛의 적어도 일부와 겹치는 위치에 있어서, 층간 절연막 내에 컨택트홀을 형성한다. 계속해서, 컨택트홀 내에 금속막을 매설한다. 매설하는 금속막의 재료로서는, 제1 금속막의 재료와 같은 것이어도 되고, 고융점 금속인 텅스텐이어도 된다.
다음에, 컨택트홀이 형성된 층간 절연막 상에, 스퍼터링법 등의 공지의 방법에 의해 제1 금속막을 형성한다. 그리고, 형성한 제1 금속막을, 다결정 실리콘 저항체 유닛마다 1대 1로 대응하도록, 패터닝을 행하여 분할한다. 이 분할에 의해, 다결정 실리콘 저항체 유닛마다, 대응하는 제1 금속막의 커버층이 형성된다. 즉, 하나의 다결정 실리콘 저항체 유닛을, 하나의 제1 금속막이 커버한 상태가 된다.
제1 금속막으로서는, 예를 들면, Al-Si-Cu막, Al-Cu막을 이용할 수 있다. 제1 금속막의 두께는, 대체로 3000Å 이상 5000Å 이하의 범위로 설정하는 것이 바람직하다.
다음에, 제1 금속막 상에, CVD법 등의 공지의 방법에 의해 층간 절연막을 형성하고, 이 층간 절연막 상에, 스퍼터링법 등의 공지의 방법에 의해 제2 금속막을 형성한다. 이때, 적어도 브리더 저항 회로 소자의 전체를 덮는, 일체의 대면적을 갖는 막이 되도록 한다.
제2 금속막으로서는, 예를 들면, Al-Si-Cu막, Al-Cu막을 이용할 수 있다. 제2 금속막의 두께는, 대체로 3000Å 이상 10000Å 이하의 범위로 설정하는 것이 바람직하다.
마지막으로, 제2 금속막 상에, 플라즈마 CVD법에 의해, 직접 또는 산화막을 개재하여, 실리콘 질화막을 형성함으로써, 본 실시 형태에 따른 반도체 장치(100)를 얻을 수 있다.
＜제2 실시 형태＞
［반도체 장치의 구성］
도 4는, 본 발명의 제2 실시 형태에 따른 반도체 장치(200)의 평면도이다. 도 5는, 도 4에 있어서 반도체 장치(200)를 C-C＇선을 따라 절단한 경우의 단면도이다. 또한, 도 4에서는, 주요 부분이 되는 브리더 저항 회로 소자와, 그 주변의 구성을 명료화하기 위해, 기판, 절연막, 실리콘 질화막 등의 도시를 생략하고 있다.
반도체 장치(200)는, 브리더 저항 회로 소자(202)의 주위(최외주)에 세워 설치되고, 정상부가 제2 금속막(204)에 접속되고, 저부가 기판(201)에 접속된 측벽부(211)을 갖고 있다. 기판(201)의 표면 중 측벽부(211)가 접속되는 부분에, p형 고농도 확산층(p+ 확산층)(210)이 설치되어 있다. 반도체 장치(200)의 측벽부(211) 이외의 구성에 대해서는, 제1 실시 형태에 따른 반도체 장치(100)의 구성과 같고, 반도체 장치(100)와 동등한 효과를 얻을 수 있다.
측벽부(211)는, 제1 금속막(203C)과, 그 하층측 및 상층측의 절연막(207, 208)에 설치된 컨택트홀(제1 접속 구멍(207A), 제2 접속 구멍(208A))에 각각 매설된 금속막(207B, 208B), 제1 접속 구멍(207A) 아래의 p형 웰(201A) 내에 설치된 p형 고농도 확산층(p+ 확산층)(210)과, 스택 형상으로 구성되어 있다. 제1 접속 구멍(207A)은 기판(201)과 제1 금속막(203C)을 연결하고, 제2 접속 구멍(208A)은 제1 금속막(203C)과 제2 금속막(204)을 연결하고 있다. p형 고농도 확산층(210)은, 반도체 장치(200)의 최표면측으로부터 평면에서 볼 때, 브리더 저항 회로 소자(202)의 주위를 둘러싸고 있다.
실리콘 질화막(205)측으로부터 평면에서 볼 때, 측벽부(211)는, 짧은 간격으로 늘어서 있는 것이 바람직하고, 브리더 저항 회로 소자(202)를 끊어진 곳 없이 둘러싸고 있으면, 보다 바람직하다.
반도체 장치(200)는, 측벽부(211)가 있음으로써, 브리더 저항 회로 소자(202)에 상방으로부터 직선적으로 침입하는 수소뿐만 아니라, 측방으로부터 돌아 들어가 침입하는 수소도 저지할 수 있고, 브리더 저항 회로 소자(202)를 보다 강력하게 보호할 수 있다.
또, 측벽부(211)가 측방으로부터의 수소 침입을 차폐하기 때문에, 제2 금속막(204)은, 상방으로부터 직선적으로 브리더 저항 회로 소자(202)에 침입하는 수소만을 차폐하면 된다. 따라서, 제2 금속막(204)의 면적은, 브리더 저항 회로 소자(202)와 동일한 정도의 면적으로 할 수 있고, 측벽부(211)가 없는 경우에 비해, 반도체 장치 전체의 사이즈를 축소할 수 있다.
＜제3 실시 형태＞
［반도체 장치의 구성］
도 6은, 본 발명의 제3 실시 형태에 따른 반도체 장치(300)의 평면도이다. 도 7의 (a), (b)는, 각각, 도 6에 있어서 반도체 장치(300)를 D-D＇선, E-E＇선을 따라 절단한 경우의 단면도이다. 또한, 도 6에서는, 주요 부분이 되는 브리더 저항 회로 소자와, 그 주변의 구성을 명료화하기 위해, 기판, 절연막, 실리콘 질화막 등의 도시를 생략하고 있다.
반도체 장치(300)는, 제2 실시 형태와 같이, 브리더 저항 회로 소자(302)의 주위(최외주)에 세워 설치되고, 정상부가 제2 금속막(304)에 접속되고, 저부가 기판(301)에 접속된 측벽부(311)를 갖고 있다. 또, 반도체 장치(300)의 측벽부(311)가 형성되어 있는 영역의 내측의 브리더 저항 회로 소자(302)의 구성에 대해서는, 제1 실시 형태에 따른 반도체 장치(100)의 구성과 같다.
도 7의 (a)에 나타내는 바와 같이, 측벽부(311)는, 제1 금속막(303C)과, 그 하층측 및 상층측의 절연막(307, 308)에 설치된 컨택트홀(제1 접속 구멍(307A), 제2 접속 구멍(308A))에 각각 매설된 금속막(307B, 308B), 제1 접속 구멍(307A) 아래의 p형 웰(301A) 내에 설치된 p형 고농도 확산층(p+ 확산층)(310)과, 스택 형상으로 구성되어 있는 것도 제2 실시 형태와 같다. 그리고, 제1 접속 구멍(307A)은, 기판(301)과 제1 금속막(303C)을 연결하고, 제2 접속 구멍(308A)은, 제1 금속막(303C)과 제2 금속막(304)을 연결하고 있다. p형 고농도 확산층(310)은, 반도체 장치(300)의 최표면측으로부터 평면에서 볼 때, 브리더 저항 회로 소자(302)의 주위를 둘러싸고 있다. 즉, 이들 구성에 의해 제1 실시 형태와 제2 실시 형태와 동등한 효과를 얻을 수 있다.
도 6의 E-E＇선의 근방에 있어서는, 전극부(31A)에 접속되는 전극 인출층(303A)을 도시하지 않는 다른 회로 소자 부분과 접속시키기 위해, 전극 인출층(303A)이 브리더 저항 회로 소자(302)의 외측을 향해 연장 설치되는 부분에 있어서, 측벽부(311)는 끊어진 곳을 갖고 있다.
그래서, 제3 실시 형태에 있어서는 또한, 반도체 장치(300)는, 브리더 저항 회로 소자(302)가 형성되어 있는 영역과, 측벽부(311)가 형성되어 있는 영역 사이의 영역에, 다결정 실리콘 커버(32)를 갖고 있다. 다결정 실리콘 커버(32)는, 측벽부(311)에 끊어진 곳이 존재하는 부분에, 평면에서 볼 때 그 측벽부(311)의 끊어진 곳을 보충하도록 브리더 저항 회로 소자(302)의 외측의 영역에 배치된다. 도 6에 있어서는, 다결정 실리콘 커버(32)가 브리더 저항 회로 소자(302)의 외측의 영역에 있어서 전극부(31A)가 배치되어 있는 우측과 좌측의 변에 대해 평행하게, 또한 직선적으로 설치되어 있다.
도 7의 (b)의 단면도에 나타내는 바와 같이, 다결정 실리콘 커버(32)는, 다결정 실리콘 저항체(31)의 양측의 필드 절연막(306) 상에, 다결정 실리콘 저항체(31)와 동일한 다결정 실리콘층에서 형성되어 있다. 다결정 실리콘 커버(32) 상에는, 전극 인출층(303)이, 제2 금속막(304)이 형성되어 있는 영역보다 더 외측으로 연장 설치되어 있고, 여기에 측벽부(311)를 형성할 수 없다. 그 때문에, 이 측벽부(311)의 끊어진 곳을 통해 다결정 실리콘 저항체(31)에 수소가 침입할 가능성이 있다. 다결정 실리콘 커버(32)는, 측벽부(311)의 끊어진 곳을 통해 다결정 실리콘 저항체(31)를 향해 침입해 오는 수소를 흡수하고, 다결정 실리콘 저항체(31)에 도달하는 수소를 저감시킬 수 있다.
일반적으로 다결정 실리콘은, 단결정 실리콘과 달리, 실리콘 원자가 규칙적으로 결합한 결정성이 높은 그레인 부분과, 그 경계 부분이며 실리콘 원자의 나열이 불규칙하고 결정성이 낮은 그레인 경계 부분으로 구성된다. 그레인 경계 부분에는 다수의 미결합수(手)를 갖는 원자가 존재한다. 원자의 미결합수에는 수소가 결합하기 쉽기 때문에, 그 결합 편차에 의해 다결정 실리콘 저항체의 저항값에 편차가 발생한다. 도 6에 있어서의 다결정 실리콘 커버(32)는, 이 성질을 이용하여, 브리더 저항 회로 소자(302)의 외측의 영역에 배치함으로써, 다결정 실리콘 커버(32)의 외측으로부터 침입하는 수소를 흡수하고, 다결정 실리콘 커버(32)가 형성되는 영역보다 내측의 영역에의 수소의 침입을 억제한다.
반도체 장치(300)는, 제2 금속막(304)과 측벽부(311)에 더하여, 측벽부(311)의 끊어진 곳 근방에 다결정 실리콘 커버(32)를 구비함으로써, 외부로부터의 수소의 침입을 억제하고, 브리더 저항 회로 소자(302)를 제2 실시 형태보다 강력하게 보호할 수 있다.
도 6에 있어서, 다결정 실리콘 커버(32)는, 브리더 저항 회로 소자(302)의 외측의 영역에 있어서, 전극부(31A)가 배치되어 있는 우측과 좌측의 모든 변에 대해 평행하게, 또한 직선적으로 설치되어 있지만, 이 구성으로 한정되는 것은 아니다. 즉, 다결정 실리콘 커버(32)는 측벽부(311)의 끊어진 곳의 근방에 부분적으로 배치되어 있어도 된다. 또, 평면에서 볼 때, 브리더 저항 회로 소자(302)의 외측의 영역의 전극부(31A)가 배치되어 있지 않은 상측과 하측의 변을 따른 부분에 측벽부(311)의 끊어진 곳이 있으면 그 부분에 다결정 실리콘 커버(32)를 배치한다. 한편, 다결정 실리콘 커버(32)를, 브리더 저항 회로 소자(302)의 주위 전체를 둘러싸도록 끊어진 곳 없이 배치해도 상관없다. 그렇게 함으로써 모든 방향으로부터의 의도하지 않은 수소의 침입을 억제하고, 다결정 실리콘 저항체(31)의 저항값 편차를 억제할 수 있다.
또, 다결정 실리콘 커버(32)는, 다결정 실리콘 저항체(31)보다 두께가 두꺼운 쪽이, 수소 침입 방향을 줄일 수 있으므로 수소의 차폐 효과가 높다. 도 7의 (a), (b)에 있어서는, 다결정 실리콘 저항체(31)와 다결정 실리콘 커버(32)를 동일한 다결정 실리콘층에서 형성하고 있다. 그 때문에, 양자의 두께를 다르게 할 수 없지만, 다결정 실리콘 커버(32)를 다결정 실리콘 저항체(31)와는 다른 다결정 실리콘층에서 형성함으로써 두께의 차이를 실현할 수 있다. 다결정 실리콘 커버(32)가 다결정 실리콘 저항체(31)와 다른 다결정 실리콘층이며, 두께가 다결정 실리콘 저항체(31)보다 두꺼운 것이면, 예를 들면, 전계 효과형 트랜지스터의 게이트 전극에 사용되는 다결정 실리콘층이나, 저항값을 조정하는 퓨즈에 사용되는 다결정 실리콘층을 이용해도 된다(도시 생략).
100, 200, 300: 반도체 장치 101, 201, 301: 기판(n형 기판)
101A, 201A, 301A: p형 웰
102, 202, 302: 브리더 저항 회로 소자
103, 203, 203C, 303, 303C: 제1 금속막
103A, 203A, 303A: 전극 인출층 103B, 203B, 303B: 커버층
104, 204, 304: 제2 금속막 105, 205, 305: 실리콘 질화막
106, 206, 306: 절연막(필드 절연막) 107, 207, 307: 절연막
108, 208, 308: 절연막 109, 209, 309: 절연막
210, 310: p형 고농도 확산층 211, 311: 측벽부
10, 10A, 10B: 다결정 실리콘 저항체 유닛
11, 21, 31: 다결정 실리콘 저항체 11A, 21A, 31A: 전극부
11B, 21B, 31B: 고저항부 32: 다결정 실리콘 커버
207A, 307A: 제1 접속 구멍 207B, 307B: 금속막
208A, 308A: 제2 접속 구멍 208B, 308B: 금속막

Claims (5)

  1. 기판과,
    상기 기판의 한쪽의 주면측에 형성되고, 복수의 다결정 실리콘 저항체 유닛으로 이루어지는 브리더 저항 회로 소자와,
    상기 복수의 다결정 실리콘 저항체 유닛의 각각을, 개별적으로 덮도록 복수로 분할된 제1 금속막과,
    상기 제1 금속막 상에, 상기 브리더 저항 회로 소자의 전체를 덮는 일체의 제2 금속막과,
    상기 제2 금속막 상에 형성된 실리콘 질화막을 가지며,
    복수의 상기 제1 금속막의 각각은, 상기 다결정 실리콘 저항체 유닛 중, 전극부를 덮는 부분과, 전극부 이외를 덮는 부분으로 구성되어 있고,
    상기 전극부 이외를 덮는 상기 부분은, 각각 덮고 있는 상기 다결정 실리콘 저항체 유닛과, 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 실리콘 질화막측으로부터 평면에서 볼 때, 상기 제2 금속막의 최외주가, 상기 브리더 저항 회로 소자의 최외주보다 외측에 있는 것을 특징으로 하는 반도체 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 브리더 저항 회로 소자의 주위에 세워 설치되고, 상기 제2 금속막에 접속된 측벽부를 더 갖는 것을 특징으로 하는 반도체 장치.
  4. 청구항 3에 있어서,
    상기 기판과 상기 제1 금속막을 연결하는 제1 접속 구멍, 상기 제1 금속막과 상기 제2 금속막을 연결하는 제2 접속 구멍을 가지며,
    상기 측벽부가, 상기 제1 접속 구멍에 매설된 금속막과, 상기 제2 접속 구멍에 매설된 금속막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 청구항 3 또는 청구항 4에 있어서,
    평면에서 볼 때, 상기 브리더 저항 회로 소자가 형성되어 있는 영역과 상기 측벽부가 형성되어 있는 영역 사이의 영역에 다결정 실리콘 커버를 갖는 것을 특징으로 하는 반도체 장치.
KR1020180028674A 2017-03-14 2018-03-12 반도체 장치 KR20180105080A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2017048801 2017-03-14
JPJP-P-2017-048801 2017-03-14
JP2017215445A JP7010668B2 (ja) 2017-03-14 2017-11-08 半導体装置
JPJP-P-2017-215445 2017-11-08

Publications (1)

Publication Number Publication Date
KR20180105080A true KR20180105080A (ko) 2018-09-27

Family

ID=63680515

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180028674A KR20180105080A (ko) 2017-03-14 2018-03-12 반도체 장치

Country Status (3)

Country Link
JP (1) JP7010668B2 (ko)
KR (1) KR20180105080A (ko)
TW (1) TWI782959B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7115951B2 (ja) * 2018-09-28 2022-08-09 エイブリック株式会社 半導体装置及びその製造方法
WO2023112551A1 (ja) * 2021-12-17 2023-06-22 ローム株式会社 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3195828B2 (ja) * 1992-08-31 2001-08-06 三菱電機株式会社 半導体装置
US5530418A (en) * 1995-07-26 1996-06-25 Taiwan Semiconductor Manufacturing Company Method for shielding polysilicon resistors from hydrogen intrusion
JP3526701B2 (ja) * 1995-08-24 2004-05-17 セイコーインスツルメンツ株式会社 半導体装置
US6232194B1 (en) * 1999-11-05 2001-05-15 Taiwan Semiconductor Manufacturing Company Silicon nitride capped poly resistor with SAC process
JP4162515B2 (ja) * 2002-03-25 2008-10-08 セイコーインスツル株式会社 半導体装置およびその製造方法
JP2004281966A (ja) * 2003-03-19 2004-10-07 Ricoh Co Ltd 半導体装置及び半導体装置の製造方法
JP4141407B2 (ja) * 2003-06-11 2008-08-27 株式会社リコー 半導体装置の製造方法
JP2006032585A (ja) * 2004-07-15 2006-02-02 Seiko Instruments Inc 半導体集積回路装置
KR100817958B1 (ko) * 2004-09-30 2008-03-31 가부시키가이샤 리코 반도체장치 및 그 제조방법
JP2006332428A (ja) * 2005-05-27 2006-12-07 Seiko Instruments Inc 半導体集積回路装置
JP2010016059A (ja) * 2008-07-01 2010-01-21 Seiko Instruments Inc 半導体装置の製造方法
CN105070715B (zh) * 2009-10-21 2018-10-19 株式会社半导体能源研究所 半导体装置

Also Published As

Publication number Publication date
TWI782959B (zh) 2022-11-11
TW201834200A (zh) 2018-09-16
JP2018152545A (ja) 2018-09-27
JP7010668B2 (ja) 2022-01-26

Similar Documents

Publication Publication Date Title
US11107912B2 (en) Trench gate semiconductor device with dummy gate electrode and manufacturing method of the same
US7999333B2 (en) Semiconductor device
TWI540725B (zh) 半導體裝置及半導體裝置之製造方法
US9349844B2 (en) Semiconductor device manufacturing method
KR102156820B1 (ko) 반도체 장치
KR101862900B1 (ko) 반도체 장치
US5455439A (en) Semiconductor device which moderates electric field concentration caused by a conductive film formed on a surface thereof
US20120139060A1 (en) Semiconductor device having guard ring
KR20140104263A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20060060596A (ko) 반도체 기억 장치
US20180269270A1 (en) Semiconductor device
KR20180105080A (ko) 반도체 장치
US11289363B2 (en) Semiconductor device and method of manufacturing the same
JP2008218818A (ja) 半導体装置
US20230016552A1 (en) Semiconductor device
US5814887A (en) Semiconductor device and production method thereof
JPH0286160A (ja) 半導体装置
US20220310773A1 (en) Display device with dual-layer voltage transmitting lines
JP2021125614A (ja) 半導体装置およびその製造方法
JPH07122629A (ja) 半導体装置
US8890253B2 (en) Semiconductor device
JP2006186342A (ja) 半導体記憶装置
JP2002203960A (ja) 保護機構付き半導体装置
KR20180025231A (ko) 반도체 장치 및 그 제조 방법
JP2001007284A (ja) 半導体装置