JPH06236963A - 容量素子の製造方法 - Google Patents
容量素子の製造方法Info
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- JPH06236963A JPH06236963A JP5044338A JP4433893A JPH06236963A JP H06236963 A JPH06236963 A JP H06236963A JP 5044338 A JP5044338 A JP 5044338A JP 4433893 A JP4433893 A JP 4433893A JP H06236963 A JPH06236963 A JP H06236963A
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- Japan
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- insulating film
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- film
- electrode
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Abstract
(57)【要約】
【目的】 多層配線工程において、電極配線上にバイア
スＥＣＲプラズマＣＶＤ法により良質の薄い絶縁膜を形
成して、プロセス及び回路設計に負担をかけることなく
容易に容量素子を形成する。 【構成】 第１の電極配線層２を形成した後に層間絶縁
膜３を形成し、この電極配線層２上の所望位置に容量素
子を形成するために層間絶縁膜３を除去する工程におい
てその層間絶縁膜３をテーパ加工によりエッチングして
テーパ状の開口部６を形成する。次いで、その上に容量
素子用の絶縁膜５をバイアスＥＣＲプラズマＣＶＤ法に
より形成し、さらに層間接続用のスルーホール９を開口
後、第２の電極配線層７を形成することにより、その第
２の電極配線層の一部７ａを一方の電極として容量素子
８を形成する。
スＥＣＲプラズマＣＶＤ法により良質の薄い絶縁膜を形
成して、プロセス及び回路設計に負担をかけることなく
容易に容量素子を形成する。 【構成】 第１の電極配線層２を形成した後に層間絶縁
膜３を形成し、この電極配線層２上の所望位置に容量素
子を形成するために層間絶縁膜３を除去する工程におい
てその層間絶縁膜３をテーパ加工によりエッチングして
テーパ状の開口部６を形成する。次いで、その上に容量
素子用の絶縁膜５をバイアスＥＣＲプラズマＣＶＤ法に
より形成し、さらに層間接続用のスルーホール９を開口
後、第２の電極配線層７を形成することにより、その第
２の電極配線層の一部７ａを一方の電極として容量素子
８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は集積回路などの半導体装
置に用いられる容量素子を製造する方法に関し、特に多
層配線工程においてプロセスの負担をかけることなく容
易に形成可能な容量素子の製造方法に関するものであ
る。
置に用いられる容量素子を製造する方法に関し、特に多
層配線工程においてプロセスの負担をかけることなく容
易に形成可能な容量素子の製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路を作製する場合、抵抗素
子や容量素子を容易に作製できることが望まれている。
特に、アナログ回路においては、容量素子は必須であ
る。従来、容量素子は、ポリシリコン電極上に絶縁膜を
形成し、その上に電極配線を形成して容量を作製してい
た。この場合、ポリシリコン上に作製する理由として、
ポリシリコン上であれば、高温の熱ＣＶＤ法により絶縁
膜が形成できるためであった。
子や容量素子を容易に作製できることが望まれている。
特に、アナログ回路においては、容量素子は必須であ
る。従来、容量素子は、ポリシリコン電極上に絶縁膜を
形成し、その上に電極配線を形成して容量を作製してい
た。この場合、ポリシリコン上に作製する理由として、
ポリシリコン上であれば、高温の熱ＣＶＤ法により絶縁
膜が形成できるためであった。
【０００３】しかし、近年、半導体集積回路の製造法に
おいて、高集積化が進み、プロセスにおいても多層配線
工程が必須の時代となっている。従って、多層配線工程
で容易に形成できれば、プロセス及び回路設計上もメリ
ットが多いことは言うまでもない。しかしながら、電極
配線、特にアルミ系配線上に低温で良質の絶縁膜を形成
することは不可能であり、仮に堆積したとしても、厚い
膜を形成することにより、膜質の悪さをカバーしている
のが実状である。この場合、言うまでもなく、所望の容
量値を得るために容量面積が大きくなることは必須であ
り、高集積化の障害になっていることは明らかである。
おいて、高集積化が進み、プロセスにおいても多層配線
工程が必須の時代となっている。従って、多層配線工程
で容易に形成できれば、プロセス及び回路設計上もメリ
ットが多いことは言うまでもない。しかしながら、電極
配線、特にアルミ系配線上に低温で良質の絶縁膜を形成
することは不可能であり、仮に堆積したとしても、厚い
膜を形成することにより、膜質の悪さをカバーしている
のが実状である。この場合、言うまでもなく、所望の容
量値を得るために容量面積が大きくなることは必須であ
り、高集積化の障害になっていることは明らかである。
【０００４】ここで、配線工程に用いられている絶縁膜
の電流−電圧特性を図５に示す。この図５は、絶縁膜の
形成法として、ＣＶＤ法，オゾンＴＥＯＳ（テトラエト
キシシラン）法，プラズマＴＥＯＳＣＶＤで５００Å形
成した時の特性１２〜１４をそれぞれ示す。いずれも基
板加熱温度は４００℃であり、アルミ系の多層配線工程
では限界の温度である。この電流−電圧特性は、シリコ
ン基板上に種々の絶縁膜を形成し、その上に金属電極を
設けたＭＩＳ構造において、逆方向の電圧を印加した時
の電流特性を調べたものであり、電流値が大きいこと
は、その絶縁膜の絶縁特性が悪いことを意味する。図５
より、３メガボルトの電界強度で数μＡ／ｃｍ2 のオー
ダであり、絶縁膜としては、さらに、大きい電界強度で
小さい電流値が望まれる。また、この電流−電圧特性は
シリコン基板上であり、金属上であれば、表面の荒れ等
を考慮すると、さらに、劣化することは明らかである。
の電流−電圧特性を図５に示す。この図５は、絶縁膜の
形成法として、ＣＶＤ法，オゾンＴＥＯＳ（テトラエト
キシシラン）法，プラズマＴＥＯＳＣＶＤで５００Å形
成した時の特性１２〜１４をそれぞれ示す。いずれも基
板加熱温度は４００℃であり、アルミ系の多層配線工程
では限界の温度である。この電流−電圧特性は、シリコ
ン基板上に種々の絶縁膜を形成し、その上に金属電極を
設けたＭＩＳ構造において、逆方向の電圧を印加した時
の電流特性を調べたものであり、電流値が大きいこと
は、その絶縁膜の絶縁特性が悪いことを意味する。図５
より、３メガボルトの電界強度で数μＡ／ｃｍ2 のオー
ダであり、絶縁膜としては、さらに、大きい電界強度で
小さい電流値が望まれる。また、この電流−電圧特性は
シリコン基板上であり、金属上であれば、表面の荒れ等
を考慮すると、さらに、劣化することは明らかである。
【０００５】
【発明が解決しようとする課題】すなわち、現状の配線
工程において用いられる絶縁膜では、金属上に薄く絶縁
膜を形成し、これをもとに、容量素子を作製することは
不可能である。
工程において用いられる絶縁膜では、金属上に薄く絶縁
膜を形成し、これをもとに、容量素子を作製することは
不可能である。
【０００６】本発明はこのような事情に鑑みてなされた
ものであり、その目的は、多層配線工程において、電極
配線上にバイアスＥＣＲプラズマＣＶＤ法により良質の
薄い絶縁膜を形成することにより、プロセス及び回路設
計に負担をかけることなく容易に容量素子を形成する方
法を提供することにある。
ものであり、その目的は、多層配線工程において、電極
配線上にバイアスＥＣＲプラズマＣＶＤ法により良質の
薄い絶縁膜を形成することにより、プロセス及び回路設
計に負担をかけることなく容易に容量素子を形成する方
法を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め本発明は、第１の電極配線層を形成した後に層間絶縁
膜を形成し、この第１の電極配線層上の所望位置に容量
素子を形成するために前記層間絶縁膜を除去する工程に
おいてその層間絶縁膜をテーパ加工によりエッチングし
てテーパ状の開口部を形成する。次いで、その上に容量
素子用の絶縁膜をバイアスＥＣＲプラズマＣＶＤ法によ
り形成し、さらに層間接続用のスルーホール開口後、第
２の電極配線層を形成することにより、その第２の電極
配線層の一部を電気的に分離してそれを一方の電極とし
て用いて容量素子を形成することを特徴としている。
め本発明は、第１の電極配線層を形成した後に層間絶縁
膜を形成し、この第１の電極配線層上の所望位置に容量
素子を形成するために前記層間絶縁膜を除去する工程に
おいてその層間絶縁膜をテーパ加工によりエッチングし
てテーパ状の開口部を形成する。次いで、その上に容量
素子用の絶縁膜をバイアスＥＣＲプラズマＣＶＤ法によ
り形成し、さらに層間接続用のスルーホール開口後、第
２の電極配線層を形成することにより、その第２の電極
配線層の一部を電気的に分離してそれを一方の電極とし
て用いて容量素子を形成することを特徴としている。
【０００８】
【作用】本発明によれば、多層配線工程において通常の
層間絶縁膜を形成した後に容量素子部の開口と絶縁膜形
成工程が増えるだけで容易に容量素子を形成できる。し
かも、容量素子のための開口部にテーパ加工を施すこと
によりその段差部での絶縁膜の劣化が無くなり、この絶
縁膜の膜厚は２０００Å以下と薄く形成できるためプロ
セス上の問題は極めて少なく、所望の容量素子を実現で
きる。
層間絶縁膜を形成した後に容量素子部の開口と絶縁膜形
成工程が増えるだけで容易に容量素子を形成できる。し
かも、容量素子のための開口部にテーパ加工を施すこと
によりその段差部での絶縁膜の劣化が無くなり、この絶
縁膜の膜厚は２０００Å以下と薄く形成できるためプロ
セス上の問題は極めて少なく、所望の容量素子を実現で
きる。
【０００９】
【実施例】図１は本発明の一実施例を説明する主要工程
の断面図である。図１(a) において、１及び３は各々の
層間絶縁膜、２は電極配線層であり、下層の層間絶縁膜
１上に選択的に第１の電極配線層２を形成した後、その
上に層間絶縁膜３を積層形成する。本実施例では、層間
絶縁膜１，３としてＣＶＤ法により５０００Åの膜厚で
形成した。電極配線層２としてはＡｌ（Ｓｉ）をスパッ
タ法で５０００Å堆積し加工した。
の断面図である。図１(a) において、１及び３は各々の
層間絶縁膜、２は電極配線層であり、下層の層間絶縁膜
１上に選択的に第１の電極配線層２を形成した後、その
上に層間絶縁膜３を積層形成する。本実施例では、層間
絶縁膜１，３としてＣＶＤ法により５０００Åの膜厚で
形成した。電極配線層２としてはＡｌ（Ｓｉ）をスパッ
タ法で５０００Å堆積し加工した。
【００１０】次に図１(b)において、同図(a)の工程後に
第１の電極配線層２上の所望位置に容量素子を形成する
ために層間絶縁膜３をテーパ加工によりエッチングして
容量素子の領域４を形成し、次いでその上に容量素子用
の絶縁膜５を被着形成する。すなわち、容量素子部４を
パターニングしドライエッチングで層間絶縁膜３を電極
配線層２としてのＡｌ（Ｓｉ）の表面が露出するまでエ
ッチングする。このエッチング工程ではテーパエッチン
グを行い、テーパ状の開口部６を形成する。次に、この
開口部６を含む層間絶縁膜３上にバイアスＥＣＲプラズ
マＣＶＤ法により容量素子用の絶縁膜５としてＳｉＯ2
膜を形成する。本実施例では、このＳｉＯ2 膜５を２０
００Å以下の膜厚で形成した。
第１の電極配線層２上の所望位置に容量素子を形成する
ために層間絶縁膜３をテーパ加工によりエッチングして
容量素子の領域４を形成し、次いでその上に容量素子用
の絶縁膜５を被着形成する。すなわち、容量素子部４を
パターニングしドライエッチングで層間絶縁膜３を電極
配線層２としてのＡｌ（Ｓｉ）の表面が露出するまでエ
ッチングする。このエッチング工程ではテーパエッチン
グを行い、テーパ状の開口部６を形成する。次に、この
開口部６を含む層間絶縁膜３上にバイアスＥＣＲプラズ
マＣＶＤ法により容量素子用の絶縁膜５としてＳｉＯ2
膜を形成する。本実施例では、このＳｉＯ2 膜５を２０
００Å以下の膜厚で形成した。
【００１１】但し、容量素子用ＳｉＯ2 膜５の膜厚の決
定は、配線プロセスや信頼性と歩留の観点から可能な膜
厚であれば、いずれの膜厚でもよいことは言うまでもな
い。一般に、薄い方が、同じ容量面積において大きい容
量が得られる。しかし、薄い膜厚では、歩留や信頼性の
問題を生じかねない。一方、厚い膜では、次のスルーホ
ールの加工等に支障をきたす可能性がある。本実施例で
は、最大膜厚として２０００Åを設定した。
定は、配線プロセスや信頼性と歩留の観点から可能な膜
厚であれば、いずれの膜厚でもよいことは言うまでもな
い。一般に、薄い方が、同じ容量面積において大きい容
量が得られる。しかし、薄い膜厚では、歩留や信頼性の
問題を生じかねない。一方、厚い膜では、次のスルーホ
ールの加工等に支障をきたす可能性がある。本実施例で
は、最大膜厚として２０００Åを設定した。
【００１２】さて、ここで、バイアスＥＣＲプラズマＣ
ＶＤ法についてその特徴を述べる。この方法は、電子サ
イクロトロン共鳴法を用いてプラズマを生成し、薄膜を
形成するとともに基板ホルダーにｒｆバイアスを印加し
スパッタエッチングにより平坦化及び膜質改善を行う方
法であり、ガス圧１０-5〜１０-3Torrの低圧で２００℃
以下の低温で良質の薄膜を形成することが可能である。
ＶＤ法についてその特徴を述べる。この方法は、電子サ
イクロトロン共鳴法を用いてプラズマを生成し、薄膜を
形成するとともに基板ホルダーにｒｆバイアスを印加し
スパッタエッチングにより平坦化及び膜質改善を行う方
法であり、ガス圧１０-5〜１０-3Torrの低圧で２００℃
以下の低温で良質の薄膜を形成することが可能である。
【００１３】図２は、このバイアスＥＣＲプラズマＣＶ
Ｄ法で形成したＳｉＯ2 膜と前述した通常のＳｉＯ2 膜
（図５参照）とを対比してＭＩＳダイオードによる電流
−電圧特性を示したものであり、符号１１は本実施例に
よるＳｉＯ2 膜の特性（ＥＣＲ）を示し、同じく符号１
２〜１４は通常のＳｉＯ2膜の特性（ＣＶＤ，Ｏ3ＴＥＯ
Ｓ，ＰＴＥＯＳ）をそれぞれ示す。すべてのＳｉＯ2 膜
の膜厚は５００Åである。図２より、バイアスＥＣＲプ
ラズマＣＶＤ法により形成したＳｉＯ2 膜（特性１１）
は他の絶縁膜（特性１２〜１４）に比較して優れた絶縁
特性を示していることがわかる。
Ｄ法で形成したＳｉＯ2 膜と前述した通常のＳｉＯ2 膜
（図５参照）とを対比してＭＩＳダイオードによる電流
−電圧特性を示したものであり、符号１１は本実施例に
よるＳｉＯ2 膜の特性（ＥＣＲ）を示し、同じく符号１
２〜１４は通常のＳｉＯ2膜の特性（ＣＶＤ，Ｏ3ＴＥＯ
Ｓ，ＰＴＥＯＳ）をそれぞれ示す。すべてのＳｉＯ2 膜
の膜厚は５００Åである。図２より、バイアスＥＣＲプ
ラズマＣＶＤ法により形成したＳｉＯ2 膜（特性１１）
は他の絶縁膜（特性１２〜１４）に比較して優れた絶縁
特性を示していることがわかる。
【００１４】このとき、本実施例ではマイクロ波パワー
７００Ｗ，ｒｆパワー２００Ｗ，ＳｉＨ4とＯ2を用いて
ガス圧１．０ｍTorrの条件のもとにＳｉＯ2 膜を形成し
た。本条件では、ｒｆパワーを印加しているが、ｒｆパ
ワーを印加しなくても良質のＳｉＯ2 膜が得られるの
で、ｒｆパワーの印加はプロセスに依存する。また、こ
のバイアスＥＣＲプラズマＣＶＤ法で膜を形成する場
合、段差側壁は平坦面よりも膜厚が薄く、かつ膜質も悪
いという欠点がある。
７００Ｗ，ｒｆパワー２００Ｗ，ＳｉＨ4とＯ2を用いて
ガス圧１．０ｍTorrの条件のもとにＳｉＯ2 膜を形成し
た。本条件では、ｒｆパワーを印加しているが、ｒｆパ
ワーを印加しなくても良質のＳｉＯ2 膜が得られるの
で、ｒｆパワーの印加はプロセスに依存する。また、こ
のバイアスＥＣＲプラズマＣＶＤ法で膜を形成する場
合、段差側壁は平坦面よりも膜厚が薄く、かつ膜質も悪
いという欠点がある。
【００１５】しかるに、本発明者等はかかる欠点を解消
すべく種々の実験を行ったところ、図３に示すように、
層間絶縁膜３の開口部６つまり段差の傾斜角（テーパ
角）をθとしたとき、この傾斜角θが７５度以下であれ
ば膜質の改善が図られることがわかった。この場合、本
実施例では、容量素子部の開口部６のエッチング工程に
おいてテーパエッチングを行い、その傾斜角θとして６
０度にした。
すべく種々の実験を行ったところ、図３に示すように、
層間絶縁膜３の開口部６つまり段差の傾斜角（テーパ
角）をθとしたとき、この傾斜角θが７５度以下であれ
ば膜質の改善が図られることがわかった。この場合、本
実施例では、容量素子部の開口部６のエッチング工程に
おいてテーパエッチングを行い、その傾斜角θとして６
０度にした。
【００１６】このようにして層間絶縁膜３上に前記Ｓｉ
Ｏ2 膜５を形成し、次いでスルーホール開口工程後、第
２の電極配線層７を形成することにより、図１(c) に示
すように、多層配線を実現するとともに容量素子８を形
成することができる。すなわち、テーパ状開口部６を有
する層間絶縁膜３上に容量素子用のＳｉＯ2 膜５を形成
し、続いて層間接続用のスルーホールをパターニングし
ドライエッチングによりＳｉＯ2 をエッチング除去して
層間接続用スルーホール部９を形成する。次いで、第２
の電極配線層７としてアルミ合金系のＡｌ（Ｓｉ）をス
パッタ法で５０００Å堆積した後に、それを加工して多
層配線とともに第２の電極配線層７の一部を上部電極７
ａとした容量素子８を実現したものである。
Ｏ2 膜５を形成し、次いでスルーホール開口工程後、第
２の電極配線層７を形成することにより、図１(c) に示
すように、多層配線を実現するとともに容量素子８を形
成することができる。すなわち、テーパ状開口部６を有
する層間絶縁膜３上に容量素子用のＳｉＯ2 膜５を形成
し、続いて層間接続用のスルーホールをパターニングし
ドライエッチングによりＳｉＯ2 をエッチング除去して
層間接続用スルーホール部９を形成する。次いで、第２
の電極配線層７としてアルミ合金系のＡｌ（Ｓｉ）をス
パッタ法で５０００Å堆積した後に、それを加工して多
層配線とともに第２の電極配線層７の一部を上部電極７
ａとした容量素子８を実現したものである。
【００１７】本実施例で作製した容量素子の特性につい
て、以下に説明する。バイアスＥＣＲプラズマＣＶＤ法
により形成したＳｉＯ2つまりＥＣＲ−ＳｉＯ2膜の膜厚
が１５００Åの時のリーク電流歩留特性を図４に示す。
この図４はテーパ加工と垂直加工の比較を示したもので
あり、実線の特性２１はテーパエッチングの場合を、破
線の特性２２は垂直エッチングの場合を示す。同図から
明らかなように、テーパ加工有りのとき７Ｖ印加しても
歩留１００％が得られている。しかし、垂直エッチング
の場合は、印加電圧の増加につれて歩留が低下するのが
わかる。すなわち、容量素子部４の開口部６にテーパ加
工を施すことにより段差側壁でのＥＣＲ−ＳｉＯ2 膜５
の膜質改善が進み絶縁耐圧が向上し、同時に歩留も向上
したと考えられる。
て、以下に説明する。バイアスＥＣＲプラズマＣＶＤ法
により形成したＳｉＯ2つまりＥＣＲ−ＳｉＯ2膜の膜厚
が１５００Åの時のリーク電流歩留特性を図４に示す。
この図４はテーパ加工と垂直加工の比較を示したもので
あり、実線の特性２１はテーパエッチングの場合を、破
線の特性２２は垂直エッチングの場合を示す。同図から
明らかなように、テーパ加工有りのとき７Ｖ印加しても
歩留１００％が得られている。しかし、垂直エッチング
の場合は、印加電圧の増加につれて歩留が低下するのが
わかる。すなわち、容量素子部４の開口部６にテーパ加
工を施すことにより段差側壁でのＥＣＲ−ＳｉＯ2 膜５
の膜質改善が進み絶縁耐圧が向上し、同時に歩留も向上
したと考えられる。
【００１８】これにより、本発明では、バイアスＥＣＲ
プラズマＣＶＤ法を用いた容量素子において、その素子
形成領域の開口部にテーパ加工をすることにより段差部
での絶縁膜の劣化を無くし、かつ、良好な特性を有する
容量素子を実現することができる。
プラズマＣＶＤ法を用いた容量素子において、その素子
形成領域の開口部にテーパ加工をすることにより段差部
での絶縁膜の劣化を無くし、かつ、良好な特性を有する
容量素子を実現することができる。
【００１９】なお、上述の実施例では、容量素子用の絶
縁膜として、バイアスＥＣＲプラズマＣＶＤ法により形
成したＳｉＯ2 膜を用いる場合について示したが、本発
明はこれに限定されるものではなく、同様のＥＣＲプラ
ズマＣＶＤ法で形成可能なシリコン窒化膜あるいはオキ
シナイトライドなどを用いても、同等の効果が得られ
る。
縁膜として、バイアスＥＣＲプラズマＣＶＤ法により形
成したＳｉＯ2 膜を用いる場合について示したが、本発
明はこれに限定されるものではなく、同様のＥＣＲプラ
ズマＣＶＤ法で形成可能なシリコン窒化膜あるいはオキ
シナイトライドなどを用いても、同等の効果が得られ
る。
【００２０】
【発明の効果】以上説明したように本発明は、バイアス
ＥＣＲプラズマＣＶＤ法により形成したＳｉＯ2 などの
良質の薄い絶縁膜を容量素子の絶縁膜として用い、かつ
容量素子のための開口部にテーパ加工を施すことにより
その段差部での絶縁膜の劣化が無くなる。そのため、多
層配線工程に容量素子部のテーパ加工開口工程と容量素
子用絶縁膜の堆積工程が増加するだけであり、しかも、
その工程は非常に容易であるため、安定にして高信頼
性，高歩留の容量素子を提供できることが可能になる。
ＥＣＲプラズマＣＶＤ法により形成したＳｉＯ2 などの
良質の薄い絶縁膜を容量素子の絶縁膜として用い、かつ
容量素子のための開口部にテーパ加工を施すことにより
その段差部での絶縁膜の劣化が無くなる。そのため、多
層配線工程に容量素子部のテーパ加工開口工程と容量素
子用絶縁膜の堆積工程が増加するだけであり、しかも、
その工程は非常に容易であるため、安定にして高信頼
性，高歩留の容量素子を提供できることが可能になる。
【図１】本発明の一実施例を説明する主要工程の断面図
である。
である。
【図２】本実施例のバイアスＥＣＲプラズマＣＶＤ法で
形成したＳｉＯ２膜と通常の絶縁膜との電流−電圧特性
を対比して示した図である。
形成したＳｉＯ２膜と通常の絶縁膜との電流−電圧特性
を対比して示した図である。
【図３】本実施例の説明図である。
【図４】本実施例により得られた容量素子のリーク特性
を示す図である。
を示す図である。
【図５】通常の各種絶縁膜の電流−電圧特性を示す図で
ある。
ある。
１，３ 層間絶縁膜 ２ 第１の電極配線層 ４ 容量素子の領域 ５ 容量素子用の絶縁膜（ＳｉＯ2膜） ６ 容量素子用の開口部 ７ 第２の電極配線層 ８ 容量素子 ９ 層間接続用のスルーホール部
Claims (1)
- 【請求項１】 第１の電極配線層を形成した後に層間絶
縁膜を形成し、この第１の電極配線層上の所望位置に容
量素子を形成するために前記層間絶縁膜を除去する工程
においてその層間絶縁膜をテーパ加工によりエッチング
してテーパ状の開口部を形成し、次いでその上に容量素
子用の絶縁膜をバイアスＥＣＲプラズマＣＶＤ法により
形成し、さらに層間接続用のスルーホール開口後、第２
の電極配線層を形成することにより、その第２の電極配
線層の一部を電気的に分離してそれを一方の電極として
用いて容量素子を形成することを特徴とする容量素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044338A JP2753789B2 (ja) | 1993-02-10 | 1993-02-10 | 容量素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044338A JP2753789B2 (ja) | 1993-02-10 | 1993-02-10 | 容量素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236963A true JPH06236963A (ja) | 1994-08-23 |
| JP2753789B2 JP2753789B2 (ja) | 1998-05-20 |
Family
ID=12688734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5044338A Expired - Lifetime JP2753789B2 (ja) | 1993-02-10 | 1993-02-10 | 容量素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753789B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09121024A (ja) * | 1995-10-25 | 1997-05-06 | Nec Corp | 半導体装置とその製造方法 |
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