JP2704575B2 - 容量素子の製造方法 - Google Patents
容量素子の製造方法Info
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- JP2704575B2 JP2704575B2 JP4125507A JP12550792A JP2704575B2 JP 2704575 B2 JP2704575 B2 JP 2704575B2 JP 4125507 A JP4125507 A JP 4125507A JP 12550792 A JP12550792 A JP 12550792A JP 2704575 B2 JP2704575 B2 JP 2704575B2
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Description
【０００１】
【産業上の利用分野】本発明は集積回路などの半導体装
置に用いられる容量素子を製造する方法に関し、特に多
層配線工程においてプロセスの負担をかけることなく容
易に形成可能な容量素子の製造方法に関するものであ
る。
置に用いられる容量素子を製造する方法に関し、特に多
層配線工程においてプロセスの負担をかけることなく容
易に形成可能な容量素子の製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路を作製する場合、抵抗素
子や容量素子を容易に作製できることが望まれている。
特に、アナログ回路においては、容量素子は必須であ
る。従来、容量素子はポリシリコン電極上に絶縁膜を形
成し、その上に電極配線を形成して容量を作製してい
た。この場合、ポリシリコン上に作製する理由として、
ポリシリコン上であれば、高温の熱ＣＶＤ法により絶縁
膜が形成できるためであった。
子や容量素子を容易に作製できることが望まれている。
特に、アナログ回路においては、容量素子は必須であ
る。従来、容量素子はポリシリコン電極上に絶縁膜を形
成し、その上に電極配線を形成して容量を作製してい
た。この場合、ポリシリコン上に作製する理由として、
ポリシリコン上であれば、高温の熱ＣＶＤ法により絶縁
膜が形成できるためであった。
【０００３】しかし、近年、半導体集積回路の製造法に
おいて、高集積化が進み、プロセスにおいても多層配線
工程が必須の時代となっている。従って、多層配線工程
で容易に形成できれば、プロセス及び回路設計上もメリ
ットが多いことは言うまでもない。しかしながら、電極
配線、特にアルミ系配線上に低温で良質の絶縁膜を形成
することは不可能であり、仮に堆積したとしても、厚い
膜を形成することにより、膜質の悪さをカバーしている
のが実状である。この場合、言うまでもなく、所望の容
量値を得るために容量面積が大きくなることは必須であ
り、高集積化の障害になっていることは明らかである。
おいて、高集積化が進み、プロセスにおいても多層配線
工程が必須の時代となっている。従って、多層配線工程
で容易に形成できれば、プロセス及び回路設計上もメリ
ットが多いことは言うまでもない。しかしながら、電極
配線、特にアルミ系配線上に低温で良質の絶縁膜を形成
することは不可能であり、仮に堆積したとしても、厚い
膜を形成することにより、膜質の悪さをカバーしている
のが実状である。この場合、言うまでもなく、所望の容
量値を得るために容量面積が大きくなることは必須であ
り、高集積化の障害になっていることは明らかである。
【０００４】ここで、配線工程に用いられている絶縁膜
の電流−電圧特性を図３に示す。絶縁膜の形成法とし
て、ＣＶＤ法，オゾンＴＥＯＳ（テトラエトキシシラ
ン）法，プラズマＴＥＯＳＣＶＤで 500Å形成した時の
特性１２〜１４をそれぞれ示す。いずれも基板加熱温度
は 400℃であり、アルミ系の多層配線工程では限界の温
度である。この電流−電圧特性は、シリコン基板上に種
々の絶縁膜を形成し、その上にメタル電極を設けたＭＩ
Ｓ構造において、逆方向の電圧を印加した時の電流特性
を調べたものであり、電流値が大きいことは、その絶縁
膜の絶縁特性が悪いことを意味する。図３より、絶縁膜
としては大きい電界強度で小さい電流値が望まれる。ま
た、この電流−電圧特性はシリコン基板上であり、金属
上であれば、表面の荒れ等を考慮すると、さらに劣化す
ることは明らかである。
の電流−電圧特性を図３に示す。絶縁膜の形成法とし
て、ＣＶＤ法，オゾンＴＥＯＳ（テトラエトキシシラ
ン）法，プラズマＴＥＯＳＣＶＤで 500Å形成した時の
特性１２〜１４をそれぞれ示す。いずれも基板加熱温度
は 400℃であり、アルミ系の多層配線工程では限界の温
度である。この電流−電圧特性は、シリコン基板上に種
々の絶縁膜を形成し、その上にメタル電極を設けたＭＩ
Ｓ構造において、逆方向の電圧を印加した時の電流特性
を調べたものであり、電流値が大きいことは、その絶縁
膜の絶縁特性が悪いことを意味する。図３より、絶縁膜
としては大きい電界強度で小さい電流値が望まれる。ま
た、この電流−電圧特性はシリコン基板上であり、金属
上であれば、表面の荒れ等を考慮すると、さらに劣化す
ることは明らかである。
【０００５】
【発明が解決しようとする課題】すなわち、現状の配線
工程に用いられる絶縁膜では、メタル上に薄く絶縁膜を
形成し、これをもとに、容量素子を作製することは不可
能である。一方、容量素子を作製するプロセスの簡易化
においても、薄膜化が困難なために不可能である。
工程に用いられる絶縁膜では、メタル上に薄く絶縁膜を
形成し、これをもとに、容量素子を作製することは不可
能である。一方、容量素子を作製するプロセスの簡易化
においても、薄膜化が困難なために不可能である。
【０００６】本発明はこのような事情に鑑みてなされた
ものであり、その目的は、多層配線工程において、電極
配線上にバイアスＥＣＲプラズマＣＶＤ法により良質の
薄い絶縁膜（誘電体膜）を形成することにより、プロセ
ス及び回路設計に負担をかけることなく容易に容量素子
を形成できる方法を提供することにある。
ものであり、その目的は、多層配線工程において、電極
配線上にバイアスＥＣＲプラズマＣＶＤ法により良質の
薄い絶縁膜（誘電体膜）を形成することにより、プロセ
ス及び回路設計に負担をかけることなく容易に容量素子
を形成できる方法を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め本発明は、多層の配線工程において第１の電極配線層
上にバイアスＥＣＲプラズマＣＶＤ法で誘電体膜を形成
し、その誘電体膜上に層間絶縁膜を形成し、その層間絶
縁膜の容量素子用領域をエッチングして前記誘電体膜を
露出させ、誘電体膜の露出箇所上に第２の電極配線層を
形成して容量素子を形成すことを最も主要な特徴とす
る。具体的には、第１の電極配線層を形成した後に層間
絶縁膜を形成する工程において、容量素子を形成するた
めの絶縁膜（誘電体膜）を予めバイアスＥＣＲプラズマ
ＣＶＤ法により形成した後に層間絶縁膜を形成する。次
いで、第１の電極配線層上の所望位置に容量素子を形成
するため層間絶縁膜をウェットエッチングにより除去し
て開口部を形成し、さらに層間接続用のスルーホール開
口後、第２の電極配線層を形成することにより、前記開
口部分に容量素子を形成するようにしたものである。
め本発明は、多層の配線工程において第１の電極配線層
上にバイアスＥＣＲプラズマＣＶＤ法で誘電体膜を形成
し、その誘電体膜上に層間絶縁膜を形成し、その層間絶
縁膜の容量素子用領域をエッチングして前記誘電体膜を
露出させ、誘電体膜の露出箇所上に第２の電極配線層を
形成して容量素子を形成すことを最も主要な特徴とす
る。具体的には、第１の電極配線層を形成した後に層間
絶縁膜を形成する工程において、容量素子を形成するた
めの絶縁膜（誘電体膜）を予めバイアスＥＣＲプラズマ
ＣＶＤ法により形成した後に層間絶縁膜を形成する。次
いで、第１の電極配線層上の所望位置に容量素子を形成
するため層間絶縁膜をウェットエッチングにより除去し
て開口部を形成し、さらに層間接続用のスルーホール開
口後、第２の電極配線層を形成することにより、前記開
口部分に容量素子を形成するようにしたものである。
【０００８】
【作用】したがって本発明においては、通常の層間絶縁
膜を形成する際に容量素子用の絶縁膜を形成し、その容
量素子部の層間絶縁膜をウェットエッチングを用いて選
択的に除去することにより、容易に容量素子を形成でき
る。しかも、容量素子のための絶縁膜の膜厚は2000Å以
下と薄く形成できるため、プロセス上の問題は極めて少
なく、良好な特性を有する容量素子を実現できる。
膜を形成する際に容量素子用の絶縁膜を形成し、その容
量素子部の層間絶縁膜をウェットエッチングを用いて選
択的に除去することにより、容易に容量素子を形成でき
る。しかも、容量素子のための絶縁膜の膜厚は2000Å以
下と薄く形成できるため、プロセス上の問題は極めて少
なく、良好な特性を有する容量素子を実現できる。
【０００９】
【実施例】図１は本発明の一実施例を説明する主要工程
の断面図である。図１（ａ）において１及び３は各々の
層間絶縁膜、２は容量素子用の絶縁膜（誘電体膜）、４
は電極配線層であり、下層の層間絶縁膜１上に選択的に
第１の電極配線層４が形成された後、その上に容量素子
用の絶縁膜２，上層の層間絶縁膜３が順次積層形成され
ている。本実施例では、層間絶縁膜１としてＣＶＤ法に
より膜厚にして５０００Å形成し、層間絶縁膜３として
同じＣＶＤ法により３０００Å形成した。電極配線層４
としてはアルミ合金系のＡｌ−Ｓｉをスパッタ法で５０
００Å堆積し加工した。
の断面図である。図１（ａ）において１及び３は各々の
層間絶縁膜、２は容量素子用の絶縁膜（誘電体膜）、４
は電極配線層であり、下層の層間絶縁膜１上に選択的に
第１の電極配線層４が形成された後、その上に容量素子
用の絶縁膜２，上層の層間絶縁膜３が順次積層形成され
ている。本実施例では、層間絶縁膜１としてＣＶＤ法に
より膜厚にして５０００Å形成し、層間絶縁膜３として
同じＣＶＤ法により３０００Å形成した。電極配線層４
としてはアルミ合金系のＡｌ−Ｓｉをスパッタ法で５０
００Å堆積し加工した。
【００１０】また、容量素子用の絶縁膜２として、バイ
アスＥＣＲプラズマＣＶＤ法により窒化膜を堆積した。
本実施例では、膜厚として2000Å以下を堆積した。容量
用のＳｉＮの膜厚の決定は、配線プロセスや信頼性と歩
留の観点から可能な膜厚であれば、いずれの膜厚でもよ
いことは言うまでもない。一般に、薄い方が同じ容量面
積において大きい容量が得られる。しかし、薄い膜厚で
は、歩留や信頼性の問題を生じかねない。一方、厚い膜
では、次のスルーホールの加工等に支障をきたす可能性
がある。本実施例では、最大膜厚として2000Åを設定し
た。
アスＥＣＲプラズマＣＶＤ法により窒化膜を堆積した。
本実施例では、膜厚として2000Å以下を堆積した。容量
用のＳｉＮの膜厚の決定は、配線プロセスや信頼性と歩
留の観点から可能な膜厚であれば、いずれの膜厚でもよ
いことは言うまでもない。一般に、薄い方が同じ容量面
積において大きい容量が得られる。しかし、薄い膜厚で
は、歩留や信頼性の問題を生じかねない。一方、厚い膜
では、次のスルーホールの加工等に支障をきたす可能性
がある。本実施例では、最大膜厚として2000Åを設定し
た。
【００１１】さて、ここで、バイアスＥＣＲプラズマＣ
ＶＤ法についてその特徴を記す。本方法は、電子サイク
ロトロン共鳴法を用いてプラズマを生成し、薄膜を形成
するとともに基板ホルダーにｒｆバイアスを印加しスパ
ッタエッチングにより平坦化及び膜質改善を行う方法で
あり、ガス圧１０-5〜１０-3Ｔｏｒｒの低圧で200 ℃以
下の低温で良質の薄膜を形成することが可能である。
ＶＤ法についてその特徴を記す。本方法は、電子サイク
ロトロン共鳴法を用いてプラズマを生成し、薄膜を形成
するとともに基板ホルダーにｒｆバイアスを印加しスパ
ッタエッチングにより平坦化及び膜質改善を行う方法で
あり、ガス圧１０-5〜１０-3Ｔｏｒｒの低圧で200 ℃以
下の低温で良質の薄膜を形成することが可能である。
【００１２】特に、図２にＭＩＳダイオードによる電流
−電圧特性を示す。すべての絶縁膜の膜厚は500Å であ
る。図２より、バイアスＥＣＲプラズマＣＶＤ法による
窒化膜は他の絶縁膜に比較して優れた絶縁特性１１を示
していることがわかる。本実施例では、マイクロ波パワ
ー600Ｗ，ｒｆパワー200Ｗ，ＳｉＨ4とＮ2を用いてガス
圧1.0 ｍＴｏｒｒの条件のもとにＳｉＮを形成した。本
条件では、ｒｆパワーを印加しているが、ｒｆパワーを
印加しなくても良質のＳｉＮ膜が得られるので、ｒｆパ
ワーの印加はプロセス上に依存する。
−電圧特性を示す。すべての絶縁膜の膜厚は500Å であ
る。図２より、バイアスＥＣＲプラズマＣＶＤ法による
窒化膜は他の絶縁膜に比較して優れた絶縁特性１１を示
していることがわかる。本実施例では、マイクロ波パワ
ー600Ｗ，ｒｆパワー200Ｗ，ＳｉＨ4とＮ2を用いてガス
圧1.0 ｍＴｏｒｒの条件のもとにＳｉＮを形成した。本
条件では、ｒｆパワーを印加しているが、ｒｆパワーを
印加しなくても良質のＳｉＮ膜が得られるので、ｒｆパ
ワーの印加はプロセス上に依存する。
【００１３】図１(b)は、同図(a)の工程後に上層の層間
絶縁膜３を選択的に除去してその開口部６に容量素子の
領域５を形成する態様を示している。本実施例では、容
量素子部をパターニングしＨＦ系溶液を用いてウェット
エッチングで層間絶縁膜（ＳｉＯ2 ）３を容量素子の窒
化膜２の表面が露出するまでエッチングする。この時、
容量素子用のＳｉＮは、ＨＦ系溶液に対して極めて遅い
エッチレートを示し、層間絶縁膜３をエッチングしても
ほとんどエッチングされない。従って、容量部をウェッ
トエッチングすることにより、ドライエッチング時に層
間絶縁膜の側壁に発生するバリからの問題を回避できる
利点を有する。このバリの問題は、容量の絶縁不良をも
たらすものであり、信頼性上重要なことである。
絶縁膜３を選択的に除去してその開口部６に容量素子の
領域５を形成する態様を示している。本実施例では、容
量素子部をパターニングしＨＦ系溶液を用いてウェット
エッチングで層間絶縁膜（ＳｉＯ2 ）３を容量素子の窒
化膜２の表面が露出するまでエッチングする。この時、
容量素子用のＳｉＮは、ＨＦ系溶液に対して極めて遅い
エッチレートを示し、層間絶縁膜３をエッチングしても
ほとんどエッチングされない。従って、容量部をウェッ
トエッチングすることにより、ドライエッチング時に層
間絶縁膜の側壁に発生するバリからの問題を回避できる
利点を有する。このバリの問題は、容量の絶縁不良をも
たらすものであり、信頼性上重要なことである。
【００１４】このようにして上層の層間絶縁膜３上に容
量素子用の開口部６を形成した後、通常の方法で第２層
の電極配線７（第２の電極配線層）を形成することによ
り、図１（ｃ）に示すように、多層配線を実現するとと
もに容量素子８を形成することができる。すなわち、上
層の層間絶縁膜３上に容量素子用の開口部６を形成後、
層間接続用のスルーホール部をパターニングしドライエ
ッチングにより層間絶縁膜３のＳｉＯ２をエッチング除
去して層間接続用スルーホール部９を形成する。しかる
後、第２層の電極配線７としてアルミ合金系のＡｌ−Ｓ
ｉをスパッタ法で５０００Å堆積した後に、それを加工
して多層配線とともに、第２層の電極配線７の一部を上
部電極７ａとした容量素子８を実現したものである。
量素子用の開口部６を形成した後、通常の方法で第２層
の電極配線７（第２の電極配線層）を形成することによ
り、図１（ｃ）に示すように、多層配線を実現するとと
もに容量素子８を形成することができる。すなわち、上
層の層間絶縁膜３上に容量素子用の開口部６を形成後、
層間接続用のスルーホール部をパターニングしドライエ
ッチングにより層間絶縁膜３のＳｉＯ２をエッチング除
去して層間接続用スルーホール部９を形成する。しかる
後、第２層の電極配線７としてアルミ合金系のＡｌ−Ｓ
ｉをスパッタ法で５０００Å堆積した後に、それを加工
して多層配線とともに、第２層の電極配線７の一部を上
部電極７ａとした容量素子８を実現したものである。
【００１５】この時、窒化膜２の膜厚が薄いので、スル
ーホール工程等に支障をきたさないことは言うまでもな
い。また、薄く実現できることにより容量面積が小さく
できることも言うまでもないことである。なお、容量素
子用の絶縁膜は上記窒化膜の他に、バイアスＥＣＲプラ
ズマＣＶＤ法により形成したオキシナイトライドを用い
ることもできる。このように本実施例によると、バイア
スＥＣＲプラズマＣＶＤ法により形成したシリコン窒化
膜を用いることにより、これまでになく容易に容量素子
を作製でき、かつ、良好な特性を有する容量素子を実現
することができる。
ーホール工程等に支障をきたさないことは言うまでもな
い。また、薄く実現できることにより容量面積が小さく
できることも言うまでもないことである。なお、容量素
子用の絶縁膜は上記窒化膜の他に、バイアスＥＣＲプラ
ズマＣＶＤ法により形成したオキシナイトライドを用い
ることもできる。このように本実施例によると、バイア
スＥＣＲプラズマＣＶＤ法により形成したシリコン窒化
膜を用いることにより、これまでになく容易に容量素子
を作製でき、かつ、良好な特性を有する容量素子を実現
することができる。
【００１６】なお、上述の実施例では、エッチング耐性
の異なる２層の絶縁膜として、バイアスＥＣＲプラズマ
ＣＶＤ法による窒化膜とＣＶＤ法による酸化膜を用いた
場合について示したが、本発明はこれに限定されるもの
ではなく、エッチング耐性が異なるようなエッチング方
法と絶縁膜の組合わせを利用すればよく、多くの変更が
可能である。
の異なる２層の絶縁膜として、バイアスＥＣＲプラズマ
ＣＶＤ法による窒化膜とＣＶＤ法による酸化膜を用いた
場合について示したが、本発明はこれに限定されるもの
ではなく、エッチング耐性が異なるようなエッチング方
法と絶縁膜の組合わせを利用すればよく、多くの変更が
可能である。
【００１７】
【発明の効果】以上説明したように本発明は、多層配線
工程においてバイアスＥＣＲプラズマＣＶＤ法により形
成したシリコン窒化膜などの良質の薄い絶縁膜を容量素
子の誘電体膜として用いることにより、多層配線工程に
容量素子部の開口工程と容量用絶縁膜の堆積工程が増加
するだけであり、しかも、その工程は非常に容易である
ため、安定にして高信頼性，高歩留の容量素子を提供す
ることができる。
工程においてバイアスＥＣＲプラズマＣＶＤ法により形
成したシリコン窒化膜などの良質の薄い絶縁膜を容量素
子の誘電体膜として用いることにより、多層配線工程に
容量素子部の開口工程と容量用絶縁膜の堆積工程が増加
するだけであり、しかも、その工程は非常に容易である
ため、安定にして高信頼性，高歩留の容量素子を提供す
ることができる。
【図１】本発明の一実施例を説明する主要工程の断面図
である。
である。
【図２】本実施例におけるバイアスＥＣＲプラズマＣＶ
Ｄ法で形成した窒化膜と通常の絶縁膜との電流−電圧特
性を対比して示した図である。
Ｄ法で形成した窒化膜と通常の絶縁膜との電流−電圧特
性を対比して示した図である。
【図３】通常の各種絶縁膜の電流−電圧特性を対比して
示した図である。
示した図である。
１ 下層の層間絶縁膜 ２ 容量素子用の絶縁膜（シリコン窒化膜） ３ 上層の層間絶縁膜 ４ 第１の電極配線層 ５ 容量素子の領域 ６ 容量素子用の開口部 ７ 第２層の電極配線 ８ 容量素子 ９ 層間接続用のスルーホール部
Claims (2)
- 【請求項１】 第１と第２の電極配線層間に層間絶縁膜
を介在させて多層配線を形成する配線工程において、 第１の電極配線上にバイアスＥＣＲプラズマＣＶＤ法で
誘電体膜を形成し、前記誘電体膜上に層間絶縁膜を形成
し、前記層間絶縁膜の容量素子用領域をエッチングして
前記誘電体膜を露出させ、前記誘電体膜の露出箇所上に
第２の電極配線層を形成して容量素子を形成することを
特徴とする容量素子の製造方法。 - 【請求項２】 請求項１において、前記誘電体膜は、バ
イアスＥＣＲプラズマＣＶＤ法で形成したシリコン窒化
膜あるいはオキシナイトライドを用いることを特徴とす
る容量素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125507A JP2704575B2 (ja) | 1992-04-20 | 1992-04-20 | 容量素子の製造方法 |
| US08/034,906 US5674771A (en) | 1992-04-20 | 1993-03-22 | Capacitor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125507A JP2704575B2 (ja) | 1992-04-20 | 1992-04-20 | 容量素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299581A JPH05299581A (ja) | 1993-11-12 |
| JP2704575B2 true JP2704575B2 (ja) | 1998-01-26 |
Family
ID=14911842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4125507A Expired - Lifetime JP2704575B2 (ja) | 1992-04-20 | 1992-04-20 | 容量素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704575B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814529A (en) | 1995-01-17 | 1998-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| JPH1022457A (ja) * | 1996-07-03 | 1998-01-23 | Mitsubishi Electric Corp | 容量装置及び半導体装置並びにそれらの製造方法 |
| KR100267087B1 (en) * | 1997-01-07 | 2000-10-02 | Samsung Electronics Co Ltd | Manufacturing method of capacitor device |
| US6972436B2 (en) * | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177720A (ja) * | 1985-01-31 | 1986-08-09 | Mitsubishi Electric Corp | レジストパタ−ンの形成方法 |
| JP2819774B2 (ja) * | 1990-05-21 | 1998-11-05 | 富士電機株式会社 | 絶縁膜の形成方法 |
-
1992
- 1992-04-20 JP JP4125507A patent/JP2704575B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05299581A (ja) | 1993-11-12 |
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