JPH02187061A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02187061A JPH02187061A JP748189A JP748189A JPH02187061A JP H02187061 A JPH02187061 A JP H02187061A JP 748189 A JP748189 A JP 748189A JP 748189 A JP748189 A JP 748189A JP H02187061 A JPH02187061 A JP H02187061A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＩＣに設ける容量素子の構造と製造方法に関し、導電体
膜を重ね合わせて容量素子を小型化し、ＩＣの高集積化
に役立たせることを目的とし、構造は、第１導電体膜と
第２導電体膜との間に誘電体膜を介在させた容量素子構
造であって、背面で導出配線が接続する前記第１導電体
膜または第２導電体膜のコンタクト部に相対する前記誘
電体膜部分の膜厚が他の誘電体膜部分の膜厚より厚く構
成されている容量素子を設けていることを特徴とする。
膜を重ね合わせて容量素子を小型化し、ＩＣの高集積化
に役立たせることを目的とし、構造は、第１導電体膜と
第２導電体膜との間に誘電体膜を介在させた容量素子構
造であって、背面で導出配線が接続する前記第１導電体
膜または第２導電体膜のコンタクト部に相対する前記誘
電体膜部分の膜厚が他の誘電体膜部分の膜厚より厚く構
成されている容量素子を設けていることを特徴とする。
製造方法として２通りが考えられ、■多結晶シリコン膜
からなる第１導電体膜の表面に選択的に誘電体膜の膜厚
よりも厚い膜厚の酸化シリコン膜を形成し、次いで、熱
酸化して誘電体膜を生成し、次いで前記厚い膜厚の酸化
シリコン膜部分の第２導電体膜の背面に導出配線をコン
タクトする。あるいは、■多結晶シリコン膜からなる第
１導電体膜に部分的に不純物イオンを注入し、次いで、
熱酸化して前記第１導電体膜に酸化シリコン膜からなる
誘電体膜を生成し、同時に前記不純物イオンの注入部分
に該誘電体膜の膜厚よりも厚い膜厚の酸化シリコン膜か
らなる誘電体膜を増速酸化によって生成し、次いで前記
厚い膜厚の酸化シリコン膜部分の第２導電体膜の背面に
導出配線をコンタクトする。
からなる第１導電体膜の表面に選択的に誘電体膜の膜厚
よりも厚い膜厚の酸化シリコン膜を形成し、次いで、熱
酸化して誘電体膜を生成し、次いで前記厚い膜厚の酸化
シリコン膜部分の第２導電体膜の背面に導出配線をコン
タクトする。あるいは、■多結晶シリコン膜からなる第
１導電体膜に部分的に不純物イオンを注入し、次いで、
熱酸化して前記第１導電体膜に酸化シリコン膜からなる
誘電体膜を生成し、同時に前記不純物イオンの注入部分
に該誘電体膜の膜厚よりも厚い膜厚の酸化シリコン膜か
らなる誘電体膜を増速酸化によって生成し、次いで前記
厚い膜厚の酸化シリコン膜部分の第２導電体膜の背面に
導出配線をコンタクトする。
本発明は半導体装置およびその製造方法にかかり、その
うち特にＩＣ（半導体集積回路）に設ける容量素子の構
造とその製造方法に関する。
うち特にＩＣ（半導体集積回路）に設ける容量素子の構
造とその製造方法に関する。
ＩＣにはトランジスタのような能動素子の他、容量素子
（キャパシタ）や抵抗素子のような受動素子が設けられ
ており、このような受動素子もＩＣの集積度向上のため
に小型化することが重要である。
（キャパシタ）や抵抗素子のような受動素子が設けられ
ており、このような受動素子もＩＣの集積度向上のため
に小型化することが重要である。
第４図はＩＣに設ける従来の容量素子の構造概要図を示
しており、１は半導体基板、２はＳｉ０ｇ膜（絶縁膜）
、３は容量素子の導電性多結晶シリコン膜からなる第１
導電体膜、４はＳｉＯ□膜からなる誘電体膜（第１導電
体膜と第２導電体膜との間に介在する重ね合わせ部分）
、５は導電性多結晶シリコン膜からなる第２導電体膜、
６はＳｉＯ□膜、７はＰＳＧ （燐シリケートガラス）
膜からなる絶縁膜、８は第１導電体膜からの導出配ｖＡ
（ＡＩ配線）、９は第２導電体膜からの導出配線（ＡＩ
配線）である。通常、容量素子はこのように基板上に平
坦に形成されることが多い。
しており、１は半導体基板、２はＳｉ０ｇ膜（絶縁膜）
、３は容量素子の導電性多結晶シリコン膜からなる第１
導電体膜、４はＳｉＯ□膜からなる誘電体膜（第１導電
体膜と第２導電体膜との間に介在する重ね合わせ部分）
、５は導電性多結晶シリコン膜からなる第２導電体膜、
６はＳｉＯ□膜、７はＰＳＧ （燐シリケートガラス）
膜からなる絶縁膜、８は第１導電体膜からの導出配ｖＡ
（ＡＩ配線）、９は第２導電体膜からの導出配線（ＡＩ
配線）である。通常、容量素子はこのように基板上に平
坦に形成されることが多い。
次の第５図（ａ）〜（ｄ）はその従来の容量素子の形成
方法の工程順断面図を示しており、順を追って説明する
と、 第５図（ａ）参照；半導体基板１上の５ｉＯ１膜２（膜
厚６０００人）の上に、燐をドープした導電性多結晶シ
リコン膜（膜厚４０００人）をＣＶＤ （化学気相成長
）法で被着し、ＲＩＥ（リアクティブイオンエツチング
）法でエツチングし、パターンニングして第１導電体膜
３を形成する。
方法の工程順断面図を示しており、順を追って説明する
と、 第５図（ａ）参照；半導体基板１上の５ｉＯ１膜２（膜
厚６０００人）の上に、燐をドープした導電性多結晶シ
リコン膜（膜厚４０００人）をＣＶＤ （化学気相成長
）法で被着し、ＲＩＥ（リアクティブイオンエツチング
）法でエツチングし、パターンニングして第１導電体膜
３を形成する。
第５図（ｂ）参照；次いで、１ｏｏｏ〜１１００°Ｃ５
数分間酸化雰囲気中で導電性多結晶シリコン膜の表面を
熱酸化して、膜厚５００人のＳｉ０ｇ膜４（誘電体膜）
を生成する。なお、この誘電体膜としてはＳｉｎ。
数分間酸化雰囲気中で導電性多結晶シリコン膜の表面を
熱酸化して、膜厚５００人のＳｉ０ｇ膜４（誘電体膜）
を生成する。なお、この誘電体膜としてはＳｉｎ。
膜の他、Ｓｉ３ Ｎａ （窒化シリコン）膜を用いる
場合もある。
場合もある。
第５図（Ｃ）参照；次いで、その上に燐をドープした導
電性多結晶シリコン膜（膜厚４０００人）をＣＶＤ法で
被着し、ＲＩＥ法でエツチングしパターンニングして第
２導電体膜５を形成する。
電性多結晶シリコン膜（膜厚４０００人）をＣＶＤ法で
被着し、ＲＩＥ法でエツチングしパターンニングして第
２導電体膜５を形成する。
第５図（ｄ）参照；次いで、第２導電体膜５（導電性多
結晶シリコン膜）の表面を熱酸化して、Ｓｉｎ。
結晶シリコン膜）の表面を熱酸化して、Ｓｉｎ。
膜６を生成し、更に、ＰＳＧ膜７（膜厚１μｍ程度）を
ＣＶＤ法で被着する。
ＣＶＤ法で被着する。
しかる後、第１導電体膜３と第２導電体膜５とが積層さ
れていない部分のそれらの導電体膜３゜５部分のＰＳＧ
膜、ＳｉＯ□膜を窓あけし、＾ｌ（アルミニウム）膜を
被着し、導出配線８，９をパターンニングして第３図の
ように完成させる。
れていない部分のそれらの導電体膜３゜５部分のＰＳＧ
膜、ＳｉＯ□膜を窓あけし、＾ｌ（アルミニウム）膜を
被着し、導出配線８，９をパターンニングして第３図の
ように完成させる。
ところで、このように第１導電体膜３と第２導電体膜５
とが積層されていない部分に導出配線８゜９を形成する
理由は、例えば、第１導電体膜上に誘電体膜を介して上
層の第２導電体膜を完全に積層した場合、第２導電体膜
上に被覆したＰＳＧ膜。
とが積層されていない部分に導出配線８゜９を形成する
理由は、例えば、第１導電体膜上に誘電体膜を介して上
層の第２導電体膜を完全に積層した場合、第２導電体膜
上に被覆したＰＳＧ膜。
５ｉｏｚＷ４を導出配線を形成するためにエツチングし
て窓あけすると、第２導電体膜の窓部分直下の裏側の誘
電体膜部分にエツチングダメージが生じて、第１導電体
膜と第２導電体膜の間で耐圧不良やリーク電流が生じる
という問題が起こるからである。例えば、正常ならば４
０Ｖの耐圧をもった容量素子が１０〜２０Ｖ程度の耐圧
に低下する。
て窓あけすると、第２導電体膜の窓部分直下の裏側の誘
電体膜部分にエツチングダメージが生じて、第１導電体
膜と第２導電体膜の間で耐圧不良やリーク電流が生じる
という問題が起こるからである。例えば、正常ならば４
０Ｖの耐圧をもった容量素子が１０〜２０Ｖ程度の耐圧
に低下する。
本発明はこのような欠点を解消させ、第１導電体膜上に
第２導電体膜を完全に積層して、その背面に導出配線を
接続しても容量素子の特性劣化が起こらず、従って、導
電体膜を重ね合わせて容量素子を小型化することを目的
とした構造と製造方法を提案するものである。
第２導電体膜を完全に積層して、その背面に導出配線を
接続しても容量素子の特性劣化が起こらず、従って、導
電体膜を重ね合わせて容量素子を小型化することを目的
とした構造と製造方法を提案するものである。
その課題は、第１導電体膜と第２導電体膜との間に誘電
体膜を介在させた容量素子構造であって、背面で導出配
線が接続する前記第１導電体膜または第２導電体膜のコ
ンタクト部に相対する前記誘電体膜部分の膜厚が他の誘
電体膜部分の膜厚より厚く構成されている容量素子を設
けている半導体装置によって解決される。
体膜を介在させた容量素子構造であって、背面で導出配
線が接続する前記第１導電体膜または第２導電体膜のコ
ンタクト部に相対する前記誘電体膜部分の膜厚が他の誘
電体膜部分の膜厚より厚く構成されている容量素子を設
けている半導体装置によって解決される。
その製造方法としては、■予め第１導電体膜の表面に選
択的に誘電体膜の膜厚よりも厚い膜厚の酸化シリコン膜
を形成し、次いで、熱酸化して誘電体膜を生成し、次い
で前記厚い膜厚の酸化シリコン膜部分の第２導電体膜の
背面に導出配線をコンタクトする方法、あるいは、■多
結晶シリコン膜からなる第１導電体膜に部分的に不純物
イオンを注入し、次いで、熱酸化して前記第１導電体膜
に酸化シリコン膜からなる誘電体膜を生成し、同時に前
記不純物イオンの注入部分に該誘電体膜の膜厚よりも厚
い膜厚の酸化シリコン膜からなる誘電体膜を増速酸化に
よって生成し、次いで前記厚い膜厚の酸化シリコン膜部
分の第２導電体膜の背面に導出配線をコンタクトする方
法の２通りがある。
択的に誘電体膜の膜厚よりも厚い膜厚の酸化シリコン膜
を形成し、次いで、熱酸化して誘電体膜を生成し、次い
で前記厚い膜厚の酸化シリコン膜部分の第２導電体膜の
背面に導出配線をコンタクトする方法、あるいは、■多
結晶シリコン膜からなる第１導電体膜に部分的に不純物
イオンを注入し、次いで、熱酸化して前記第１導電体膜
に酸化シリコン膜からなる誘電体膜を生成し、同時に前
記不純物イオンの注入部分に該誘電体膜の膜厚よりも厚
い膜厚の酸化シリコン膜からなる誘電体膜を増速酸化に
よって生成し、次いで前記厚い膜厚の酸化シリコン膜部
分の第２導電体膜の背面に導出配線をコンタクトする方
法の２通りがある。
本発明は、背面で導出配線を接続する導電体膜のコンタ
クト部の窓面下の誘電体膜部分を厚く形成し、エツチン
グしても耐圧不良やリーク電流が生じないようにする。
クト部の窓面下の誘電体膜部分を厚く形成し、エツチン
グしても耐圧不良やリーク電流が生じないようにする。
そうすれば、導電体膜を積層し、その背面より導出配線
を導出して容量素子を小型にできる。
を導出して容量素子を小型にできる。
以下に図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかる容量素子の構造概要図を示して
おり、１１は半導体基板、 １２は５ｉｎ２膜（絶縁膜
）、１３は第１導電体膜、１５は第２導電体膜、１６は
ＳｉＯ□膜、１７はＰＳＧ膜、１８は第１導電体膜から
の導出配線（＾ｌ配線）、１９は第２導電体膜からの導
出配線（ＡＩ配線）で、２ｏはＳｉ０ｇ膜からなる誘電
体膜の膜厚の厚い部分（膜厚１ｏｏｏ人）。
おり、１１は半導体基板、 １２は５ｉｎ２膜（絶縁膜
）、１３は第１導電体膜、１５は第２導電体膜、１６は
ＳｉＯ□膜、１７はＰＳＧ膜、１８は第１導電体膜から
の導出配線（＾ｌ配線）、１９は第２導電体膜からの導
出配線（ＡＩ配線）で、２ｏはＳｉ０ｇ膜からなる誘電
体膜の膜厚の厚い部分（膜厚１ｏｏｏ人）。
２１はＳｉ０ｇ膜からなる誘電体膜の膜厚の薄い部分（
膜厚５００人）である。
膜厚５００人）である。
このように、導出配線１９のコンタクト部Ｃの背面の誘
電体膜部分２０を厚く構成すれば、誘電体膜のエツチン
グダメージによる耐圧不良やリーク電流が解消される。
電体膜部分２０を厚く構成すれば、誘電体膜のエツチン
グダメージによる耐圧不良やリーク電流が解消される。
且つ、この誘電体膜は従来の位置ずれさせた構造では、
誘電体膜に角部（コーナ一部）が存在する（第４図参照
；矢印で示す）ために、その部分での誘電体膜の膜厚精
度が低下し、また、角部に電界が集中して耐圧不良が発
生し易いといった問題が起こっていたが、本発明にかか
る容量素子の構造では誘電体膜が平坦に形成され２るた
め、そのような角部における膜厚の変動や耐圧不良が解
消されて容量素子が高品質化される。
誘電体膜に角部（コーナ一部）が存在する（第４図参照
；矢印で示す）ために、その部分での誘電体膜の膜厚精
度が低下し、また、角部に電界が集中して耐圧不良が発
生し易いといった問題が起こっていたが、本発明にかか
る容量素子の構造では誘電体膜が平坦に形成され２るた
め、そのような角部における膜厚の変動や耐圧不良が解
消されて容量素子が高品質化される。
次に、本発明にかかる容量素子の製造方法を説明すると
、第２図（ａ）〜（ｅ）は本発明にかかる形成方法（１
）の工程順断面図である。
、第２図（ａ）〜（ｅ）は本発明にかかる形成方法（１
）の工程順断面図である。
このような誘電体膜の膜厚の厚い部分２０と誘電体膜の
膜厚の薄い部分２１を形成するためには、第１導電体膜
１３の形成後、膜厚の厚い誘電体膜を形成し、それをパ
ターンニングして導出配線１９のコンタクト部Ｃの背面
にのみ誘電体膜の膜厚の厚い部分２０を残こし、次に、
膜厚の薄い誘電体膜２１を全面に被着する方法が一般的
な形成方法である。なお、そのＳｉＯ□膜からなる誘電
体膜は熱酸化して生成しても良いし、また、ＣＶＤ法で
被着しても良い。
膜厚の薄い部分２１を形成するためには、第１導電体膜
１３の形成後、膜厚の厚い誘電体膜を形成し、それをパ
ターンニングして導出配線１９のコンタクト部Ｃの背面
にのみ誘電体膜の膜厚の厚い部分２０を残こし、次に、
膜厚の薄い誘電体膜２１を全面に被着する方法が一般的
な形成方法である。なお、そのＳｉＯ□膜からなる誘電
体膜は熱酸化して生成しても良いし、また、ＣＶＤ法で
被着しても良い。
順を追って説明すると、
第２図（ａ）参照：従来法と同様に、半導体基板１１の
Ｓｉｎ、膜１２（膜厚６０００人）上に、燐をドープし
た導電性多結晶シリコン膜（膜厚４０００人）をＣＶＤ
法で被着し、ＲＩＥ法で垂直にエツチングし、パターン
ニングして第１導電体膜１３を形成する。
Ｓｉｎ、膜１２（膜厚６０００人）上に、燐をドープし
た導電性多結晶シリコン膜（膜厚４０００人）をＣＶＤ
法で被着し、ＲＩＥ法で垂直にエツチングし、パターン
ニングして第１導電体膜１３を形成する。
第２図℃）参照；次いで、全面にＣＶＤ法によってＳｉ
Ｏ２膜２０（膜厚１０００人）を被着する。
Ｏ２膜２０（膜厚１０００人）を被着する。
第２図（Ｃ）参照；次いで、パターンニングして第１導
電体膜１３上の所定位置のみに選択的に５ｉＣｈ膜２０
を残存させて、他を除去する。
電体膜１３上の所定位置のみに選択的に５ｉＣｈ膜２０
を残存させて、他を除去する。
第２図（ｄ）参照；次いで、温度１０００〜１１００°
Ｃの酸化雰囲気中で導電性多結晶シリコン膜の表面を熱
酸化して、キャパシタの誘電体膜になる薄いＳｉｎｇ膜
２１（膜厚５００人）を生成する。
Ｃの酸化雰囲気中で導電性多結晶シリコン膜の表面を熱
酸化して、キャパシタの誘電体膜になる薄いＳｉｎｇ膜
２１（膜厚５００人）を生成する。
第２図（ｅ）参照；次いで、その上に燐をドープした導
電性多結晶シリコン膜（膜厚４０００人）をＣＶＤ法で
被着し、ＲＩＥ法でエツチングしパターンニングして第
２導電体膜１５を形成し、その第２導電体膜の表面を熱
酸化してＳｉｎ、膜１６を生成する。
電性多結晶シリコン膜（膜厚４０００人）をＣＶＤ法で
被着し、ＲＩＥ法でエツチングしパターンニングして第
２導電体膜１５を形成し、その第２導電体膜の表面を熱
酸化してＳｉｎ、膜１６を生成する。
しかる後、ＰＳＧ膜１７（膜厚１μｍ程度）をＣＶＤ法
で被着し、次に、第２導電体膜１５からの導出配線のコ
ンタクト部Ｃを厚いＳｉｎ、膜２０上に形成して第２導
電体膜１５からの導出配線１９ （Ａｌ膜）を作成し、
また、第１導電体膜１３からの導出配線のコンタクト部
を窓あけして導出配線１８ （Ａｔ膜）を形成して第１
図のように完成させる。
で被着し、次に、第２導電体膜１５からの導出配線のコ
ンタクト部Ｃを厚いＳｉｎ、膜２０上に形成して第２導
電体膜１５からの導出配線１９ （Ａｌ膜）を作成し、
また、第１導電体膜１３からの導出配線のコンタクト部
を窓あけして導出配線１８ （Ａｔ膜）を形成して第１
図のように完成させる。
また、第３図（ａ）〜（ｄ）は本発明にかかる形成方法
（Ｉｆ）の工程順断面図である。上記の形成方法は工程
が増加するが、それに対して本形成方法は簡略化される
形成方法であり、以下に順を追って説明する。
（Ｉｆ）の工程順断面図である。上記の形成方法は工程
が増加するが、それに対して本形成方法は簡略化される
形成方法であり、以下に順を追って説明する。
第３図（ａ）参照；従来法と同様に、半導体基板１１の
Ｓｉｎ、膜１２（膜厚６０００人）上に、燐をドープし
た導電性多結晶シリコン膜（膜厚４０００人）をＣＶＤ
法で被着し、ＲＩＥ法で垂直にエツチングし、パターン
ニングして第１導電体膜１３を形成する。
Ｓｉｎ、膜１２（膜厚６０００人）上に、燐をドープし
た導電性多結晶シリコン膜（膜厚４０００人）をＣＶＤ
法で被着し、ＲＩＥ法で垂直にエツチングし、パターン
ニングして第１導電体膜１３を形成する。
第３図（ｂ）参照；次いで、導出配線のコンタクト部の
背面となる部分に、予め燐イオンを注入しておく。
背面となる部分に、予め燐イオンを注入しておく。
第３図（Ｃ）参照；次いで、温度１０００〜１１００°
Ｃの酸化雰囲気中で導電性多結晶シリコン膜の表面を熱
酸化する。そうすると、燐イオンの注入部分は増速酸化
されて膜厚の厚い誘電体膜２０が生成され、他の部分に
は膜厚の薄い誘電体膜２１が生成され、且つ、上記のイ
オン注入量を選択すれば誘電体膜の膜厚の厚い部分２０
を膜厚１０００人とし、薄い部分２１を膜厚５００人と
することができる。
Ｃの酸化雰囲気中で導電性多結晶シリコン膜の表面を熱
酸化する。そうすると、燐イオンの注入部分は増速酸化
されて膜厚の厚い誘電体膜２０が生成され、他の部分に
は膜厚の薄い誘電体膜２１が生成され、且つ、上記のイ
オン注入量を選択すれば誘電体膜の膜厚の厚い部分２０
を膜厚１０００人とし、薄い部分２１を膜厚５００人と
することができる。
第３図（ｄ）参照；次いで、その上に燐をドープした導
電性多結晶シリコン膜（膜厚４０００人）をＣＶＤ法で
被着し、ＲＩＥ法でエツチングしパターンニングして第
２導電体膜１５を形成し、その第２導電体膜の表面を熱
酸化してＳｉｎｇ膜１６を生成する。
電性多結晶シリコン膜（膜厚４０００人）をＣＶＤ法で
被着し、ＲＩＥ法でエツチングしパターンニングして第
２導電体膜１５を形成し、その第２導電体膜の表面を熱
酸化してＳｉｎｇ膜１６を生成する。
しかる後、ＰＳＧ膜１７（膜厚１μｍ程度）をＣＶＤ法
で被着した後、第２導電体膜１５からの導出配線のコン
タクト部Ｃと第１導電体膜１３からの導出配線のコンタ
クト部を窓あけし、Ａｌ膜からなる導出配線１８．１９
を形成して第１図のように完成させる。この形成方法に
よれば、第２図に説明した方法より簡単に作成すること
ができる。
で被着した後、第２導電体膜１５からの導出配線のコン
タクト部Ｃと第１導電体膜１３からの導出配線のコンタ
クト部を窓あけし、Ａｌ膜からなる導出配線１８．１９
を形成して第１図のように完成させる。この形成方法に
よれば、第２図に説明した方法より簡単に作成すること
ができる。
なお、この第３図（Ｃ）で説明した増速酸化法において
、燐イオンを注入する代わりに、シリコンイオンを注入
して多結晶シリコンの結晶性を破壊して増速酸化する方
法を採っても良い。
、燐イオンを注入する代わりに、シリコンイオンを注入
して多結晶シリコンの結晶性を破壊して増速酸化する方
法を採っても良い。
以上の説明から明らかなように、本発明によれば導電体
膜を重ね合わせて容量素子を小型化しても、容量素子の
特性は低下せず、従って、ＩＣの高集積化に顕著に寄与
させることができる。
膜を重ね合わせて容量素子を小型化しても、容量素子の
特性は低下せず、従って、ＩＣの高集積化に顕著に寄与
させることができる。
第１図は本発明にかかる容量素子の構造概要図、第２図
は本発明にかかる形成方法（１）の工程順断面図、 第３図は本発明にかかる形成方法（ｎ）の工程順断面図
、 第４図は従来の容量素子の構造概要図、第５図は従来の
形成方法の工程順断面図である。 図において、 １２はＳｉｎｇ １，１１は半導体基板、 ２゜ ３．１３は第１導電体膜、 ４はＳｉ０ｇ膜（誘電体膜）、 ５．１５は第２導電体膜、６゜ ７．１７はＰＳＧ膜、 ８、 ９．１８．１９は導出配線、 ２０は厚いＳｉ０ｇ膜（厚い誘電体膜）２１は薄いＳｉ
０ｇ膜（薄い誘電体膜）Ｃはコンタクト部 を示している。 １６はＳｉｎｇ 第 図 ４３消４ｔ＠！ 従濠、、ｌ、？ｆ′ｆハ端遣磯零口 第４図
は本発明にかかる形成方法（１）の工程順断面図、 第３図は本発明にかかる形成方法（ｎ）の工程順断面図
、 第４図は従来の容量素子の構造概要図、第５図は従来の
形成方法の工程順断面図である。 図において、 １２はＳｉｎｇ １，１１は半導体基板、 ２゜ ３．１３は第１導電体膜、 ４はＳｉ０ｇ膜（誘電体膜）、 ５．１５は第２導電体膜、６゜ ７．１７はＰＳＧ膜、 ８、 ９．１８．１９は導出配線、 ２０は厚いＳｉ０ｇ膜（厚い誘電体膜）２１は薄いＳｉ
０ｇ膜（薄い誘電体膜）Ｃはコンタクト部 を示している。 １６はＳｉｎｇ 第 図 ４３消４ｔ＠！ 従濠、、ｌ、？ｆ′ｆハ端遣磯零口 第４図
Claims (3)
- （１）第１導電体膜と第２導電体膜との間に誘電体膜を
介在させた容量素子構造であって、 背面で導出配線が接続する前記第１導電体膜または第２
導電体膜のコンタクト部に相対する前記誘電体膜部分の
膜厚が他の誘電体膜部分の膜厚より厚く構成されている
容量素子を設けてなることを特徴とする半導体装置。 - （２）多結晶シリコン膜からなる第１導電体膜の表面に
選択的に誘電体膜の膜厚よりも厚い膜厚の酸化シリコン
膜を形成し、次いで、熱酸化して前記第１導電体膜全面
に酸化シリコン膜からなる誘電体膜を生成し、次いで第
２導電体膜を形成し、前記厚い膜厚の酸化シリコン腰部
分の該第２導電体膜の背面に導出配線をコンタクトする
工程が含まれてなることを特徴とする半導体装置の製造
方法。 - （３）多結晶シリコン膜からなる第１導電体膜に部分的
に不純物イオンを注入し、次いで、熱酸化して前記第１
導電体膜に酸化シリコン膜からなる誘電体膜を生成し、
同時に前記不純物イオンの注入部分に該誘電体膜の膜厚
よりも厚い膜厚の酸化シリコン膜からなる誘電体膜を増
速酸化によって生成し、次いで第２導電体膜を形成し、
該厚い膜厚の誘電体膜部分の該第２導電体膜の背面に導
出配線をコンタクトする工程が含まれてなることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP748189A JPH02187061A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP748189A JPH02187061A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02187061A true JPH02187061A (ja) | 1990-07-23 |
Family
ID=11666958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP748189A Pending JPH02187061A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02187061A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374578A (en) * | 1992-02-25 | 1994-12-20 | Ramtron International Corporation | Ozone gas processing for ferroelectric memory circuits |
| US6166424A (en) * | 1997-07-03 | 2000-12-26 | Matsushita Electronics Corporation | Capacitance structure for preventing degradation of the insulating film |
-
1989
- 1989-01-13 JP JP748189A patent/JPH02187061A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374578A (en) * | 1992-02-25 | 1994-12-20 | Ramtron International Corporation | Ozone gas processing for ferroelectric memory circuits |
| US6166424A (en) * | 1997-07-03 | 2000-12-26 | Matsushita Electronics Corporation | Capacitance structure for preventing degradation of the insulating film |
| US6562677B1 (en) | 1997-07-03 | 2003-05-13 | Matsushita Electric Industrial Co., Ltd. | Capacitance element and method of manufacturing the same |
| US6818498B2 (en) * | 1997-07-03 | 2004-11-16 | Matsushita Electric Industrial Co., Ltd. | Capacitance element and method of manufacturing the same |
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