JPH0661421A - キャパシタの製造方法 - Google Patents
キャパシタの製造方法Info
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- JPH0661421A JPH0661421A JP21056592A JP21056592A JPH0661421A JP H0661421 A JPH0661421 A JP H0661421A JP 21056592 A JP21056592 A JP 21056592A JP 21056592 A JP21056592 A JP 21056592A JP H0661421 A JPH0661421 A JP H0661421A
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Abstract
(57)【要約】
【目的】 本発明は，Si基板上への Si3N4膜を誘電体膜
としたキャパシタの製造方法に関し，キャパシタ用の S
i3N4膜として，ピンホールのなく，しかも，他の目的で
形成した Si3N4膜を利用することを目的とする。 【構成】 蓄積電極となるSi基板１上に形成した Si3N4
膜２を少なくとも活性領域とキャパシタ形成領域に残し
てパターニングする工程と, Si3N4膜２をマスクとし
て, Si基板１を選択酸化して, フィールドSiO2膜３を形
成し, 同時に,Si3N4膜２表面にSiO2膜４を形成しする工
程と, Si3N4膜２並びにSiO2膜４をキャパシタ形成領域
を残してエッチング除去し, キャパシタ形成領域上の S
i3N4膜２をSiO2膜４と併せて誘電体膜５とする工程と,
Si基板１上に導電膜６を被覆し, パターニングして対向
電極とする工程とを含むように構成する。
としたキャパシタの製造方法に関し，キャパシタ用の S
i3N4膜として，ピンホールのなく，しかも，他の目的で
形成した Si3N4膜を利用することを目的とする。 【構成】 蓄積電極となるSi基板１上に形成した Si3N4
膜２を少なくとも活性領域とキャパシタ形成領域に残し
てパターニングする工程と, Si3N4膜２をマスクとし
て, Si基板１を選択酸化して, フィールドSiO2膜３を形
成し, 同時に,Si3N4膜２表面にSiO2膜４を形成しする工
程と, Si3N4膜２並びにSiO2膜４をキャパシタ形成領域
を残してエッチング除去し, キャパシタ形成領域上の S
i3N4膜２をSiO2膜４と併せて誘電体膜５とする工程と,
Si基板１上に導電膜６を被覆し, パターニングして対向
電極とする工程とを含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は，シリコン(Si)基板上へ
の窒化シリコン(Si3N4) 膜を誘電体膜としたキャパシタ
の構造とその製造方法に関する。
の窒化シリコン(Si3N4) 膜を誘電体膜としたキャパシタ
の構造とその製造方法に関する。
【０００２】近年，半導体デバイスの高集積化，微細化
にともない，キャパシタも外付けからワンチップ化され
ているため，面積を小さく，容量を大きくとる必要があ
る。
にともない，キャパシタも外付けからワンチップ化され
ているため，面積を小さく，容量を大きくとる必要があ
る。
【０００３】
【従来の技術】図３は従来例の説明図である。図におい
て，１はSi基板，３はフィールドSiO2膜，９は埋没拡散
層，10はエピタキシャル層, 11はトレンチ, 12は蓄積電
極, ベース引き出し電極となるポリSi膜, 13は Si3N
4膜, 14はSiO2膜, 15は対向電極, エミッタ電極となる
ポリSi膜,16はカバーSiO2膜, 17はAl等の配線電極であ
る。
て，１はSi基板，３はフィールドSiO2膜，９は埋没拡散
層，10はエピタキシャル層, 11はトレンチ, 12は蓄積電
極, ベース引き出し電極となるポリSi膜, 13は Si3N
4膜, 14はSiO2膜, 15は対向電極, エミッタ電極となる
ポリSi膜,16はカバーSiO2膜, 17はAl等の配線電極であ
る。
【０００４】従来，図３に示すようなSi基板１上のキャ
パシタの誘電体膜には，二酸化シリコン(SiO2)膜が当
初，用いられてきたが, Si3N4膜13の誘電率がSiO2膜の
誘電率の約２倍と大きいため，微小面積で大容量を得る
ため，次第に Si3N4膜13を誘電体膜として用いるように
なった。しかし，従来の Si3N4膜13の製造技術により形
成した Si3N4膜13には次のような問題があった。
パシタの誘電体膜には，二酸化シリコン(SiO2)膜が当
初，用いられてきたが, Si3N4膜13の誘電率がSiO2膜の
誘電率の約２倍と大きいため，微小面積で大容量を得る
ため，次第に Si3N4膜13を誘電体膜として用いるように
なった。しかし，従来の Si3N4膜13の製造技術により形
成した Si3N4膜13には次のような問題があった。
【０００５】第１に，ＣＶＤ法等により形成した Si3N4
膜13は，膜の成長時にピンホールが発生しやすい。第２
に， Si3N4膜13を誘電体膜として用いるキャパシタを製
造する場合には，キャパシタ用の誘電体膜として， Si3
N4膜13を専用に成長させていた。
膜13は，膜の成長時にピンホールが発生しやすい。第２
に， Si3N4膜13を誘電体膜として用いるキャパシタを製
造する場合には，キャパシタ用の誘電体膜として， Si3
N4膜13を専用に成長させていた。
【０００６】
【発明が解決しようとする課題】従って， Si3N4膜13の
ピンホールに起因した耐圧劣化等が起こり，半導体デバ
イスの電気的な特性が悪くなる。
ピンホールに起因した耐圧劣化等が起こり，半導体デバ
イスの電気的な特性が悪くなる。
【０００７】また，キャパシタ専用の Si3N4膜13を形成
する工程が一つ増えるといった問題があった。本発明
は，キャパシタ用の Si3N4膜13として，ピンホールのな
く，しかも，他の目的で形成した Si3N4膜13を利用する
ことを目的とする。
する工程が一つ増えるといった問題があった。本発明
は，キャパシタ用の Si3N4膜13として，ピンホールのな
く，しかも，他の目的で形成した Si3N4膜13を利用する
ことを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。図１において，１はSi基板，２は Si3N4膜，
３はフィールドSiO2膜，４はSiO2膜，５は誘電体膜，６
はポリSi膜，或いはAl膜等の導電膜，７はゲートSiO
2膜，８はゲート電極である。
図である。図１において，１はSi基板，２は Si3N4膜，
３はフィールドSiO2膜，４はSiO2膜，５は誘電体膜，６
はポリSi膜，或いはAl膜等の導電膜，７はゲートSiO
2膜，８はゲート電極である。
【０００９】本発明においては，Si基板，或いはポリSi
膜を選択的に酸化する，所謂ＬＯＣＯＳ法において，マ
スクとして用いる非酸化性絶縁膜である Si3N4膜が，Si
基板，或いはポリSi膜等の酸化過程において，実際には
Si3N4膜表面に極薄く50Å程度の自然SiO2膜で覆われ,
ピンホールのない Si3N4膜となるので, この自然SiO2膜
と Si3N4膜の二層をキャパシタの誘電体膜として利用す
る。
膜を選択的に酸化する，所謂ＬＯＣＯＳ法において，マ
スクとして用いる非酸化性絶縁膜である Si3N4膜が，Si
基板，或いはポリSi膜等の酸化過程において，実際には
Si3N4膜表面に極薄く50Å程度の自然SiO2膜で覆われ,
ピンホールのない Si3N4膜となるので, この自然SiO2膜
と Si3N4膜の二層をキャパシタの誘電体膜として利用す
る。
【００１０】即ち，本発明の目的は，図１（ａ）に示す
ように，蓄積電極となるSi基板１上に形成した Si3N4膜
２を少なくとも活性領域とキャパシタ形成領域に残して
パターニングする工程と,図１（ｂ）に示すように， Si
3N4膜２をマスクとして, Si基板１を選択酸化して, フ
ィールドSiO2膜３を形成し, 同時に, Si3N4膜２表面
に, Si3N4膜２に比べて薄いSiO2膜４を形成しする工程
と,図１（ｃ）に示すように， Si3N4膜５, 並びに, Si
3N4膜５上のSiO2膜４を,キャパシタ形成領域を残してエ
ッチング除去し, キャパシタ形成領域上の Si3N4膜２を
SiO2膜４と併せて誘電体膜５とする工程と,図１（ｄ）
に示すように，Si基板１上にポリSi膜，或いはAl膜等の
導電膜６を被覆し, パターニングして対向電極とする工
程とを含むことにより達成される。
ように，蓄積電極となるSi基板１上に形成した Si3N4膜
２を少なくとも活性領域とキャパシタ形成領域に残して
パターニングする工程と,図１（ｂ）に示すように， Si
3N4膜２をマスクとして, Si基板１を選択酸化して, フ
ィールドSiO2膜３を形成し, 同時に, Si3N4膜２表面
に, Si3N4膜２に比べて薄いSiO2膜４を形成しする工程
と,図１（ｃ）に示すように， Si3N4膜５, 並びに, Si
3N4膜５上のSiO2膜４を,キャパシタ形成領域を残してエ
ッチング除去し, キャパシタ形成領域上の Si3N4膜２を
SiO2膜４と併せて誘電体膜５とする工程と,図１（ｄ）
に示すように，Si基板１上にポリSi膜，或いはAl膜等の
導電膜６を被覆し, パターニングして対向電極とする工
程とを含むことにより達成される。
【００１１】
【作用】本発明においては，Si基板，或いはポリSi膜上
にパターニングされた Si3N4膜をマスクとして選択酸化
（ＬＯＣＯＳ）法によりSi基板，或いはポリSi膜を酸化
してSiO2膜とすると同時に， Si3N4膜上にも極薄く自然
SiO2膜が形成されるため，ピンホールのない良質の Si3
N4膜が得られ，これをキャパシタの誘電体膜として用い
るので，キャパシタの品質，特性が向上する。
にパターニングされた Si3N4膜をマスクとして選択酸化
（ＬＯＣＯＳ）法によりSi基板，或いはポリSi膜を酸化
してSiO2膜とすると同時に， Si3N4膜上にも極薄く自然
SiO2膜が形成されるため，ピンホールのない良質の Si3
N4膜が得られ，これをキャパシタの誘電体膜として用い
るので，キャパシタの品質，特性が向上する。
【００１２】それとともに， Si3N4膜は選択酸化のマス
クに用いたものを利用するので，工程の短縮にもつなが
る。
クに用いたものを利用するので，工程の短縮にもつなが
る。
【００１３】
【実施例】図１は本発明の原理説明図兼第１の実施例の
工程順模式断面図，図２は本発明の他の実施例の工程順
模式断面図である。
工程順模式断面図，図２は本発明の他の実施例の工程順
模式断面図である。
【００１４】図において，１はSi基板，３はフィールド
SiO2膜，９は埋没拡散層，10はエピタキシャル層, 11は
トレンチ, 12は蓄積電極, ベース引き出し電極となるポ
リSi膜, 13は Si3N4膜, 14はSiO2膜, 15は対向電極, エ
ミッタ電極となるポリSi膜,16はカバーSiO2膜, 17はAl
等の配線電極である。
SiO2膜，９は埋没拡散層，10はエピタキシャル層, 11は
トレンチ, 12は蓄積電極, ベース引き出し電極となるポ
リSi膜, 13は Si3N4膜, 14はSiO2膜, 15は対向電極, エ
ミッタ電極となるポリSi膜,16はカバーSiO2膜, 17はAl
等の配線電極である。
【００１５】本発明の第１の実施例は，選択酸化法によ
りフィールドSiO2膜を形成する時のマスクとなる Si3N4
膜を，キャパシタのピンホールのない誘電体膜として利
用する方法である。
りフィールドSiO2膜を形成する時のマスクとなる Si3N4
膜を，キャパシタのピンホールのない誘電体膜として利
用する方法である。
【００１６】本発明の第１の実施例を図１の工程順模式
断面図により説明するが，活性領域であるＭＯＳＦＥＴ
の製造プロセスについては, フィールドSiO2膜３による
素子分離後の工程は，本発明と直接関係ないので，キャ
パシタ形成領域についてのみ説明する。
断面図により説明するが，活性領域であるＭＯＳＦＥＴ
の製造プロセスについては, フィールドSiO2膜３による
素子分離後の工程は，本発明と直接関係ないので，キャ
パシタ形成領域についてのみ説明する。
【００１７】図１（ａ）に示すように，蓄積電極となる
Si基板, 或いはエピタキシャル層１上に，ＣＶＤ法によ
って，1,000 Åの厚さに Si3N4膜２を被着する。その
後, 図示しないレジスト膜をマスクとしてリソグラフィ
法により, 被着した Si3N4膜２を, 少なくとも活性領域
とキャパシタ形成領域を残して, パターニングし, エッ
チング除去する。
Si基板, 或いはエピタキシャル層１上に，ＣＶＤ法によ
って，1,000 Åの厚さに Si3N4膜２を被着する。その
後, 図示しないレジスト膜をマスクとしてリソグラフィ
法により, 被着した Si3N4膜２を, 少なくとも活性領域
とキャパシタ形成領域を残して, パターニングし, エッ
チング除去する。
【００１８】次に, 図１（ｂ）に示すように， Si3N4膜
２をマスクとして, Si基板１を熱酸化法により選択酸化
して, フィールドSiO2膜３を 6,000Åの厚さに形成し,
活性領域, 並びに, キャパシタ形成領域を絶縁分離す
る。
２をマスクとして, Si基板１を熱酸化法により選択酸化
して, フィールドSiO2膜３を 6,000Åの厚さに形成し,
活性領域, 並びに, キャパシタ形成領域を絶縁分離す
る。
【００１９】この時, 同時に, Si3N4膜２表面には Si3
N4膜２の質さに比べて極く薄い50Å程度の自然SiO2膜４
が形成されて, ピンホールのない良質な Si3N4膜２が得
られることとなる。
N4膜２の質さに比べて極く薄い50Å程度の自然SiO2膜４
が形成されて, ピンホールのない良質な Si3N4膜２が得
られることとなる。
【００２０】続いて, 図１（ｃ）に示すように， Si3N4
膜２, 並びに, Si3N4膜２上のSiO2膜４を, キャパシタ
形成領域上を残してエッチング除去し, キャパシタ形成
領域上の Si3N4膜２をSiO2膜４と併せて誘電体膜５とし
て利用する。
膜２, 並びに, Si3N4膜２上のSiO2膜４を, キャパシタ
形成領域上を残してエッチング除去し, キャパシタ形成
領域上の Si3N4膜２をSiO2膜４と併せて誘電体膜５とし
て利用する。
【００２１】この後，活性領域についても，ＭＯＳトラ
ンジスタが同時進行で形成されており，図１（ｄ）に示
すように，Si基板１上に，ＣＶＤ法により厚さ 2,000Å
のゲート電極８用のポリSi膜と同時か，或いは, スパッ
タ法により厚さ１μｍのAl膜等の配線膜と同時に，導電
膜６を被覆し, パターニングして対向電極を形成する。
ンジスタが同時進行で形成されており，図１（ｄ）に示
すように，Si基板１上に，ＣＶＤ法により厚さ 2,000Å
のゲート電極８用のポリSi膜と同時か，或いは, スパッ
タ法により厚さ１μｍのAl膜等の配線膜と同時に，導電
膜６を被覆し, パターニングして対向電極を形成する。
【００２２】本発明の第２の実施例は，選択酸化法のマ
スクとして用いた Si3N4膜を，キャパシタの誘電体膜と
して利用するとともに，エミッタ自己整合型バイポーラ
トランジスタのベース引出電極，或いは，図示しないコ
レクタ電極，抵抗等に用いるポリSi膜15を，キャパシタ
の蓄積電極としても利用した方法である。
スクとして用いた Si3N4膜を，キャパシタの誘電体膜と
して利用するとともに，エミッタ自己整合型バイポーラ
トランジスタのベース引出電極，或いは，図示しないコ
レクタ電極，抵抗等に用いるポリSi膜15を，キャパシタ
の蓄積電極としても利用した方法である。
【００２３】本発明の第２の実施例を図２の工程順模式
断面図により説明するが，活性領域であるバイポーラト
ランジスタの製造プロセスは本発明と直接関係ないの
で，キャパシタ形成領域についてのみ説明する。
断面図により説明するが，活性領域であるバイポーラト
ランジスタの製造プロセスは本発明と直接関係ないの
で，キャパシタ形成領域についてのみ説明する。
【００２４】図２（ａ）に示すように，Si基板１上にト
レンチ11形成後，ベース電極引き出し用にも用いるポリ
Si膜12を，ＣＶＤ法により 3,000Åの厚さに被着し, 続
いて, ＣＶＤ法により Si3N4膜13を 700Åの厚さに積層
し, Si3N4膜13をパターニングして素子分離部分をエッ
チング除去する。
レンチ11形成後，ベース電極引き出し用にも用いるポリ
Si膜12を，ＣＶＤ法により 3,000Åの厚さに被着し, 続
いて, ＣＶＤ法により Si3N4膜13を 700Åの厚さに積層
し, Si3N4膜13をパターニングして素子分離部分をエッ
チング除去する。
【００２５】次に, 図２（ｂ）に示すように， Si3N4膜
13をマスクとして, ポリSi膜12を熱酸化法により選択酸
化して, 素子分離SiO2膜14を6,000 Åの厚さに形成し,
活性領域, 並びに, キャパシタ形成領域等を絶縁分離す
る。
13をマスクとして, ポリSi膜12を熱酸化法により選択酸
化して, 素子分離SiO2膜14を6,000 Åの厚さに形成し,
活性領域, 並びに, キャパシタ形成領域等を絶縁分離す
る。
【００２６】この時, 同時に, Si3N4膜13の表面には S
i3N4膜13の厚さに比べて極く薄い50Å程度の自然SiO2膜
14が形成されて, ピンホールのない良質な Si3N4膜13が
得られることとなる。
i3N4膜13の厚さに比べて極く薄い50Å程度の自然SiO2膜
14が形成されて, ピンホールのない良質な Si3N4膜13が
得られることとなる。
【００２７】そして，キャパシタの対抗電極用のポリSi
膜15をＣＶＤ法により， 1,500Åの厚さに成長する。続
いて, 図２（ｃ）に示すように，キャパシタ形成領域の
ポリSi膜15, 自然SiO2膜14, Si3N4膜13を残して, 他の
部分のポリSi膜15, 自然SiO2膜14, Si3N4膜13をレジス
ト膜をマスクとしてＲＩＥによる異方性ドライエッチン
グにより全部エッチング除去し，キャパシタ形成領域上
の Si3N4膜13を自然SiO2膜14と併せて誘電体膜として利
用する。
膜15をＣＶＤ法により， 1,500Åの厚さに成長する。続
いて, 図２（ｃ）に示すように，キャパシタ形成領域の
ポリSi膜15, 自然SiO2膜14, Si3N4膜13を残して, 他の
部分のポリSi膜15, 自然SiO2膜14, Si3N4膜13をレジス
ト膜をマスクとしてＲＩＥによる異方性ドライエッチン
グにより全部エッチング除去し，キャパシタ形成領域上
の Si3N4膜13を自然SiO2膜14と併せて誘電体膜として利
用する。
【００２８】この後，活性領域についても，エミッタ自
己整合型バイポーラトランジスタが同時進行で形成され
ており，図２（ｄ）に示すように，Si基板１上に，ＣＶ
Ｄ法により厚さ 1,500ÅのポリSi膜15を成長し, カバー
SiO2膜16にコンタクト窓を開口し, スパッタ法により厚
さ１μｍのAl膜等の導電膜17を被覆し, パターニングし
て対向電極と蓄積電極の引き出し電極を形成する。
己整合型バイポーラトランジスタが同時進行で形成され
ており，図２（ｄ）に示すように，Si基板１上に，ＣＶ
Ｄ法により厚さ 1,500ÅのポリSi膜15を成長し, カバー
SiO2膜16にコンタクト窓を開口し, スパッタ法により厚
さ１μｍのAl膜等の導電膜17を被覆し, パターニングし
て対向電極と蓄積電極の引き出し電極を形成する。
【００２９】
【発明の効果】以上説明したように，本発明によれば，
Si基板，或いはポリSi膜上にパターニングされた Si3N4
膜をマスクとして選択酸化法によりSi基板，或いはポリ
Si膜を酸化してSiO2膜とすると同時に， Si3N4膜上にも
極薄く自然SiO2膜が形成されるため，ピンホールのない
良質の Si3N4膜が得られ，この Si3N4膜をキャパシタの
誘電体膜として利用しているので，キャパシタの品質向
上，工程短縮に寄与するところが大きい。
Si基板，或いはポリSi膜上にパターニングされた Si3N4
膜をマスクとして選択酸化法によりSi基板，或いはポリ
Si膜を酸化してSiO2膜とすると同時に， Si3N4膜上にも
極薄く自然SiO2膜が形成されるため，ピンホールのない
良質の Si3N4膜が得られ，この Si3N4膜をキャパシタの
誘電体膜として利用しているので，キャパシタの品質向
上，工程短縮に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の他の実施例の工程順模式断面図
【図３】 従来例の説明図
１ Si基板 ２ Si3N4膜 ３ フィールドSiO2膜 ４ SiO2膜 ５ 誘電体膜 ６ 導電膜 ７ ゲートSiO2膜 ８ ゲート電極 ９ 埋没拡散層 10 エピタキシャル層 11 トレンチ 12 ポリSi膜 13 Si3N4膜 14 SiO2膜 15 ポリSi膜 16 カバーSiO2膜 17 配線電極
Claims (1)
- 【請求項１】 蓄積電極となるシリコン基板(1) 上に形
成した窒化シリコン膜(2) を少なくとも活性領域とキャ
パシタ形成領域に残してパターニングする工程と, 該窒化シリコン膜(2) をマスクとして, 該シリコン基板
(1) を選択酸化して,フィールド酸化膜(3) を形成し,
同時に, 該窒化シリコン膜(2) 表面に, 該窒化シリコン
膜(2) に比べて薄い二酸化シリコン膜(4) を形成する工
程と, 該窒化シリコン膜(5) , 並びに, 該窒化シリコン膜(5)
上の該二酸化シリコン膜(4) を, キャパシタ形成領域を
残してエッチング除去し, キャパシタ形成領域上の該窒
化シリコン膜(2) を該二酸化シリコン膜(4) と併せて誘
電体膜(5) とする工程と, 該シリコン基板(1) 上に導電膜(6) を被覆し, パターニ
ングして対向電極とする工程とを含むことを特徴とする
キャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21056592A JPH0661421A (ja) | 1992-08-07 | 1992-08-07 | キャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21056592A JPH0661421A (ja) | 1992-08-07 | 1992-08-07 | キャパシタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661421A true JPH0661421A (ja) | 1994-03-04 |
Family
ID=16591430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21056592A Withdrawn JPH0661421A (ja) | 1992-08-07 | 1992-08-07 | キャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086805A (ja) * | 2001-09-07 | 2003-03-20 | Ricoh Co Ltd | 薄膜トランジスタ、電気絶縁膜及びそれらの製造方法 |
-
1992
- 1992-08-07 JP JP21056592A patent/JPH0661421A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086805A (ja) * | 2001-09-07 | 2003-03-20 | Ricoh Co Ltd | 薄膜トランジスタ、電気絶縁膜及びそれらの製造方法 |
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| A300 | Withdrawal of application because of no request for examination |
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