KR100425272B1 - 반도체 캐패시터 형성 방법 - Google Patents

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Abstract

본 발명은 ONO(Oxide/Nitride/Oxide) 구조의 아날로그 캐패시터를 제조함에 있어서 더블 폴리 구조의 단차와 공정의 복잡성 문제를 해결하기 위해 하나의 폴리만으로 ONO 구조의 아날로그 캐패시터를 형성하는 자기정렬 기법을 이용한 반도체 캐패시터 형성 방법에 관한 것이다.
이를 위해, 먼저 반도체 기판 위에 게이트 산화막을 형성하고, 그 위에 폴리막을 증착하며, 상기 폴리막 위에 폴리 옥사이드를 증착한다. 상기 폴리 옥사이드에 ONO 마스크를 통해 캐패시터 패턴을 형성하고, 습식식각을 통해 패턴을 형성하며, 상기 습식식각에 의해 형성된 상기 폴리막 패턴을 식각 처리하게 된다. 상기 폴리 옥사이드를 에치백 처리하여 모두 제거하며, 폴리 마스크를 사용하여 폴리 패턴을 형성하고, 형성된 상기 폴리 패턴을 식각 처리한다. 식각된 상기 폴리막 위에 열산화막을 형성하여 그 위에 질화막을 형성하고, 상기 질화막을 상기 열산화막이 형성된 두께까지 에치백 처리한다. 그리고, 상기 질화막을 플러깅(Plugging) 처리함으로써 ONO 구조의 캐패시터를 형성하게 된다. 이로써, 하나의 폴리만을 사용함으로써 공정을 단순화 및 디포커스 및 헐레이션이 예방되는 효과가 있다.

Description

반도체 캐패시터 형성 방법{Method of forming a capacitor on semiconductor devices}
본 발명은 자기정렬 기법을 이용한 반도체 캐패시터 형성 방법에 관한 것으로, 보다 상세하게는, ONO(Oxide/Nitride/Oxide) 구조의 아날로그 캐패시터를 제조함에 있어서 더블 폴리 구조의 단차와 공정의 복잡성 문제를 해결하기 위해 제 1 폴리만으로 ONO 구조의 아날로그 캐패시터를 형성하도록 하는 자기정렬 기법을 이용한 반도체 캐패시터 형성 방법에 관한 것이다.
반도체 장치를 제조하는 공정에서 캐패시터를 형성하는 다양한 방법들 중 하나인 ONO(Oxide Nitride Oxide) 구조는 캐패시터 전극 사이에 들어갈 유전물질(Dielectric Material)로서 산화막/질화막/산화막의 3층 구조를 형성하여 단층구조에서 발생할 수 있는 핀홀(Pinhole)을 방지하고 항복(Breakdown) 특성을 향상시킨다. 한편, 질화막 유전 상수(Nitride Dielectric Constant)가 산화막에 비해 훨씬 크기 때문에 캐패시턴스(Capacitance)를 증가시키므로 캐패시터를 형성하는 과정에서 채택되기도 한다.
종래 반도체 장치를 제조하기 위해 사용되고 있는 ONO 구조의 아날로그 캐패시터를 형성하는 방법은, 먼저 제 1 폴리 위에 폴리 옥사이드를 증착하고, 그 위에 나이트라이드, 산화막을 차례로 증착한 후 제 2 폴리를 마지막으로 증착하여 마스킹(Masking) 한다.
그에 따라 상기 제 2 폴리 형성에 의한 아날로그 캐패시터를 형성함으로써 캐패시터의 단차가 높아지며, 금속 공정 진행시 높은 단차에 의한 초점을 정확하게 설정할 수 없는 디포커스(Defocus) 및 헐레이션(Halation)을 유발하게 된다.
즉, 도 1을 참조하여 상세하게 살펴보면, 먼저 P형 반도체 기판(2) 위에 게이트 산화막을 형성하고(4) 그 위에 제 1 폴리막(6)을 형성한다.
상기 제 1 폴리막(6) 위에 폴리 옥사이드(8)와, 질화막(10) 및 산화막(12)을 순차적으로 적층하며, 그 위에는 제 2 폴리막(14)을 형성한다.
이와 같은 공정에 의해 ONO 구조의 캐패시터가 형성되므로써 상술한 바와 같은 디포커스 및 헐레이션이 발생될 수 있는 문제를 제공하게 된다.
이와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 공정을 단순화함은 물론 단차를 낮게 형성한 ONO 구조의 캐패시터를 형성함으로써 디포커스 및 헐레이션 발생을 예방하기 위한 반도체 캐패시터 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은, ONO 구조의 캐패시터를 형성함에 있어서 두꺼운 층의 더블 폴리를 사용하지 않고, 하나의 폴리만을 이용하여 평면적으로 캐패시터를 만들어 줌으로써 단차를 줄이고 추가적인 폴리를 사용하지 않으므로써 공정을 단순화시키도록 하는 반도체 캐패시터 형성 방법을 제공하는 것이다.
도 1은 종래의 ONO 구조의 캐패시터 형성 상태를 보여주는 공정 단면도이다.
도 2a 내지 도 2g는 본 발명의 반도체 캐패시터 형성 방법의 일 실시예에 의한 ONO 구조의 캐패시터 형성 과정을 보여주는 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 게이트 산화막
104, 104a, 104b : 폴리막 106 : 폴리 옥사이드
108 : 컨택홀 110 : 열산화막
112 : 질화막 114 : ILD층
상기 목적을 달성하기 위한 본 발명에 의한 반도체 캐패시터 형성 방법은, 반도체 기판 위에 게이트 산화막을 형성하고, 그 위에 폴리막을 증착하는 단계와, 상기 폴리막 위에 폴리 옥사이드를 증착하는 단계와, 상기 폴리 옥사이드에 ONO 마스크를 통해 캐패시터 패턴을 형성하고, 습식식각을 통해 패턴을 형성하는 단계와, 상기 습식식각에 의해 형성된 상기 폴리막 패턴을 식각 처리하는 단계와, 상기 폴리 옥사이드를 에치백 처리하여 모두 제거하는 단계와, 폴리 마스크를 사용하여 폴리 패턴을 형성하고, 형성된 상기 폴리 패턴을 식각 처리하는 단계와, 식각된 상기 폴리막 위에 열산화막을 형성하는 단계와, 상기 열산화막 위에 질화막을 형성하고, 상기 질화막을 상기 열산화막이 형성된 두께까지 에치백 처리하는 단계; 그리고, 상기 질화막을 플러깅(Plugging) 처리하여 ONO 구조의 캐패시터를 형성하는 단계를포함하는 것을 특징으로 한다.
본 발명의 바람직한 예에 의해, 상기 폴리막은 2500 내지 3500Å 두께로 증착되도록 하는 것이 바람직하다.
상기 폴리 옥사이드는 4000 내지 6000Å 정도의 두께로 두껍게 증착되며, 상기 폴리막 패턴은 110Cl2와 4N2를 사용하여 자기정렬(Self Align)에 의해 식각 처리되는 것이 바람직하다.
그리고, 상기 열산화막은 900 내지 1000℃의 온도 조건에서 약 10분간 형성하며, 이때 형성되는 두께는 50 내지 90Å 정도가 적당하다.
또한, 상기 캐패시터가 형성된 후 13000 내지 17000Å 두께로 BPSG를 형성하여 ILD층으로 사용할 수 있다.
이와 같은 본 발명에 의한 캐패시터 제조 방법은, 간단한 아날로그 회로의 형성 및 디바이스의 제조시 적절하게 사용가능하며, 작은 단위 면적의 칩 형성시 유리하다. 또한, 반도체 공정을 이용한 어떠한 디바이스에도 적용 가능하며, 동일 칩 내의 여러 다른 준위의 영역을 분리해 주는 방법으로 다양하게 적용할 수 있다.
이하, 본 발명의 실시예에 대한 설명은 첨부된 도면을 참조하여 더욱 상세하게 설명한다. 아래에 기재된 본 발명의 실시예는 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것에 불과한 것으로, 본 발명의 권리범위가 여기에 한정되는 것으로 이해되어서는 안될 것이다. 아래의 실시예로부터 다양한 변형, 변경 및 수정이 가능함은 이 분야의 통상의 지식을 가진 자에게 있어서 명백한 것이다.
먼저, 도 2a를 참조하면, 반도체 기판(100) 위에 게이트 산화막(102)을 형성하고, 그 위에 폴리막(104)을 2500 내지 3500Å 두께로 증착한다. 상기 폴리막(104) 위에는 폴리 옥사이드(106)를 4000 내지 6000Å 두께로 두껍게 증착한다.
그 후, 도 2b를 참조하면, 상기 폴리 옥사이드(106)에 ONO 마스크를 통해 캐패시터 패턴을 형성하고, 습식식각을 통해 선택적인 패턴을 형성하게 되며, 이때 작은 컨택홀(108)이 형성된다.
도 2c를 참조하면, 상기 습식식각에 의해 패턴을 형성하며, 상기 폴리막(104)을 110Cl2와 4N2를 사용하여 자기정렬(Self Align)에 의한 식각 처리한다. 그리고, 상기 폴리 옥사이드(106)를 에치백(Etchback) 처리하며, 그 결과 도 2c에서 보는 바와 같이, 상기 폴리 옥사이드(106)는 모두 제거된다.
또한, 폴리 마스크를 사용하여 폴리 패턴을 형성하게 되며, 형성된 상기 폴리 패턴을 110Cl2와 4N2를 사용하여 건식 식각 처리하게 된다.
도 2d를 참조하면, 식각된 상기 폴리막(104a, 104b) 위에 열산화막(110)을 900 내지 1000℃의 온도 조건에서 약 10분간 형성한다. 이때 형성되는 상기 열산화막(110)의 두께는 50 내지 90Å 정도가 되게 한다.
도 2e를 참조하면, 그 후 상기 열산화막(110) 위에는 다시 질화막(112)을 4000 내지 6000Å 두께로 형성하게 되며, 이렇게 형성된 질화막(112)은 상기 열산화막(110)이 형성된 두께까지 에치백 처리됨으로써, 도 2f에서 보는 바와 같이, 상기 질화막(112)을 플러깅(Plugging)하여 ONO 구조의 캐패시터가 형성된다.
그 후 도 2g를 참조하면, BPSG(Boro Phospho Silicate Glass)를 13000 내지 17000Å 두께로 증착하여 캐패시터 이외의 부분의 산화막을 ILD층(114, Inter Layer Dielectric)으로 사용한다.
이와 같이 본 발명의 실시예에 의하면, 폴리막(104) 위에 폴리 옥사이드(106)를 전체적으로 두껍게 덮은 후 이를 마스크를 통해 작은 컨택을 형성한 후 이를 이용하여 폴리막(104) 위까지 식각한다. 그 후 산화와 나이트라이드 증착을 통해 플랫 캐패시터를 형성하게 된다.
따라서, 본 발명에 의하면, 이중 구조의 폴리를 사용하지 않고 하나의 폴리만을 사용함으로써 공정을 단순화함은 물론 단차를 낮게 형성한 ONO 구조의 캐패시터를 형성함으로써 디포커스 및 헐레이션이 예방되는 효과가 있다.
그리고, ONO 구조의 캐패시터를 형성함에 있어서 두꺼운 층의 더블 폴리를 사용하지 않고, 하나의 폴리만을 이용하여 평면적으로 캐패시터를 만들어 줌으로써 단차를 줄이고 추가적인 폴리를 사용하지 않으므로써 공정이 단순화되어 반도체 제조비용이 절감되는 효과가 있다.

Claims (6)

  1. 반도체 기판 위에 게이트 산화막을 형성하고, 그 위에 폴리막을 증착하는 단계와;
    상기 폴리막 위에 폴리 옥사이드를 증착하는 단계와;
    상기 폴리 옥사이드에 ONO 마스크를 통해 캐패시터 패턴을 형성하고, 습식식각을 통해 패턴을 형성하는 단계와;
    상기 습식식각에 의해 형성된 상기 폴리막 패턴을 식각 처리하는 단계와;
    상기 폴리 옥사이드를 에치백 처리하여 모두 제거하는 단계와;
    폴리 마스크를 사용하여 폴리 패턴을 형성하고, 형성된 상기 폴리 패턴을 식각 처리하는 단계와;
    식각된 상기 폴리막 위에 열산화막을 형성하는 단계와;
    상기 열산화막 위에 질화막을 형성하고, 상기 질화막을 상기 열산화막이 형성된 두께까지 에치백 처리하는 단계; 그리고,
    상기 질화막을 플러깅(Plugging) 처리하여 ONO 구조의 캐패시터를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 폴리막은,
    2500 내지 3500Å 두께로 증착되는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 폴리 옥사이드는,
    4000 내지 6000Å 두께로 두껍게 증착되는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 폴리막 패턴은,
    110Cl2와 4N2를 사용하여 자기정렬(Self Align)에 의해 식각 처리되는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  5. 제 1 항에 있어서,
    상기 열산화막은.
    50 내지 90Å 두께로 형성되는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
  6. 제 1 항에 있어서,
    상기 캐패시터가 형성된 후 13000 내지 17000Å 두께로 BPSG를 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 캐패시터 형성 방법.
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