JP2001267521A - 強誘電体メモリ素子 - Google Patents
強誘電体メモリ素子Info
- Publication number
- JP2001267521A JP2001267521A JP2000080681A JP2000080681A JP2001267521A JP 2001267521 A JP2001267521 A JP 2001267521A JP 2000080681 A JP2000080681 A JP 2000080681A JP 2000080681 A JP2000080681 A JP 2000080681A JP 2001267521 A JP2001267521 A JP 2001267521A
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- layer
- ferroelectric memory
- capacitor
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】従来の強誘電体メモリ素子は基板に対して水平
に配置してあるため、高集積化するときキャパシタの容
量を十分にとることができなかった。 【解決手段】第一電極層１０２と第二電極層１０３には
さまれた強誘電体層１０４からなるキャパシタを、基板
１０５に対して垂直に配置した構成をとる。特に強誘電
体層としてBi系層状化合物を用いる。
に配置してあるため、高集積化するときキャパシタの容
量を十分にとることができなかった。 【解決手段】第一電極層１０２と第二電極層１０３には
さまれた強誘電体層１０４からなるキャパシタを、基板
１０５に対して垂直に配置した構成をとる。特に強誘電
体層としてBi系層状化合物を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体層および
前記強誘電体層をはさむ電極からなるキャパシタを、基
板に対して垂直に配置する強誘電体メモリ素子に関す
る。
前記強誘電体層をはさむ電極からなるキャパシタを、基
板に対して垂直に配置する強誘電体メモリ素子に関す
る。
【０００２】
【従来の技術】近年、PbZrTiO3(PZT)やSrBi2Ta2O9(SBT)
に代表されるペロブスカイトタイプの遷移金属酸化物か
らなる強誘電体が、大容量で低消費電力を実現した不揮
発性メモリ素子の材料として実用化されようとしてい
る。素子構造としては、基板上にPtからなる下部電極の
上にゾル-ゲル法にて厚み200nm程度のPZTを形成し、更
に上部電極としてPtを形成してキャパシタとする構造が
一般的な強誘電体メモリ素子として知られている。代表
的な素子構造の側面断面図は“消えないICメモリ-FRAM
のすべて-”（川合知二著, 工業調査会）のp.9およびp.
58に詳しく記されている。また月刊Semiconductor Worl
d p.60〜p77 (1999年８月)にも代表的な強誘電体メモリ
の構造が記されている。いずれの場合も電極面と基板面
は平行である。
に代表されるペロブスカイトタイプの遷移金属酸化物か
らなる強誘電体が、大容量で低消費電力を実現した不揮
発性メモリ素子の材料として実用化されようとしてい
る。素子構造としては、基板上にPtからなる下部電極の
上にゾル-ゲル法にて厚み200nm程度のPZTを形成し、更
に上部電極としてPtを形成してキャパシタとする構造が
一般的な強誘電体メモリ素子として知られている。代表
的な素子構造の側面断面図は“消えないICメモリ-FRAM
のすべて-”（川合知二著, 工業調査会）のp.9およびp.
58に詳しく記されている。また月刊Semiconductor Worl
d p.60〜p77 (1999年８月)にも代表的な強誘電体メモリ
の構造が記されている。いずれの場合も電極面と基板面
は平行である。
【０００３】一方、材料の観点から見るとき、繰り返し
記録の耐久性に関して信頼性の高いSBTは、ぺロブスカ
イト酸化物からなる層状化合物であるため容易にc軸配
向しやすい。ここでc軸は、SBTのユニットセルの中に含
まれる(Bi2O2)+2層に関して垂直にとることとする。し
かし分極モーメントを発現する方向がa,b軸方向にほと
んどの成分をもつため、電極上にc軸配向で成膜したの
ではキャパシタとして分極モーメントを発現しない（三
原孝士, 第１７回応用物理学会スクール, “強誘電体薄
膜の基礎と応用”, 1995年）（石川ら, 第59回応用物理
学会学術講演会予稿集, 17p-G-6, p.460, 1998年）（Is
hikawa et al. Japanese Journal of Applied Physics,
Vol.38, L258, 1999年）。そこでSBTを用いる場合、成
膜方法を工夫して微結晶をランダム配向させ、基板面
（この場合は電極面）に対して垂直方向に、有効的に分
極モーメントを持たせることが行われている。またSBT
ではTaをNbで置換することで強誘電性を増強することも
行われている（上本, 応用物理67, （11）, p.1256, 19
98年）。特に組成比を SrBi2(Ta1-xNbx)2O9とすると
き、x=0.2〜0.3で分極モーメントが最大になるとされて
いる。
記録の耐久性に関して信頼性の高いSBTは、ぺロブスカ
イト酸化物からなる層状化合物であるため容易にc軸配
向しやすい。ここでc軸は、SBTのユニットセルの中に含
まれる(Bi2O2)+2層に関して垂直にとることとする。し
かし分極モーメントを発現する方向がa,b軸方向にほと
んどの成分をもつため、電極上にc軸配向で成膜したの
ではキャパシタとして分極モーメントを発現しない（三
原孝士, 第１７回応用物理学会スクール, “強誘電体薄
膜の基礎と応用”, 1995年）（石川ら, 第59回応用物理
学会学術講演会予稿集, 17p-G-6, p.460, 1998年）（Is
hikawa et al. Japanese Journal of Applied Physics,
Vol.38, L258, 1999年）。そこでSBTを用いる場合、成
膜方法を工夫して微結晶をランダム配向させ、基板面
（この場合は電極面）に対して垂直方向に、有効的に分
極モーメントを持たせることが行われている。またSBT
ではTaをNbで置換することで強誘電性を増強することも
行われている（上本, 応用物理67, （11）, p.1256, 19
98年）。特に組成比を SrBi2(Ta1-xNbx)2O9とすると
き、x=0.2〜0.3で分極モーメントが最大になるとされて
いる。
【０００４】
【発明が解決しようとする課題】これら強誘電体メモリ
素子はいずれ高集積化が進み、メモリチップ単体とし
て、あるいはロジック・メモリ混載型の集積回路に組み
込まれる形として、SRAMやDRAMと競合する日がくるはず
である。その時、強誘電体メモリに要求される条件は、
すでにDRAMで実用化されている細線ルールで素子を構成
して高密度化を達成することである。しかし従来の技術
のように強誘電体メモリ素子のキャパシタが基板に対し
て水平方向に構成されているのであれば、細線ルールを
上げて微細化すると素子当たりのキャパシタの面積が必
然的に小さくなってしまう。キャパシタ面積の低下はキ
ャパシタ自身の持つ容量を低下させるため、後段のセン
スアンプで得られる信号品質が低下し、メモリとしての
エラーレートが悪化するという問題点が引き起こされ
る。
素子はいずれ高集積化が進み、メモリチップ単体とし
て、あるいはロジック・メモリ混載型の集積回路に組み
込まれる形として、SRAMやDRAMと競合する日がくるはず
である。その時、強誘電体メモリに要求される条件は、
すでにDRAMで実用化されている細線ルールで素子を構成
して高密度化を達成することである。しかし従来の技術
のように強誘電体メモリ素子のキャパシタが基板に対し
て水平方向に構成されているのであれば、細線ルールを
上げて微細化すると素子当たりのキャパシタの面積が必
然的に小さくなってしまう。キャパシタ面積の低下はキ
ャパシタ自身の持つ容量を低下させるため、後段のセン
スアンプで得られる信号品質が低下し、メモリとしての
エラーレートが悪化するという問題点が引き起こされ
る。
【０００５】そこで本発明は、集積回路の細線ルールを
狭めて基板に対して水平方向に集積回路全体の高密度化
を行ったとしても、強誘電体からなるキャパシタの容量
を低下させることなく高密度のメモリ素子を提供するこ
とを目的とする。
狭めて基板に対して水平方向に集積回路全体の高密度化
を行ったとしても、強誘電体からなるキャパシタの容量
を低下させることなく高密度のメモリ素子を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、下記の
強誘電体メモリ素子が提供される。
強誘電体メモリ素子が提供される。
【０００７】請求項１記載の強誘電体メモリ素子は、第
一電極層と第二電極層からなる平行平板にはさまれた強
誘電体層からなるキャパシタを、基板に対して垂直に配
置することを特徴とする。
一電極層と第二電極層からなる平行平板にはさまれた強
誘電体層からなるキャパシタを、基板に対して垂直に配
置することを特徴とする。
【０００８】このような素子構造であれば集積回路の細
線ルールを狭めて基板に対して水平方向に集積回路全体
の微細化を行ったとしても、強誘電体からなるキャパシ
タの容量を低下させることなく高密度のメモリ素子を実
現することができる。
線ルールを狭めて基板に対して水平方向に集積回路全体
の微細化を行ったとしても、強誘電体からなるキャパシ
タの容量を低下させることなく高密度のメモリ素子を実
現することができる。
【０００９】請求項２記載の強誘電体メモリ素子は、請
求項１記載の強誘電体メモリ素子において、前記強誘電
体層はSrBi2Ta2O9からなることを特徴とする。
求項１記載の強誘電体メモリ素子において、前記強誘電
体層はSrBi2Ta2O9からなることを特徴とする。
【００１０】このような強誘電体の組成であれば、繰り
返し記録に関して高い耐久性を保証することができる。
返し記録に関して高い耐久性を保証することができる。
【００１１】請求項３記載の強誘電体メモリ素子は、請
求項１記載の強誘電体メモリ素子において、前記強誘電
体層はBi系のぺロブスカイト酸化物からなる層状化合物
から構成されることを特徴とする。
求項１記載の強誘電体メモリ素子において、前記強誘電
体層はBi系のぺロブスカイト酸化物からなる層状化合物
から構成されることを特徴とする。
【００１２】このような強誘電体の組成であれば、繰り
返し記録に関して高い耐久性を保証することができる。
返し記録に関して高い耐久性を保証することができる。
【００１３】請求項４記載の強誘電体メモリ素子は、請
求項１記載の強誘電体メモリ素子において、前記強誘電
体層をBi系のぺロブスカイト酸化物からなる層状化合物
とし、前記層状化合物のc軸を前記第一電極層に対して
並行とすることを特徴とする。
求項１記載の強誘電体メモリ素子において、前記強誘電
体層をBi系のぺロブスカイト酸化物からなる層状化合物
とし、前記層状化合物のc軸を前記第一電極層に対して
並行とすることを特徴とする。
【００１４】このような強誘電体の組成と結晶配向であ
れば、SrBi2Ta2O9などBi系の層状化合物の分極モーメン
トを最大限利用することができるため、信号再生時に良
質の信号品質を得ることができる。
れば、SrBi2Ta2O9などBi系の層状化合物の分極モーメン
トを最大限利用することができるため、信号再生時に良
質の信号品質を得ることができる。
【００１５】請求項５記載の強誘電体メモリ素子は、前
記強誘電体層の直下に下地層を設け、前記下地層の配向
に従ってBi系のぺロブスカイト酸化物からなる層状化合
物からなる前記強誘電体層を成膜することにより、前記
層状化合物のc軸を前記第一電極層に対して並行とする
ことを特徴とする。
記強誘電体層の直下に下地層を設け、前記下地層の配向
に従ってBi系のぺロブスカイト酸化物からなる層状化合
物からなる前記強誘電体層を成膜することにより、前記
層状化合物のc軸を前記第一電極層に対して並行とする
ことを特徴とする。
【００１６】このような構成をとることで、Bi系層状化
合物の配向性が向上し、より大きな分極モーメントを得
ることができる。
合物の配向性が向上し、より大きな分極モーメントを得
ることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態をその
実施例に沿って図面を参照しながら説明する。
実施例に沿って図面を参照しながら説明する。
【００１８】（実施例１）図１は本実施例１における強
誘電体メモリ素子の断面図である。１０１は絶縁層、１
０２は電極層A（第一電極層）、１０３は電極層B（第二
電極層）、１０４は強誘電体層、１０５は基板である。
本実施例では絶縁層としてアモルファスのSiO2を用い
る。基板にはSi(001)を用いる。電極層A、電極層BにはP
tを用いる。強誘電体層にはPbZrTiO3を用いる。電極層A
および電極層Bの厚みdA,dBは共に50nmとした。強誘電体
層の厚みdFは100nmとした。またキャパシタ全体の深さH
は500nmとした。
誘電体メモリ素子の断面図である。１０１は絶縁層、１
０２は電極層A（第一電極層）、１０３は電極層B（第二
電極層）、１０４は強誘電体層、１０５は基板である。
本実施例では絶縁層としてアモルファスのSiO2を用い
る。基板にはSi(001)を用いる。電極層A、電極層BにはP
tを用いる。強誘電体層にはPbZrTiO3を用いる。電極層A
および電極層Bの厚みdA,dBは共に50nmとした。強誘電体
層の厚みdFは100nmとした。またキャパシタ全体の深さH
は500nmとした。
【００１９】図２は本実施例の上面投影図である。図２
で示したキャパシタの巾Wは200nmとした。またキャパシ
タの電極層も含めた厚みLはdA,dB ,dFの和で与えられ、
本実施例の場合は200nmとした。このような素子構成を
とれば基板に対して水平方向の細線ルールに縛られるこ
となくキャパシタの容量を維持することができる。すな
わちWやLを小さくしたとしても、深さ方向にHを大きく
することが可能であるためキャパシタの容量を所望の値
に維持することができる。例えば本実施例において、W
を半分の100nmに縮小したとしても、Hを倍にとって1μm
まで深くするならばキャパシタの容量は論理的に変化し
ない。実際には±5%の範囲で変化しなかった。
で示したキャパシタの巾Wは200nmとした。またキャパシ
タの電極層も含めた厚みLはdA,dB ,dFの和で与えられ、
本実施例の場合は200nmとした。このような素子構成を
とれば基板に対して水平方向の細線ルールに縛られるこ
となくキャパシタの容量を維持することができる。すな
わちWやLを小さくしたとしても、深さ方向にHを大きく
することが可能であるためキャパシタの容量を所望の値
に維持することができる。例えば本実施例において、W
を半分の100nmに縮小したとしても、Hを倍にとって1μm
まで深くするならばキャパシタの容量は論理的に変化し
ない。実際には±5%の範囲で変化しなかった。
【００２０】本実施例においてdA,dB ,dF,W,L,Hはそれ
ぞれ本発明の趣旨を逸脱しない範囲で変更することが可
能である。
ぞれ本発明の趣旨を逸脱しない範囲で変更することが可
能である。
【００２１】本実施例において強誘電体層として別の材
料を用いたとしても同様の効果を有することは明らかで
ある。例えばPbZrTiO3の代わりにBaTiO3を用いたとして
も同様の効果を有する。また図３に示す断面構造のよう
にキャパシタが周囲の絶縁体の中に埋没する構造であっ
てもよい。
料を用いたとしても同様の効果を有することは明らかで
ある。例えばPbZrTiO3の代わりにBaTiO3を用いたとして
も同様の効果を有する。また図３に示す断面構造のよう
にキャパシタが周囲の絶縁体の中に埋没する構造であっ
てもよい。
【００２２】（実施例２）本実施例では、実施例１で記
したメモリ素子構造と素子のスケールパラメータ（ dA,
dB ,dF,W,L,H ）において、強誘電体を構成する材料と
してSrBi2Ta2O9（SBT）を用いた。このときSBTの配向軸
をc軸が電極と平行になるようにする。このときSBTの分
極方向はa,b軸上にあり電極面と垂直になる。そのため
従来のランダム配向したSBT材料に比べて大きな分極モ
ーメントを得ることができる。実際にランダム配向のと
きに比べて10%程度大きな分極モーメントが得られた。
したメモリ素子構造と素子のスケールパラメータ（ dA,
dB ,dF,W,L,H ）において、強誘電体を構成する材料と
してSrBi2Ta2O9（SBT）を用いた。このときSBTの配向軸
をc軸が電極と平行になるようにする。このときSBTの分
極方向はa,b軸上にあり電極面と垂直になる。そのため
従来のランダム配向したSBT材料に比べて大きな分極モ
ーメントを得ることができる。実際にランダム配向のと
きに比べて10%程度大きな分極モーメントが得られた。
【００２３】なお本実施例は強誘電体層としてSBTに限
るものではない。例えばTaをNbで置換したSrBi2(Ta1-xN
bx)2O9であっても同等の効果を有する。また強誘電体層
としてBi4Ti3O12など、Bi系のぺロブスカイト酸化物か
らなる層状化合物であれば本実施例と同等の効果を有す
る。
るものではない。例えばTaをNbで置換したSrBi2(Ta1-xN
bx)2O9であっても同等の効果を有する。また強誘電体層
としてBi4Ti3O12など、Bi系のぺロブスカイト酸化物か
らなる層状化合物であれば本実施例と同等の効果を有す
る。
【００２４】本実施例２において、Bi系層状化合物のc
軸配向をより容易に実現するために、図４で示したよう
に、強誘電体層の直下に下地層を設けることが好まし
い。この下地層は、その上に成膜されるBi系層状化合物
の配向を助けるために、下地層自身が基板面に垂直に配
向軸を持つことが必要条件となる。本実施例では下地層
として50nmの（１００）配向したSrTiO3を用いた。この
ときランダム配向のときに比べて30%程度大きな分極モ
ーメントが得られた。
軸配向をより容易に実現するために、図４で示したよう
に、強誘電体層の直下に下地層を設けることが好まし
い。この下地層は、その上に成膜されるBi系層状化合物
の配向を助けるために、下地層自身が基板面に垂直に配
向軸を持つことが必要条件となる。本実施例では下地層
として50nmの（１００）配向したSrTiO3を用いた。この
ときランダム配向のときに比べて30%程度大きな分極モ
ーメントが得られた。
【００２５】
【発明の効果】本発明の強誘電体メモリ素子によれば、
集積回路の細線ルールを狭め、基板に対して水平方向に
集積回路全体の高密度化を行ったとしても、集積回路基
板に対して垂直方向にキャパシタの面積を広げることが
できるため、強誘電体キャパシタの容量を低下させるこ
となく高密度のメモリ素子を提供することができる。
集積回路の細線ルールを狭め、基板に対して水平方向に
集積回路全体の高密度化を行ったとしても、集積回路基
板に対して垂直方向にキャパシタの面積を広げることが
できるため、強誘電体キャパシタの容量を低下させるこ
となく高密度のメモリ素子を提供することができる。
【図１】本実施例１における強誘電体メモリ素子の構造
を示す断面図。
を示す断面図。
【図２】本実施例における強誘電体メモリ素子の上面投
影図。
影図。
【図３】本実施例において、キャパシタが周囲の絶縁体
に埋没した構造を有する強誘電体メモリ素子の構造を示
す断面図。
に埋没した構造を有する強誘電体メモリ素子の構造を示
す断面図。
【図４】本実施例２における強誘電体メモリ素子の上面
投影図。
投影図。
１０１ 絶縁層 １０２ 電極層A（第一電極層） １０３ 電極層B（第二電極層） １０４ 強誘電体層 １０５ 基板 １０６ 下地層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋口 天光 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F083 FR01 GA09 JA14 JA15 JA17
Claims (5)
- 【請求項１】第一電極層と第二電極層からなる平行平板
にはさまれた強誘電体層からなるキャパシタを、基板に
対して垂直に配置することを特徴とする強誘電体メモリ
素子。 - 【請求項２】請求項１記載の強誘電体メモリ素子におい
て、前記強誘電体層はSrBi2(Ta1-xNbx)2O9からなること
を特徴とする強誘電体メモリ素子。 - 【請求項３】請求項１記載の強誘電体メモリ素子におい
て、前記強誘電体層はBi系のぺロブスカイト酸化物から
なる層状化合物から構成されることを特徴とする強誘電
体メモリ素子。 - 【請求項４】請求項１記載の強誘電体メモリ素子におい
て、前記強誘電体層をBi系のぺロブスカイト酸化物から
なる層状化合物とし、前記層状化合物のc軸を前記第一
電極層に対して並行とすることを特徴とする強誘電体メ
モリ素子。 - 【請求項５】請求項１記載の強誘電体メモリ素子におい
て、前記強誘電体層の直下に下地層を設け、前記下地層
の配向に従ってBi系のぺロブスカイト酸化物からなる層
状化合物からなる前記強誘電体層を成膜することによ
り、前記層状化合物のc軸を前記第一電極層に対して並
行とすることを特徴とする強誘電体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000080681A JP2001267521A (ja) | 2000-03-22 | 2000-03-22 | 強誘電体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000080681A JP2001267521A (ja) | 2000-03-22 | 2000-03-22 | 強誘電体メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001267521A true JP2001267521A (ja) | 2001-09-28 |
Family
ID=18597755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000080681A Withdrawn JP2001267521A (ja) | 2000-03-22 | 2000-03-22 | 強誘電体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001267521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425272B1 (ko) * | 2002-05-02 | 2004-03-30 | 주식회사 하이닉스반도체 | 반도체 캐패시터 형성 방법 |
-
2000
- 2000-03-22 JP JP2000080681A patent/JP2001267521A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425272B1 (ko) * | 2002-05-02 | 2004-03-30 | 주식회사 하이닉스반도체 | 반도체 캐패시터 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3103916B2 (ja) | 強誘電体キャパシタおよびその製造方法並びにそれを用いたメモリセル | |
| US20110217792A1 (en) | Semiconductor device and method of manufacturing the same | |
| US7425738B2 (en) | Metal thin film and method of manufacturing the same, dielectric capacitor and method of manufacturing the same, and semiconductor device | |
| KR19980064695A (ko) | 반도체 메모리 셀의 캐패시터 구조 및 그 제조 방법 | |
| JPH0513774A (ja) | 不揮発性ランダムアクセスメモリ | |
| US20020159306A1 (en) | Ferroelectric memory device | |
| JP4058971B2 (ja) | 強誘電体メモリ及び電子機器 | |
| US20020196654A1 (en) | Semiconductor memory device | |
| US6555864B1 (en) | Ferroelectric capacitor having a PZT layer with an excess of Pb | |
| JPH10242410A (ja) | 半導体メモリセル及びその作製方法 | |
| JP2003243632A (ja) | 強誘電体メモリ装置およびその製造方法 | |
| AU6161599A (en) | Ferroelectric thin films of reduced tetragonality | |
| US20050189571A1 (en) | Ferroelectric memory | |
| JP2001267521A (ja) | 強誘電体メモリ素子 | |
| JP2003243625A (ja) | 強誘電体メモリ装置およびその製造方法 | |
| JP2002359353A (ja) | 強誘電体メモリ及び電子機器 | |
| KR100604673B1 (ko) | 반도체 소자의 강유전체 캐패시터 | |
| JP2000174228A (ja) | 半導体集積回路及びその製造方法 | |
| JP2002057297A (ja) | 半導体メモリセルの製造方法 | |
| JP3239852B2 (ja) | 高誘電率キャパシタ及びその製造方法 | |
| JP2001267515A (ja) | 強誘電体メモリ素子 | |
| JP2004296919A (ja) | キャパシタ製造方法、メモリ装置、及び電子機器 | |
| JP2001284542A (ja) | 強誘電体メモリ素子 | |
| US20030030967A1 (en) | Dielectric capacitor and production process and semiconductor device | |
| JP2004303994A (ja) | 強誘電体メモリ素子およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |