KR950010115B1 - 캐패시터 제조방법 및 구조 - Google Patents

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Abstract

내용 없음.

Description

캐패시터 제조방법 및 구조
제1도는 종래 기억소자의 캐패시터 구조도.
제2도는 본 발명에 따른 기억소자의 캐패시터 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 필드산화막 2 : 게이트
3 : 사이드월 산화막 4a : N＋ 드레인
4b : N＋ 소오스 5,6,7,8,11,13,15 : 폴리층
5a,6a,7a,12 : 유전체막 9 : LTO층
10,17 : BPSG층 16 : LTO2
본 발명은 기억소자의 캐패시터 제조에 관한 것으로, 특히 폴리실리콘의 다층 적층방법에 의해 제조되고 고집적 기억소자에 적합하도록 한 캐패시터 제조에 관한 것이다.
종래 기술은 제1도에 도시된 바와 같이 소오스(4b)에 매몰콘택트(Buried Contact)된 폴리실리콘층(11)으로 스토리지 노우드(Storage Node)를 형성하고 그 위에 열적으로 성장시킨 유전체막(12)(질화막(Nitride)/산화막(Oxide))형성하고 유전체막(12) 위체 폴리실리콘의 플레이트(13)를 형성시킨 싱글 타입 캐패시터 제조기술이다.
즉, 종래의 캐패시터는 제1도에 도시된 바와 같이 캐패시터 면적이 유전체층(12)의 면적이 되며 폴리실리콘층(11)(스토리지 노우드 폴리실리콘층)과 폴리실리콘층(13)(플레이트 폴리실리콘층)에 의하여 이루어진 싱글 타입 캐패시터이다.
제1도에서 미 설명부호‘3’는 게이트의 사이드월(Side Wall)인 LTO1 산화막이고,‘15’는 캐패시터의 수직방향으로 길이를 늘리기 위해 적층된 스택 폴리실리콘층이며 폴리실리콘층(13) 위에 형성되는‘16’은 LTO2(Low Temperature Oxide)층이며 LTO2층(6) 위에 형성된‘17’은 BPSG(Boro-Phospho-Silicate Glass) 층이다.
그런데 상기와 같은 종래 기술에서는 폴리실리콘층(15)의 형성시, 증착한 후 소오스(4b)를 노출시키기 위해 식각하는 공정에서 식각으로 인한 손상에 의하여 소자의 신뢰성이 저하되고 또 폴리실리콘층(15)으로 인해 수직/수평 에스펙트(Aspect) 비율이 커지기 때문에 다층박막 형성시 스탭커버리지(Step Coverage)에 문제가 되고 집적도를 고려할 때 제한된 면적에서의 캐패시터 용량 증대에 어려움이 있었다.
한편 상기 기술보다는 좀더 진전된 기술로서 캐패시터 용량을 증가시키기 위한 Hitachi사의 T형 더블 스택트(Double Stacked) 캐패시터와 Fujitsu의 Fin형 스택트 캐패시터 등이 있으나, 이 기술은 모두 복잡하고 공정스텝이 매우 난이도가 높은 공정 기술을 요하며 실제 공정적용시 많은 어려운 공정을 필요로 하는 단점이 있었다.
본 발명은 이러한 단점을 해결하기 위해 폴리실리콘의 다층적층방법에 의해 멀티스택트 캐패시터를 제조하는 것이다.
이를 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
먼저 제2a도와 같이 종래 일반적인 방법으로 필드산화막(1)과 게이트(2) 및 LTO 산화막(사이드월)(3)과 소오스 및 드레인 기능을 갖는 제1, 제1불순물 영역(4b, 4a)을 형성하여 트랜지스터를 형성한 후, 제2b도에 도시된 것과 같이 제1불순물영역(4b)상에 제1스토리지노드 폴리층(5)을 형성한 후 활성영역의 게이트와 필드영역의 게이트 사이에만 남도록 소정패턴으로 포토/에치하고 그 위에 제1유전체막(5a)을 열적으로 성장시킨 다음 제2c도에 도시된 것과 같이 결과물상에 제1플레이트 폴리층(6)을 형성한 후 필드영역상의 제1유전체막(5a)이 노출되도록 소정패턴으로 포토/에치하고, 그 위에 제2유전체막(6a)을 열적으로 성장시킨다.
그 다음엔 제2d도에 도시된 것과 같이 결과물상에 포토레지스트를 도포한 후 상기 제1플레이트 폴리층(6) 마스크의 패턴을 횡방향으로 0.1㎛ 정도 확장시킨 마스크를 이용하여 패터닝한 다음(이때 제1스토리지노드 폴리층(5)과 후속공정에서 형성되는 제2스토리지노드 폴리층(7)이 연결되는 패턴이 자기 정렬된다)패터닝된 포토레지스트(PR)를 리플로우(Reflow)하여 상기 제2유전체막(6a)을 덮도록 한다.
이어 노출된 상기 제1유전체막(5a)을 RIE(Reactive Ion Etching) 기법으로 식각한 다음 제2e도에 도시된 것과 같이 상기 포토레지스트(PR)를 제거하고 제2스토리지노드 폴리층(7)을 형성한 후(이때 RIE기법으로 제1유전체막(5a)을 에칭시켰으므로 제1스토리지노드 폴리층(5)과 제2스토리지노드 폴리층(7)은 연결됨) 제2스토리지노드 폴리층(7)을 소정패턴으로 포토/에치시키고, 그 위에는 제3유전체막(7a)을 열적으로 성장시킨다.
그 다음에 제2f도에 도시된 것과 같이 결과물상에 포토레지스트를 도포하고 제2스토리지노드 폴리층(7) 마스크의 패턴을 횡방향으로 0.1㎛정도 확장시킨 마스크를 이용하여 패터닝한 후(이때 제1플레이트 폴리층(6)과 후속공정에서 형성되는 제2플레이트 폴리층(8)에 연결되는 콘택패턴이 자기정렬(Self Align)된다) 포토레지스트(PR)를 리플로우(Reflow)하여 상기 제3유전체막(7a)을 덮도록 하고 나서 RIE기법으로 노출된 제2유전체층(6a) 부분을 식각한 다음 제2도 (g)에 도시된 것과 같이 포토레지스트(PR)를 제거하고 제2플레이트 폴리층(8)을 형성한 후,(이때 RIE기법으로 제2유전체막(6a)을 에칭시켰으므로 제1플레이트 폴리층(6)과 제2플레이트 폴리층(8)은 연된다. 제2플레이트 폴리층(8)을 소정패턴으로 포토/에치시킨다.
상기 폴리층들(5,6,7,8)은 저압화학기상증착법을 이용하여 형성되는 인시튜(In-situ) 도핑된 폴리실리콘으로 형성한다.
이와 같은 방법에 의해 다층의 폴리층을 적층시켜 캐패시터가 병렬 연결되는 상태인 샌드위치형 다층구조 캐페시터를 제조할 수 있다.
상기 제2f도에서 맨 위의 제2플레이트 폴리층(8)을 형성한 후 일반적인 공정순서대로 LTO(9)층과 BPSG층(10)을 차례로 형성한다.
따라서 본 발명은 캐패시터가 접속되는 소오스(4b) 영역이 식각에 의해 노출되는 일이 없기 때문에 식각으로 인한 손상(damage) 의한 소자의 신뢰성 저하문제를 해결하며 수직/수평 에스펙트 비율이 기존에 비해 크지 않기 때문에 스텝 커버리지(Coverage)가 향상되며 제한된 영역하에서 다중 구조에 의한 캐패시터 병렬연결이 가능하므로 정전 축적용량이 크게 증가되어 고집적 메모리 소자의 캐패시터로 적합하여 용량이 크기 때문에 알파입자(α Particle)에 위한 소프트웨어 에러의 가능성이 저하되며 실제 공정에 적용이 용이한 효과가 있다.

Claims (2)

  1. 반도체 기판에 필드영역과 활성영역을 정의하여 필드영역에 필드산화막을 형성하고 게이트산화막, 게이트폴리실리콘, 캡게이트 산화막으로 된 게이트영역을 형성하는 공정과, 게이트 양측 활성영역에 소오스 및 드레인 기능을 갖는 제1, 제2불순물영역을 형성하고 게이트에 사이드월을 형성하는 공정과, 기판상에 제1스토리지노드 폴리층을 증착하고 소정패턴으로 패터닝하여 상기 트랜지스터의 제1불순물영역과 접속되는 제1스토리지노드(5)를 형성하는 공정과, 상기 제1스토리지노드(5)를 피복하는 제1유전체막(5a)을 형성하는 공정, 결과물상에 제1플레이트 폴리층을 증착한 후 상기 제1유전막(5a)의 소정부분이 노출되도록 패터닝하여 제1플레이트 전극(6)을 형성하는 공정, 상기 제1플레이트 전극(6)를 피복하는 제2유전체막(6a)을 형성하는 공정, 노출된 제1유전체막(5a)을 선택적으로 제1스토리지노드(5)의 일부를 노출시키는 공정, 상기 제2유전체막(6a)상에 제2스토리지노드 폴리층을 증착한 후 제2유전체막(6a)의 소정부분이 노출되도록 소정패턴으로 패터닝하여 상기 제1스토리지노드(5)와 연결되는 제2스토리지노드(7)를 형성하는 공정, 상기 제2스토리노드(7)를 피복하는 제3유전체막(7a)을 형성하는 공정, 노출된 제2유전체막(6)을 선택적으로 식각하여 제1플레이트 전극(6)의 일부를 노출시키는 공정, 상기 제3유전체막(7a)상에 제2플레이트 폴리층을 증착하고 소정패턴으로 패터닝하여 상기 제1플레이트 전극(6)과 연결되는 제2플레이트 전극(8)을 형성하는 공정을 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  2. 트랜지스터의 소오스 및 드레인 기능을 갖는 제1, 제2 불순물영역이 형성된 반도체 기판상의 제1, 제2불순물영역 사이에 형성되는 게이트 전극, 상기 반도체기판의 제1불순물영역에 연결되어 활성영역과 필드영역의 게이트 전극 사이에 형성된 제1스토리지노드(5), 상기 제1스토리지노드(5)상에 제1유전체막(5a)을 개재하여 형성된 제1플레이트 전극(6), 상기 제1플레이트 전극(6)상에 제2유전체막(6a)을 개재하여 형성되며 상기 제1스토리지노드(5)의 일측단부와 연결되는 제2스토리지노드(7), 상기 제2스토리지노드(7)상에 제3유전체막(7a)을 개재하여 형성되며 상기 제1플레이트 전극(6)의 일측단부와 연결되는 제2플레이트 전극(8)으로 이루어짐을 특징으로 하는 캐패시터 구조.
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