KR100291254B1 - 실리콘박막전도소자의제조방법 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 77
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 77
- 239000010703 silicon Substances 0.000 title claims abstract description 77
- 239000010409 thin film Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000010408 film Substances 0.000 claims abstract description 155
- 239000012535 impurity Substances 0.000 claims abstract description 83
- 238000000034 method Methods 0.000 claims abstract description 46
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 37
- 238000010438 heat treatment Methods 0.000 claims abstract description 19
- 238000002425 crystallisation Methods 0.000 claims abstract description 10
- 230000008025 crystallization Effects 0.000 claims abstract description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 48
- 229910052698 phosphorus Inorganic materials 0.000 claims description 48
- 239000011574 phosphorus Substances 0.000 claims description 48
- 239000007789 gas Substances 0.000 claims description 45
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 239000011521 glass Substances 0.000 claims description 9
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 11
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229910000077 silane Inorganic materials 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000007872 degassing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-L Phosphate ion(2-) Chemical compound OP([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-L 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
Abstract
본 발명은 두께 100nm 이하의 불순물이 도핑된 실리콘 도전체에서, 저 불순물 농도에서 저항의 증가를 방지할 수 있는 실리콘 박막 전도 소자의 제조 방법에 관한 것이다. 상기 제조 방법은 불순물이 함유된 비결정 실리콘 막을 형성한 이후, 막 형성 장치로부터 막을 제거하지 않고 불순물을 함유한 가스 흐름중에서 열처리를 수행하여 결정화를 수행하는 공정을 포함한다.
Description
도 1은 종래 기술의 실리콘 박막의 비저항과 막 두께 사이의 관계를 도시하는 그래프.
도 2는 종래 기술의 실리콘 박막 시트 저항의 역수와 막 두께 사이의 관계를 도시하는 그래프.
도 3은 종래 기술의 문제를 설명하는 박막 실리콘 게이트용 MOS트랜지스터의 인 농도와 압력 저항의 불량율 및 비저항 사이의 관계를 도시하는 그래프.
도 4A는 본 발명의 제 1 실시예를 설명하는 인 도핑 실리콘 성장의 막 형성온도를 도시하는 도면.
도 4B는 인 도핑 실리콘의 성장시의 가스 유량을 도시하는 도면.
도 5A, 5B, 5C는 본 발명의 실시예를 설명하는 박막 실리콘 전도 소자 제조방법의 각 공정을 도시하는 단면도.
도 6A는 본 발명의 제 2 실시예를 설명하는 인 도핑 실리콘 성장의 막형성 온도를 도시하는 도면.
도 6B는 인 도핑 실리콘의 성장시의 가스 유량을 도시하는 도면.
도 7은 본 발명의 실시예에 사용되는 실리콘 박막의 두께와 시트 저항의 역수를 도시하는 그래프.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판 11 : 실리콘 산화막
12 : 인 도핑 실리콘 막
본 발명은 반도체 장치에 사용되는 박막 실리콘을 이용한 전도 소자의 제조방법에 관한 것이다.
물론, 반도체에 사용되는 불순물 함유 박막 실리콘은 다양하다. 최근의 미세화된 장치에서. MOS 트랜지스터의 게이트 전극에 사용되는 불순물 함유 실리콘 막은 후속 공정에서 단차 등이 남지 않도록 박막화되는 경향을 갖는다.
종래에 불순물로 도핑된 박막 실리콘을 형성하는 방법은 세가지 주된 방법에 의해 이루어져 왔다. 각 방법을 하기에 설명한다.
제 1 방법에서는 실리콘 기판 상의 소정의 영역에 배치된 실리콘 산화물 막등의 절연막 상에 불순물이 도핑되지 않은 다결정 실리콘 막을 형성한다. 다결정실리콘 막을 형성하는 방법으로서는 통상 620℃, 0.2torr의 감소된 압력하에서 200scm의 SiH4가스를 도입하여 공정을 수행하고, 그에 의해, 다결정 실리콘 막을 형성한다. 약 10분간의 막 형성으로 l00nm 두께의 다결정 실리콘 막이 획득된다.
그후, 막을 막 형성 장치로부터 제거한 후, 인 옥시트리클로라이드(oxytrichloride) 가스를 850℃에서 도입한다 불순물 인을 도입하기 위한 열처리가 약 30분간 수행된다. 불순물이 첨가되지 않은 다결정 실리콘의 표면상에 30nm 두께의 인 글래스(glass) 층이 형성되기 때문에, 희석된 불화수소산(hydrofluoric acid) 등으로 인 글래스를 제거한다.
상술한 방법에서. 5E20 atoms/㎤(5×1020atoms/㎤)의 인 농도를 가진 불순물이 도핑된 l00nm 두께의 실리콘 막이 형성된다. 이런 종래 기술은 인 확산법이라 지칭된다. 이 방법은 인 글래스 층으로부터 다결정 실리콘으로의 고상 확산에 사용되는 도핑 방법이다. 상술한 조건을 사용하면 300Ω/sq(비저항 30E-5Ω · m, 즉 3×10-5Ω · m)의 시트 저항값을 가진 인 도핑 실리콘 박막을 획득할 수 있다.
제 2 방법에서는 상술한 방법에서 사용된 조건과 동일한 조건을 사용하여 실리콘 산화물 막 등의 절연막 상에 100nm 두께의 다결정 실리콘 막을 형성한다. 그후 이온 주입 기술을 5E15 atoms/cm2의 면적밀도의 약 20-30keV 가속 에너지에서 사용하여 인 등의 불순물을 주입한다. 이 방법에서, 5E20 atoms/cm3의 불순물이 다결정 실리콘 막에 도핑된다. 이온 주입 이후, 막으로부터 불순물이 제거되는 것을 방지하기 위해 실리콘 산화물 막 등을 약 50nm 두께로 형성한다. 그후, 850℃ 이상으로 약 30분 동안 질소분위기 하에서 열처리를 수행한다. 열처리 이후, 앞서 형성된 실리콘 산화물 막을 희석된 불화수소산 등을 사용하여 제거한다. 열처리는 도입된 불순물 이온을 활성화되게 한다. 약 200Ω/sq(비저항 2E-5Ω · m)의 시트 저항값을 가진 인 도핑 실리콘 박막을 획득하는 것이 가능하다.
제 3 방법에서. 비결정 불순물 함유 실리콘 박막을 형성한 후, 열처리를 수행한다. 이 방법에서, 소정 위치에 형성된 산화물 막 등의 절연막을 가진 실리콘 기판은 1 SLM 유량의 실란(SiH4) 가스(100%)와 0.2 SLM의 인 가스(1% 질소로 희석된) 분위기하에서 530℃, l-torr로 50분간 노출됨으로써 얻어진다. 상기 조건하에서, 약 5E20 atoms/㎤(5×1020atoms/㎤의 인 농도를 가진 인 도핑 비결정 실리콘 막이 약 l00nm의 두께로 형성된다. 그후, 상압 CVD법 등을 사용하여 비결정 실리콘 막의 표면상에 약 10nm 두께의 실리콘 산화물 막을 형성한다. 열처리가 800℃에서 30분 이상 수행되고. 그에 의해, 전기적인 활성화의 결과로 결정체가 기인된다. 마지막으로, 비결정 실리콘 막의 표면상에 미리 형성된 실리콘 산화물 막을 희석된 불화수소산 등을 사용하여 에칭한다. 이렇게 형성된 인 도핑 실리콘 막은 약 120Ω/sq(비저항 2E-5Ω · m)의 시트 저항값을 가진 인 도핑 실리콘 막이 될 수 있다.
상기 방법에 의해 형성된 각 불순물 함유 실리콘 막은 리토그래피 기술과 에칭 기술에 의한 예정된 패터닝(patterning)이 후속 공정으로서 수행된다. 그후, 전도 소자가 형성된다.
한편, 실리콘 박막을 사용하는 대표적인 전도소자의 예는 MOS 트랜지스터의 게이트 전극이다. 최근 장치의 다층화와 고집적화와 함께 게이트 전극 상에 침착된 소자를 형성하는 공정에서, 큰 단차가 형성될 때 리토그래피 기술을 사용하는 패터닝이 어려워진다. 그 때문에, 양호한 가공 정밀도가 유지될 수 없다는 문제가 있다. 그러므로, 후속 공정의 잔여 단차를 가능한 많이 감소시킬 수 있도록 게이트 전극의 막두께는 가능한 얇은 것이 바람직하다. 그러나, 게이트 전극의 막 두께가 얇아지면, 그에 의해, 결과적인 소자 저항의 증가가 필연적이다. 결론적으로, 트랜지스터의 가동 속도가 감소되는 다른 문제가 있다. 따라서, 게이트 전극의 재료는 가능한 최소의 비저항을 가지는 실리콘 막이 필요하다. 상기한 바와 같이, 인 도핑 비결정 실리콘의 열처리에 의해 얻어지는 전도 소자는 최소의 비저항 값을 얻을 수 있다. 부가적으로, 공정은 최대 약 800℃의 낮은 온도에서 수행될 수 있다. 따라서, 이는 최근 게이트 전극 같은 실리콘 박막 전도 소자 제조 방법의 주류를 이루고 있다.
상술한 바와 같이, 최근, 실리콘 박막에 사용되는 전도 소자는 박막의 형성과 저항의 감소가 더 요구된다. 그러나, 막 두께가 100nm 이하 일 때, 불순물 함유 실리콘 박막의 비저항이 급속히 증가한다는 다른 문제가 아직 존재한다.
도 1은 종래기술의 실리콘 박막의 비저항과 막 두께 사이의 관계를 도시한다. 도 1은 3E20 atoms/㎤(3×1020atoms/㎤)의 인 농도에서 비저항과 막 두께 사이의 관계를 도시한다.
도 1에 도시된 불순물 함유 실리콘 박막의 제조방법은 제 3 방법, 즉, 인 도핑 비결정 실리콘이 형성되고, 그후, 질소 분위기하에서 800℃로 열처회가 수행되는 방법이다. 도시된 바와 같이. 막 두께가 150nm 이상일 때, 비저항은 1E-5Ω · m 이하의 낮은 값으로 안정된다. 한편, 막 두께가 100nm 이하일 때, 비저항은 급속히 증가된다. 막 두께가 50nm로 감소되면. 비저항은 3E-5Ω · m까지 증가된다. 예로서, 막 두께가 절반으로 감소되면 비저항은 3배 증가되게 된다. 즉, 이는 동일하게 설계된 폭을 가진 전도소자가 6배의 비저항을 갖게됨을 의미한다. 이는 실리콘 전도소자의 막 두께를 감소시키는 것과 관련된 심각한 문제점이다.
도 2는 종래 기술의 실리콘 박막에서 시트 저항의 역수와 막 두께 사이의 관계를 도시한다. 도 2는 실리콘 박막의 비저항의 증가를 도시한다. 도 2에서. 3E20atoms/㎤(3×1020atoms/㎤)의 인 농도를 갖는 한 막과, 1.5E20 atoms/㎤(1.5×1020atoms/㎤)의 인 농도를 갖는 다른 막에서 인 도핑 실리콘 박막의 시트 저항의 역수와 막 두께가 기입되어있다. 이상적인 표본의 경우, 경로(plot)는 원점을 지나는 직선으로 도시된다. 그러나, 인 도핑 실리콘 막의 경우, 경로는 약 l00nm 미만의 위치에서 선형을 벗어난다. 막 두께가 두꺼워질 때, 경로는 대체로 직선이나, 원점을 지나지는 않는다. 시트 저항의 역수는 0이다. 즉, 시트 저항은 1.5E20atoms/㎤(3×1020atoms/㎤)의 인 농도를 가진 막에서 약 80nm의 막 두께와, 3E20 atoms/㎤(3×1020atoms/㎤)의 인 농도를 가진 막에서 약 30 - 40nm의 막 두께에서 무한대에 이른다.
단결정 실리콘의 표면 사이트(si te)의 숫자는 약 1.3E15 atoms/cm3이다.
3E20 atoms/cm3의 인 농도에서 100%의 인이 경계면에 포획되었을때, 인은 약 43nm의 두께로 완전하게 포획된다. 그러므로, l00nm 이하의 두께의 박막의 저항에 관해서, 경계면에서의 포획으로 인한 실질적으로 도핑되지 않은 층의 영향은 무시할 수 없는 수준이다.
박막 저항 증가의 대책으로 일본 특허 공개 평6-314661호에 기술된 약 5E20atoms/㎤에서 2.5E21 atoms/cm3의 범위의 고농도의 불순물을 막에 도핑시키는 방법이 있다. 상기 방법의 목적은 벌크(bulk)내의 불순물 증가에 의해 경계면에 포획되어 실질적으로 도핑되지 않는 층의 두께를 감소시키는 것이다. 이런 방법에서 목적은 박막에서 과포화된 불순물을 도입하는 것이다. 박막에서 이런 과포화된 불순물의 도입은 비저항의 증가를 억제한다.
그러나. 불순물 함유 실리콘 전도 소자가 반도체 장치에 사용될때에는 과포화된 불순물을 첨가하는 방법은 그후의 열처리에서 불순물이 그 주변의 부분을 통해 확산된다는 문제가 있다. 예로서, 2E21 atoms/㎤(2×1021atoms/㎤)까지 과포화된 불순물로 도핑된 실리콘 막이 게이트 전극에 적용되었을 매 다량의 불순물은 불순물의 활성화를 위한 열처리중에 3게이트 전극에서 게이트 절연막으로 확산된다.
그러므로, 게이트 절연막의 신뢰성이 현저히 저하된다는 문제가 있다. 그러므로 단순한 고농도 도핑방법은 실제 장치에 적용될 수 없다. 따라서, 실리콘 막은 낮은 저항을 가지는 한편 일정한 값 이하의 불순물 농도를 유지하는 실리콘 막이 되는 것이 바람직하다.
도 3은 종래 기술을 도시하고 있는 박막 실리콘 게이트를 사용하는 MOS 트랜지스터의 비저항과, 인 농도와, 압력저항의 불량을 사이의 관계를 도시하는 그래프이다.
도 3에 도시된 MOS 트랜지스터에서, 인 도핑실리콘을 사용하는 게이트 전극의 비저항 및 인 농도와 게이트 절연막의 압력저항의 B-모드 불량을 사이의 관계가 도시된다. B-모드 불량에서, 상기 경우는 1mA/cm2이상의 전류 흐름과 2 MV/cm에서 8W/cm 범위의 전기장이 절연막에 적용됨으로써 판정된다. 전극으로 되는 인 도핑 실리콘 막의 막 두께는 100nm으로 설정된다. 게이트 절연막의 막 두께는 1Mm으로 설정된다. 게이트 전극의 인 농도가 2E20 atoms/㎤(2×1020atoms/㎤)보다 높을 때. 게이트 전극으로 되는 인 도핑 실리콘 막의 비저항은 2E-5(2×10-5) Ω · m 이하이다. 상기 값은 낮고 바람직하다. 그러나. 게이트 절연막의 압력저항의 불량율이 증가됨이 인정된다. 대조적으로, 인 농도가 2E20atoms/cm3이하로 억제될 때, 압력 저항의 불량율은 억제될 수 있다. 이런 인 도핑 실리콘을 사용하는 게이트 전극에서 인 농도를 2E20 atoms/cm3이하로 악궤하고 비저항을 2E-5(2×:105)Ω · m 이하로 감소하는 것이 필요하다.
[발명이 이루고자 하는 기술적 과제]
본 발명은 상술한 문제점을 고려하여 발명되었다. 본 발명의 목적은 100nm 이하 두께의 불순물로 도펑된 실리콘 전도체에서 낮은 불순물 농도에서도 저항의 증가를 막을 수 있는 실리콘 박막 전도 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 따른 실리콘 박막 전도 소자의 제조 방법은 불순물 함유 비결정 실리콘 막의 형성 이후, 막 형성 장치로부터 막을 제거하지 않고 불순물을 함유한 가스 흐름중에서 열처리를 수행하는 결정화 공정으로 구성된다.
본 발명에 따르면. 비결정 실리콘의 형성 온도는 450℃에서 540℃의 범위이고. 열처리의 온도는 550℃에서 600℃의 범위이다.
본 발명에 따르면, 불순물은 인이고, 불순물 함유 가스는 인화수소이다.
본 발명에 따르면. 불순물 함유 비결정 실리콘 막의 불순물 농도는 3E19atoms/㎤에서 2E20 aoms/cm3범위이다
본 발명에 따르면. 실리콘 박막 전도 소자의 제조 방법은 불순물 함유 비결정 실리콘 막의 형성 이후, 막 형성 장치로부터 막을 제거하지 않고 불순물 함유가스나 산화물 가스를 사용하여 표면상에 불순물 글래스 층을 형성하고. 열처리에 의해 비결정 실리콘 막을 결정화하는 공정을 포함한다.
본 발명에 따르면. 불순물 함유 비결정 실리콘 막의 형성온도와, 상기 불순물을 포함하는 실리콘 산화물 막의 침착 온도는 450℃에서 540℃의 범위이다.
본 발명에 따르면 상기 불순물은 인이고, 상기 불순물 함유 가스는 인화수소이다.
본 발명에 따르면. 산화물 가스는 그 적어도 일부에 산소 분자를 포함하는 가스이다.
본 발명에 따르면, 불순물 함유 비결정 실리콘 막의 불순물 농도는 3E19atoms/㎤에서 2E20 atoms/cm3의 범위이다.
본 발명에 따르면, 불순물 함유 비결정 실리콘 막의 막 두께는 1nm에서 5nm의 범위이다.
[발명의 구성 및 작용]
본 발명에 따른 실리콘 박막 전도 소자의 제조 방법에서는 불순물 함유 비결정 실리콘 막이 형성된다. 막 형성 장치로부터 막을 제거하지 않고, 결정화가 수행되도록 열처리가 수행되는 동안 불순물 함유 가스가 흐른다.
더욱이. 본 발명에 따른 실리콘 박막 전도 소자의 제조 방법에서는 불순물함유 비결정 실리콘 막이 형성된다. 막 형성 장치로부터 막을 제거하지 않고, 표면상에 불순물 글래스 층을 형성하도록 불순물 함유 가스와 산화물 가스가 사용된다. 그후, 비결정 실리콘 막이 결정화되도록 열처리가 수행된다.
이후 첨부된 도면을 참조로하여 본 발명의 실시예를 설명한다.
도 5A, 5B와 5C는 본 발명의 실시예를 도시하는 실리콘 박막 전도 소자의 제조 방법의 각 공정의 단면도이다.
반도체 기판(10)상의 소정 위치에 실리콘 산화물 막(11)이 10nm 두께로 형성된다(도 5A 참조). 본 발명은 실리콘 전도 소자를 형성하기 위한 방법이다. 따라서, 실리콘 전도 소자가 게이트 전극일 때, 실리콘 산화물 막(11)은 게이트 절연막이다. 하기의 방법에서, 인 도핑 실리콘 막(12)은 100nm 두께로 형성된다.
도 4A는 본 발명의 제 1 실시예를 나타내는 인 도핑 실리콘 성장시의 막형성 온도를 도시한다. 도 4B는 가스 유량을 도시된다.
막 형성 시작(t1)에서 막 형성 완료(t2)까지의 시간 주기 동안, 막 형성은 실란 유량 1 SLM과 인화수소 가스(1%)의 유량 50scm 에서 5O 분간 1torr의 압력하에서 530℃의 막 형성 온도로 수행된다. 1.5E20 atoms/cm3의 인 농도를 가진 인 도핑 비결정 실리콘 막이 형성된다. 그후, 막 형성 장치로부터 막을 제거하지 않고 실란 가스의 공급만이 중단된다. 온도가 약 5℃/min의 속도로 600℃까지 증가하는 동안(t2 내지 t3), 인화수소 가스의 유량은 약 0.2SLM으로 유지된다.
600℃의 증가된 온도에서, 막은 약 한시간 동안 유지된다. 형성된 인 도핑 비결정 실리콘 막은 결정화된다(t3 내지 t4). 그후, 530℃로 온도가 재감소된 후에, 인화수소 가스의 공급이 중단된다(t5). 이경우에 표준 막 형성과 함께, 가스 정화가 수행된다. 상술한 방법에서, 인 도핑 실리콘 막(12)이 형성된다.
본 발명에 따른 제 1 실시예의 박막 실리콘 전도 소자에서, 인 농도가 1.5E20 atoms/㎤(1.5×1020atoms/㎤)정도로 낮을지라도, 비저항은 약 1.3E-5(3×10-5)Ω· m정도의 낮은 값으로 억제된다.
비결정 실리콘 막에서, 상기한 바와 같이, 불순물은 최상단 표면상이나, 기부 산화물 막과의 경계면으로 이동하고, 그에 의해, 불순물은 표면위치에 포획된다. 그러므로 불활성 층이 형성된다. 종래 기술에서, 보통 막 구성을 형성하는 웨이퍼(wafer)는 막 형성의 완료까지 특정한 시간동안 막 형성 온도에서 방치된다. 가스 제거와 가스 소거가 수행된다. 불활성 층 형성 불순물은 이런 공정에서 막 내부로 이동된다. 본 발명의 제 1 실시예에 따르면, 가스 제거와 가스 소거 공정중에 인화수소 가스가 흐르고 결정화 온도까지 온도가 증가한다. 최상부 표면상에 습수되는 동안 인이 유지되도록 인화수소 가스의 흐름은 계속된다: 그러므로, 표면상에 포획된 인이 표면으로부터 제거되는 것을 방지하는 것이 가능하다. 부가적으로, 오븐(oven)의 온도 상승은 결정화를 초래하고, 그에 의해 표면 부근의 인이 결정으로 부착되는 것을 허용한다. 그러므로, 인화수소 가스 공급의 중단이후, 막속의 인의 이동은 더 이상 발생하지 않는다.
상술한 이유로, 종래 방법에 의해 획득될 수 없었던 박막의 낮은 불순물 농도와 낮은 비저항을 갖는 불순물이 첨가된 실리콘막이 형성된다.
인 도핑 실리콘 막(12)의 형성 이후, 도 5에 도시된 바와 같이 예정된 패터닝을 수행할 수 있도록 리토그래피 기술과 에칭 기술이 사용된다. 상기 실리콘 박막 전도소자는 획득될 수 있다.
이후, 제 2 실시예가 기술된다. 제 1 및 제 2 실시에 사이의 차이는 불순물함유 실리콘 막형성 공정만이다.
도 6A는 제 2 실시예를 나타내는 인 도핑 실리콘 성장시의 막 형성 온도를 도시한다. 도 6B는 가스 유량을 도시한다.
막 형성 시작(t1)에서 막 형성 완료(t2)까지의 시간 주기동안 막 형성은 유량 1SLM의 실란 가스와 50sccm의 인화수소 가스(1%)에서 1torr의 압력과 530℃의 온도로 50분간 수행된다. 실란 가스만의 공급이 중단된다. 인화수소 가스만의 유량은 약 0.2SLM에서 유지된다. 실란 가스의 부분 압력이 막 형성 챔버에서 1E-6 torr(1×10-6torr)로 충분히 감소되면 1% 질소로 희석된 산화물 가스가 도입된다. 막은 약 30분간 변화되지 않은 온도에서 1torr의 압력하에 방치된다(t3 내지 t4). 관에서 가스가 제거되고, 소거되며 막 형성이 완료된다. 산화물 가스의 도입은 약 2nm 두께의 인 글래스 층이 비결정 실리콘 막의 표면상에 형성되는 것을 허용한다. 막 형성 완료 이후에, 비결정 실리콘의 결정화와 인의 활성화를 위해 막은 800℃로 질소 분위기하에서 약 30분간 노출된다. 그후, 웨이퍼의 표면은 불화수소산에 의해 1분 동안 처리된다. 표면상에 형성된 인 글래스 층만의 제거 이후, 전도 소자의 예정된 패터닝 형성이 수행된다.
상기 방법에서, 인 글래스층이 막 형성이후 비결정 실리콘 상에 형성된다. 따라서 상기 인의 이동에 기인된 비결정 실리콘 막 표면상에서 인의 제거는 발생하기 어렵다.
본 발명의 제 2 실시예에서, 비결정 실리콘 막의 인 농도는 1.5E20atoms/㎤(1.5×1020atoms/㎤)이다. 상기 비결정 실리콘 막의 비저항은 1.9E-5Ω · m이다. 제 2 실시예의 저항값은 동일한 두께와 인 농도를 가진 종래 기술의 인휠 도펑 실리콘 막의 저항값 보다 낮다 제 2 실시예의 상기 저항값은 제 1 실시예의 저항값 보다 다소 높다. 그러나. 막 형성장치에서 온도가 변화될수 없으므로, 막필링(peeling) 등의 막 형성 작용에 대한 문제점이 감소된다. 그러므로 상기 제 2 실시예는 제 1 실시에 보다 더 실용적이다
도 7은 본 발명의 실시예를 사용하는 실리콘 박막의 시트 저항의 역수와 막 두께를 도시하는 그래프이다.
도 7은 종래 기술과 본 발명의 제 1 및 제 2 실시예를 사용하는 인 도핑 실리콘 막의 1.5E20 atoms/㎤(1.5×1020atoms/㎤의 인 농도에서 시트 저항의 역수와 막두께를 도시한다. 본 발명의 각 실시예에서 경로는 종래 기술의 경로와 비교해서 상당히 선형이다. 낮은 인 농도에서, 낮은 저항값 또한 얻어질 수 있다.
본 발명의 제 1 실시에서는 불순물이 인인 경우를 기술하였지만 본 발명은 상술한 경우에 제한되지 않는다. 동일한 n-형 불순물로써 비소가 사용되었을때와, 디보란(dmorane) 등의 붕소가 유사하게 사용되었을 때, 디보란 등의 붕소를 함유한 가스가 유사하게 사용될 수 있다.
본 발명의 실시예에서, 비록 막 형성 가스로 실란 가스가 사용되더라도. 본 발명은 이것에 제한되지 않는다. 실란은 지란(jiran)으로 대체될 수 있다. 실시예에서 막형성 공정(도 4A와 4B의 t1 내지 t2) 동안만 지란이 사용될 때, 막 형성은 450-490℃의 온도에서 수행될 수 있다.
명세서와 도면에 기술된 참조문자(E)는 지수를 표시한다.
상기한 바와 같이, 본 발명에 따라 불순물 함유 비결정 실리콘 막이 형성된다. 막 형성 장치로부터 막 제거 없이, 불순물 함유 가스가 흐르고. 결정화가 수행되도록 열처리가 수행된다. 따라서, l00nm 이하 두께의 불순물 도핑 실리콘 도체에서, 낮은 불순물 농도로 저항의 증가가 방지될 수 있다.
Claims (10)
- 불순물 함유 비결정 실리콘 막을 형성한 이후, 상기 불순물 함유 비결정 실리콘 막을 막 형성 장치로부터 제거하지 않고, 불순물 함유 가스를 유동시키면서 열처리를 수행하여 결정화하는 단계를 포함하는 실리콘 박막 전도 소자 제조 방법.
- 제 1 항에 있어서, 상기 비결정 실리콘의 형성온도는 450℃ 내지 540℃의 범위이고, 상기 열처리의 온도는 550℃ 내지 600℃의 범위인 실리콘 박막 전도 소자의 제조 방볍.
- 제 1 항에 있어서 상기 불순물은 인이고, 상기 불순물 함유 가스는 인화수소인 실리콘 박막 전도 소자의 제조 방법.
- 제 1 항에 있어서, 상기 불순물 함유 비결정 실리콘 막의 불순물 농도는 3E19 atoms/㎤ 내지 2E20 atoms/㎤ (3×1019atoms/㎤에서 2×1020atoms/㎤)의 범위인 실리콘 박막 전도 소자의 제조 방법
- 불순물 함유 비결정 실리콘막을 형성한 이후, 상기 불순물 함유 비결정 실리콘 막을 막 형성 장치로부터 제거하지 않고 불순물 함유 가스와 산화물 가스를 사용하여 표면상에 불순물 글래스층을 형성하는 단계와, 상기 비결정 실리콘 막을 열처리에 의해 결정화하는 단계를 포함하는 질리콘 박막 전도 소자의 제조 방법.
- 제 5 항에 있어서 상기 불순물 함유 비결정 실리콘 막의 형성온도와. 상기 불순물을 포함하는 실리콘 산화물 막의 증착 온도는 450℃에서 540℃의 범위인 실리콘 박막 전도 소자의 제조 방법.
- 제 5 항에 있어서, 상기 불순물은 인이고, 상기 불순물 함유 가스는 인화수소인 실리콘 박막 전도 소자의 제조방법.
- 제 5 항에 있어서, 상기 산화물 가스는 적어도 일부에 산소 분자를 포함하는, 가스인 실리콘 박막 전도 소자의 제조 방법.
- 제 5 항에 있어서, 상기 불순물 함유 비결정 실리콘 막의 불순물 농도는 3E19 atoms/㎤ 내지 2E20 atoms/cm3의 범위인 실리콘 박막 전도 소자의 제조 방법.
- 제 5 항에 있어서, 상기 불순물 함유 비결정 실리콘 막의 막 두께는 1nm에서 5nm 범위인 실리콘 박막 전도 소자의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236020A JP2953396B2 (ja) | 1996-09-06 | 1996-09-06 | シリコン薄膜電導素子の製造方法 |
| JP96-236020 | 1996-09-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980024337A KR19980024337A (ko) | 1998-07-06 |
| KR100291254B1 true KR100291254B1 (ko) | 2001-10-24 |
Family
ID=16994584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970045755A KR100291254B1 (ko) | 1996-09-06 | 1997-09-04 | 실리콘박막전도소자의제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6040236A (ko) |
| JP (1) | JP2953396B2 (ko) |
| KR (1) | KR100291254B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3706811B2 (ja) | 2000-06-14 | 2005-10-19 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理方法、及び半導体製造装置 |
| KR20020005795A (ko) * | 2000-07-10 | 2002-01-18 | 구자홍 | 전계방출소자 및 그 제조방법 |
| JP4158931B2 (ja) | 2005-04-13 | 2008-10-01 | 三菱電機株式会社 | 粒子線治療装置 |
| JP2007053279A (ja) * | 2005-08-19 | 2007-03-01 | Elpida Memory Inc | 半導体装置の製造方法 |
| TWI270213B (en) * | 2005-09-30 | 2007-01-01 | Au Optronics Corp | Low temperature poly-silicon thin film transistor display and method of fabricated the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697424A (ja) * | 1992-09-14 | 1994-04-08 | Ricoh Co Ltd | 半導体素子の製造方法 |
| JP3006396B2 (ja) * | 1993-03-02 | 2000-02-07 | 日本電気株式会社 | 半導体薄膜の形成方法 |
| JPH0750264A (ja) * | 1993-08-06 | 1995-02-21 | Kawasaki Steel Corp | 半導体製造装置 |
| JP2689935B2 (ja) * | 1995-02-01 | 1997-12-10 | 日本電気株式会社 | 半導体薄膜形成方法 |
| US5639685A (en) * | 1995-10-06 | 1997-06-17 | Micron Technology, Inc. | Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon |
-
1996
- 1996-09-06 JP JP8236020A patent/JP2953396B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-02 US US08/923,746 patent/US6040236A/en not_active Expired - Lifetime
- 1997-09-04 KR KR1019970045755A patent/KR100291254B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2953396B2 (ja) | 1999-09-27 |
| JPH1084110A (ja) | 1998-03-31 |
| US6040236A (en) | 2000-03-21 |
| KR19980024337A (ko) | 1998-07-06 |
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|
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|
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