KR0180323B1 - 박막 트랜지스터의 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims description 25
- 239000010408 film Substances 0.000 claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract 19
- 239000010410 layer Substances 0.000 claims description 69
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 46
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 238000000927 vapour-phase epitaxy Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 5
- 239000011241 protective layer Substances 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 11
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 2
- 108091006146 Channels Proteins 0.000 description 17
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 13
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 11
- 229910000077 silane Inorganic materials 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 10
- 239000007789 gas Substances 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000007792 gaseous phase Substances 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007086 side reaction Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
액정디스플레이로서 채택되는 박막 트랜지스터의 제조방법은 기판상에 게이트전극을 선택적으로 형성하는 공정과, 게이트전극과 기판을 게이트 절연막으로 덮는 공정과, 게이트 절연막상에 반도체 채널층을 형성하는 공정과, 상기 채널층상에 제1, 2 및 3의 부분을 갖는 제1도전형의 반도체 접촉층을 형성하는 공정과, 상기 접촉층의 제1 및 2의 부분상에 소오스와 드레인 전극을 각각 형성하는 공정과, 상기 채널층의 한 부분을 노출시키기 위하여 상기 접촉층의 제3의 부분을 제거하는 공정 및, 상기 채널층의 상기 부분에 제2도전형의 반도체 영역을 형성하는 공정을 포함한다.
Description
제1도는 종래 기술에 따른 박막 트랜지스터의 단면도.
제2도는 또다른 종래 기술에 따른 박막 트랜지스터의 단면도.
제3도는 본 발명의 한 실시예에 따른 방법에 의해서 제조된 박막 트랜지스터를 도시하는 단면도.
제4(a)에서 4(d)도는 본 발명의 실시예에 따른 방법의 각 단계를 도시하는 단면도.
제5도는 제1 또는 2도의 박막 트랜지스터와 제3도의 박막 트랜지스터의 소오스-드레인 전류를 비교한 그래프.
제6도는 본 발명의 또다른 실시예에 따른 방법에 의해 제조되는 박막 트랜지스터를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연기판 2 : 게이트 전극
3 : 질화 실리콘 4 : 진성 비정질 실리콘층
5 : 실리콘 접촉층 6 : 드레인 전극
7 : 소오스 전극 8 : p형 비정질 실리콘층
9 : 보호막 10 : 백채널(back channel)
11 : p형 영역 18 : p형 층
본 발명은 박막 트랜지스터의 제조 방법에 관한 것이고, 좀 더 구체적으로는 액정표시장치에 채택되는 역 스태거된(reverse-staggered) 박막 트랜지스터의 제조방법에 관한 것이다.
제1도는 비정질 실리콘의 종래 박막 트랜지스터를 도시한다. 이러한 박막 트랜지스터는 게이트 전극(2), 질화 실리콘막으로 만들어진 게이트 절연막(3), 진성 비정질 실리콘층(4) 및 n형 비정질 실리콘 접촉층(5), 드레인 전극(6) 및 소오스 전극(7)으로 구성된다. 질화 실리콘으로 만들어진 보호막(9)이 트랜지스터를 피복하기 위해 추가로 형성된다. 이러한 구조에서, 드레인 전극(6)과 소오스 전극(7)사이의 비정질 실리콘 층(4)의 표면부(10)는 때때로 백채널(back channel)이라 불리우고, 트랜지스터의 특성을 결정하는 주요 요인을 갖는다.
특별한 경우, 만약 백채널(10)이 오염되어 보호막(9)의 형성 전에 충전되어 있다면, 누설전류가 증가되어 소오스와 드레인 사이에서 흐르는 것을 초래한다. 백채널(10)이 오염되어 있지 않는 경우에도, 보호막(9)상의 오염으로 인한 양전하가 백채널(10)에 인가되는 전계를 백채널의 문턱값이나 그 이상으로 증가시킨다. 따라서, 누설전류가 흐른다. 게다가, 보호막(9)자체가 양전하로 충전될 수도 있으므로, 누설전류가 또한 흐르게 된다.
이러한 문제를 극복하기 위해, 백채널의 과산화수소로부터 얻어진 산화막이나 CVD법에 의해 형성된 알루미늄막으로 피복되는 박막 트랜지스터가 일본국 특허공개 평성2-163972에서 개시되어 있다. 상기와 같은 막은 백채널을 p형 채널로 변환시킬 수 있다. 따라서, 누설전류가 감소된다.
그러나, 상기와 같이 변환된 p형 백채널은 산화물이나 알루미늄막의 품질에 의존하므로 제어성이 약하다. 더욱이, 과산화수소가 사용될 때, 드레인 및 소오스 전극이 과산화수소에 의해 손상된다.
반면에, 알루미늄막의 경우에는, 알루미늄막의 알루미늄이 비정질 실리콘층에 확산되어 박막 트랜지스터의 특성을 변화시킬 수도 있다.
또다른 박막 트랜지스터가 누설전류를 감소시키기 위하여 일본국 특허 공개 공보 평성4-321275호에서 개시되어 있다. 이 트랜지스터에서, 알루미늄 산화층이 백채널상에서 형성된다. 이런 이유로, 이러한 트랜지스터도 전술한 것과 같은 동일한 문제점을 가지고 있다.
제2도를 보면, 일본국 특허공보 평성5-0083197호에서 개시된 또다른 박막 트랜지스터가 도시되어 있으며, 여기서, 제4도의 동일한 요소는 동일한 도면 부호로 지시되고 있다. 이 장치에서, 드레인 및 소오스 전극(6, 7)에 의해 피복되지 않는 n형 접촉층(5)의 한 부분은 이 부분에 p형 불순물을 첨가함으로써 p형 영역(11)으로 변환된다. 이렇게 하여 백채널은 p형 영역(11)로 덮힌다.
그러나, 접촉층(5)은 1020원자/㎤ 이상의 상당히 높은 불순물 농도를 갖는다. 이런 이유로, p형 불순물을 매우 높은 농도로 도핑할 필요가 있다. 그러나 이러한 매우 높은 도핑은 제어성의 부족을 가져온다. 게다가, 상기 매우 높게 도핑된 영역(11)은 누설전류의 증가를 초래한다.
그러므로, 본 발명의 목적은 박막 트랜지스터의 특성을 악화시키지 않으면서 낮은 누설전류의 박막 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 간단화된 공정으로 낮은 누설전류를 갖는 박막 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 박막 트랜지스터 제조방법에 의하여, p형 비정질 실리콘 층이나 p형 폴리실리콘층이 진성 비정질 실리콘층 상에 직접 균일하게 형성되는 구조를 제공하는 것이 가능하다.
그러므로, 상기 방법은 외부로부터 오는 양이온에 의한 오염과 보호막의 대전(electrification)에 의한 백채널 내에서의 전자 생성으로 인하여 증가하는 트랜지스터의 누설전류를 방지해주는 장점을 가진다. 더욱이, p형 비정질 또는 p형 폴리실리콘은 디보란(diborane)이나 실란을 함유한 디실란(disilane)의 기상중에 노출시킴으로써 비정질 또는 폴리실리콘상에 선택적으로 디포지션될 수 있으며, 와이어링이 영향을 받거나, 비정질이나 폴리실리콘내의 알루미늄 확산 또는 공정제어가 어려운 측반응(side reaction)이 없기 때문에, 많은 이점을 얻을 수 있다. 플라즈마CVD법을 사용할 때는, 막형성속도를 선택도를 낮추더라도 높게 하는 것이 유리하다.
또한, p형 실리콘층은 비정질이나 폴리실리콘층 및 질화 실리콘 보호막에 직접접촉하여 안정된 인터페이스를 얻을 수 있기 때문에 고신뢰도가 생기는 장점이 있다.
박막 트랜지스터를 제조하기 위한 본 발명의 방법은 어떠한 n형 불순물도 함유하지 않는 100Å이하의 두께를 갖는 p형 비정질 실리콘층의 진성 비정질 실리콘의 백채널상에 직접 형성되는 것을 특징으로 한다. 어떠한 n형 도핑 불순물도 함유하지 않기 때문에, p형 비정질 실리콘층이 불순물 밀도는 층의 불균일한 이온 분포에 따른 전류누설을 방지할 정도로 높지 않다. 더욱이, 디보란을 함유한 디실란이나 실란 가스의 기상에 의해 얻어짐에 따라 더욱 균일한 이온 분포가 얻어진다. 게다가, 본 방법발명은 p형 비정질 실리콘층이 디보란을 함유한 디실란 또는 실란 가스의 기상에 진성 비정질 실리콘층을 노출시킴으로써 얻을 수 있는 것을 특징으로 한다. 더욱이, 비정질 실리콘 대신에 폴리실리콘을 사용하는 것이 가능하다. 첨부된 도면을 참고로 하여 본 발명에 대한 상세한 설명을 하기로 한다.
이제 제3도를 참고로 하면, 본 발명의 한 실시예에 따른 방법에 의해 제조되는 박막 트랜지스터는 절연기판(1)상에 선택적으로 형성된 게이트전극(2), 게이트 절연막(3), 진성 또는 비도핑된 비정질 실리콘층(4), n형 비정질 실리콘 접촉층(5), 드레인 전극(6) 및, 소오스 전극(7)을 구비한다. 이 트랜지스터는 본 발명에 따라 드레인 전극(6)과 소오스 전극(7)사이의 비정질 실리콘층(4)의 백채널부상에서 p형 비정질 실리콘층(8)을 추가로 구비한다. p형 비정질 실리콘층(8)의 두께는 100Å이하이다. 질화 실리콘과 같은 보호막이 p형 비정질 실리콘층(4)과 이와 접촉한 소오스 및 드레인 전극(6, 7)을 덮는다.
제4도를 보면, 상기의 박막 트랜지스터는 다음과 같이 제조된다.
첫째로, 제4(a)도에 도시된 바와 같이, 크롬과 같은 금속으로 만들어진 게이트 전극(2)이 유리등으로 만들어지는 절연기판(1)상에서 선택적으로 형성된 다음, 질화 실리콘으로 만들어진 게이트 절연막(3)을 전체 표면상에 형성한다. 다음, 진성 또는 비도핑된 비정질 실리콘층(4)과 n형 비정질 실리콘 접촉층(5)이 플라즈마CVD법에 의해 상기 순서로 디포지션된다.
다음, 비정질 실리콘층(4)과 n형 비정질 실리콘 접촉층(5)는 제4(b)도에서 도시된 것처럼, 리소그패피 기술에 의해 아일랜드를 형성하기 위해 선택 에칭된다. 계속해서, 크롬 등으로 만들어진 금속막이 스퍼터링법에 의해 전체 표면상에 디포지션된 다음, 제4(c)도처럼 드레인 전극(6)과 소오스 전극(7)을 형성하기 위해 패턴이 형성된다.
다음, 드레인 전극(6)과 소오스 전극(7)사이의 n형 비정질 실리콘 접촉층(5)의 부분은 본 발명에 따른 습식에칭법이나 드라이 에칭법에 의해 전극을 마스크로서 사용하여 제거된다. 이러한 에칭공정은 비정질 실리콘 층(4)의 표면부가 제거될 때까지 수행된다. 따라서, 접촉층(5)의 그러한 부분이 완전히 제거되고, 제4(d)도에 도시된 바와같이, 이렇게 노출된 비정질 실리콘층(4)의 표면은 백채널(10)로서 기능하게 된다.
제3도를 다시 보면, p형 비정질 실리콘층(8)은 또한 본 발명에 따라 드레인 전극(6)과 소오스 전극(7)사이에서 선택적으로 디포지션된다. 마지막으로 질화 실리콘 보호막(9)이 형성된다.
노출된 비정질 실리콘층 만에 대한 p형 비정질 실리콘 층(8)의 선택성 디포지션은 디실란(Si2H6), 수소(H2), 디보란(B2H6)을 3 : 2: 6의 비율로 혼합하고, 상기 혼합가스의 압력을 200Pa, 기판 온도를 350℃로 설정하며, 제2(d)도에 도시된 박막 트랜지스터를 상기 혼합 가스의 분위기에 노출시킴으로써 수행된다. 상기 층(8)의 두께는 디포지션 속도가 매우 낮기 때문에 정확하게 측정이 되지는 않지만, 수십Å이다. 상기와 같은 조건하에서, 상기 층(8)을 위한 디포지션 시간은 대략 15분 정도이다. 그후, 층(8)은 250℃의 질소 분위기 하에서 30분간 어닐링된다.
상기의 VPE(vapor-phase epitaxy)의 경우에는, 혼합가스에서 디실란 대신에 실란을 사용하는 것이 가능하다. 그러나, 실란은 온도만 높이는 것에 의해 쉽게 분해되지 않는다. 그러므로, 디실란을 사용하는 것이 더 좋다. 혼합가스의 디실란(Si2H6) 대 디보란(B2H6)의 비는 1 : 2로 설정된다. 디실란의 비를 1로 가정할 때, 수소가스의 비는 0에서 10의 범위 내에서 변화할 수 있다.
더욱이, 혼합가스의 압력을 조절하기 위해 아르곤과 같은 불활성 가스를 상기 혼합가스에 첨가할 수 있다.
기판의 온도를 300내지 400℃의 범위내에서 적당히 변화시킬 수 있다. 그러나, 온도가 상기 범위를 벗어난다면, VPE를 수행하는 것이 어렵다. 증기상에서 p형 비정질 실리콘 층을 10에서 100Å의 두께로 디포지션하는 것이 충분하기 때문에, 상기 층은 10에서 30분간 디포지션될 수 있다. 층이 매우 두껍다면, 누설전류가 흐를 수도 있는 문제가 있다. 만약 층이 너무 얇다면, 층이 균일하게 형성될 수 없다. 어닐링 시간은 30분에서 2시간이면 충분하다.
p형 비정질 실리콘(8)이 매우 낮은 디포지션 속도에서 얻어지기 때문에, 상기 층은 단결정 실리콘에 대한 에피택셜 기술과 동일한 효과로 인하여 기판에 의해 쉽게 영향을 받으므로, 진성 비정질 실리콘층(4)에만 선택적으로 디포지션된다. 그러므로, 상기 층(8)은 진성 비정질 실리콘 층(4)이 아닌 다른 기판의 영역 상에서는 디포지션되기가 어려우므로 바람직하다. p형 비정질 실리콘층(8)의 존재는 SIMS원소분석을 통하여 깊이 프로파일(depth profile)을 측정하는 것에 의하여 확인될 수 있으며, 붕소가 1018내지 1019원자/㎤의 농도에서 50Å이하의 두께를 갖는 층에 존재하는 것이 발견되었다.
제5도는 이 실시예의 박막 트랜지스터의 특성을 보여준다. 특히, 드레인과 소오스 사이에 10V의 전압이 인가될 때 드레인과 소오스 사이의 전류대 게이트 전압을 도시되어 있다. 제5도로부터, 드레인과 소오스 사이의 전류는 종래 기술의 경우와 비교하여 -10V에서 0V의 게이트 전압을 위하여, 감소된다. 즉, 박막 트랜지스터가 오프상태에 있을 때 누설전류는 감소한다. 이 실시예에서, 오프 전류의 감소는 80℃의 공기에서 90분간 +30V의 전압을 게이트전극에, 0V의 전압을 소오스 전극에 인가하더라도 인식되지 않는다. 이것은 p형 실리콘층이 질화 실리콘 보호막(9)에 직접 접촉되며, 안정된 인터페이스가 형성된다.
또다른 수단으로서 플라즈마CVD법을 사용하여 p형 비정질 실리콘층을 형성하는 것도 가능하다. 플라즈마CVD법을 사용할 때, 수십Å의 두께를 갖는 p형 비정질 실리콘층(8)은 실란(SiH4), 수소(H2), 및 디보란(B2H6)을 1 : 1 : 2의 비율로 혼합하고, 이 혼합된 가스의 압력을 0.75Torr, 기판온도를 300℃, 전력을 25mW/㎠로 설정하고, 방전을 10초 동안으로 행함으로써 형성된다. 플라즈마CVD법을 p형 비정질 실리콘층이 선택도가 낮더라도 수십초 동안에 형성될 수 있다는 장점이 얻어진다. VPE법에서는 디실란과 디보란을 사용하는 것이 바람직하다고 앞에서 기술하였다. 그러나, 플라즈마CVD법의 경우에는, 실란 및 디보란을 사용하는 것이 더 좋다. 물론, 플라즈마CVD에도 디실란을 사용하는 것이 가능하다. 그러나, 디실란은 실란보다 더 쉽게 분해되므로 플라즈마로 인해 극도로 분해되는 이류로, 디실란은 플라즈마CVD에는 적합하지 않다. 플라즈마CVD의 경우에는, 플라즈마가 실란을 분해하는 것을 돕는 작용을 한다. 그러므로, VPE법에서 디실란과 디보란의 결합은 플라즈마CVD법에서의 실란과 디보란의 결합에 대응한다.
실란(SiH4) 대 디보란(B2H6) 혼합비율은 1 : 2로 설정되고, 수소(H2)는 0에서 5의 범위에서 이들의 혼합체에 혼합된다. 압력, 기판 온도 및 전력은 각각 80에서 120Pa, 250에서 320℃, 및 10에서 30mW/㎠의 범위에서 변화될 수 있다. 방전시간은 수초에서 1분간으로 설정할 필요가 있다.
제6도를 보면, 본 발명의 또다른 실시예에 의한 방법에 의해 제조되는 박막 트랜지스터가 도시되어 있다. 여기서, 제3도와 제4도에서 도시된 부분과 동일한 부분은 같은 도면부호를 사용하였다.
이 실시예에서, p형 층은 18로 지시되어 있고, p형 불순물은 층(4)의 백채널 부에 이온주입이나 확산을 통하여 형성된다. 즉, 제4(d)도의 단계 후에, 붕소 이온은 드레인 및 소오스 전극(6, 7)을 마스크로서 사용하여 이온주입된다. 다음, 어닐링이 수행되어 p형 층(18)을 형성한다.
상기의 실시예는 비정질 실리콘을 사용한 경우를 도시한다. 그러나, 비정질 실리콘 대신에 폴리실리콘으로 만들어진 박막 트랜지스터를 사용하는 것도 가능하다. 폴리실리콘이 사용되더라도, p형 폴리실리콘 제조법은 전술한 비정질 실리콘의 경우와 완전히 동일하다.
본 발명의 범위를 벗어나지 않으면서, 수정예나 변형예를 실시할 수도 있음은 물론이다.
Claims (10)
- 게이트 절연막 상에 반도체 채널층을 형성하는 공정과, 제1의 부분, 제2의 부분, 및 상기 제1과 2의 부분사이에 있는 제3의 부분을 구비하는 제1도전형의 반도체 접촉층을 상기 반도체 채널층상에 형성하는 공정과, 상기 반도체 접촉층의 상기 제1 및 2의 부분상에 소오스와 드레인 전극을 형성하는 공정과, 상기 반도체 접촉층의 상기 제3의 부분을 제거하여 상기 반도체 채널층의 일부분을 노출시키는 공정 및, 상기 반도체 채널층의 상기 부분에서 제2도전형의 반도체 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 반도체 영역 상에 보호층을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 반도체 채널층은 비정질 실리콘으로 만들어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 반도체 영역은 불순물 이온을 상기 반도체 채널층의 상기 부분에 이온주입시킴으로써 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 반도체 영역은 플라즈마CVD법에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 플라즈마CVD법은 소오스 가스로서 B2H6, SiH4를 함유한 혼합가스를 사용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 반도체 영역은 VPE(vapor-phase epitaxy)법에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제7항에 있어서, 상기 반도체 영역은 소오스 가스로서 B2H6, Si2H6를 함유한 혼합가스를 사용하여 상기 반도체 채널층의 부분 상에 선택적으로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 반도체 채널층은 다결정 실리콘으로 만들어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제2항에 있어서, 상기 보호층은 질화 실리콘으로 만들어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP94-84229 | 1994-04-22 | ||
| JP8422994 | 1994-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950030282A KR950030282A (ko) | 1995-11-24 |
| KR0180323B1 true KR0180323B1 (ko) | 1999-04-15 |
Family
ID=13824652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950009475A KR0180323B1 (ko) | 1994-04-22 | 1995-04-21 | 박막 트랜지스터의 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5561074A (ko) |
| EP (1) | EP0678907B1 (ko) |
| KR (1) | KR0180323B1 (ko) |
| DE (1) | DE69525558T2 (ko) |
| TW (1) | TW291597B (ko) |
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| KR100884230B1 (ko) * | 2000-03-06 | 2009-02-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 디스플레이 장치 |
| US7714329B2 (en) | 2001-03-06 | 2010-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having thin film transistor |
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| JP3082679B2 (ja) * | 1996-08-29 | 2000-08-28 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
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| JP2001308339A (ja) | 2000-02-18 | 2001-11-02 | Sharp Corp | 薄膜トランジスタ |
| JP2001257350A (ja) | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4700160B2 (ja) | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| JP4683688B2 (ja) | 2000-03-16 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4393662B2 (ja) | 2000-03-17 | 2010-01-06 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4785229B2 (ja) | 2000-05-09 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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| TWI535037B (zh) | 2008-11-07 | 2016-05-21 | 半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
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- 1995-04-20 EP EP95105936A patent/EP0678907B1/en not_active Expired - Lifetime
- 1995-04-20 US US08/425,806 patent/US5561074A/en not_active Expired - Lifetime
- 1995-04-20 DE DE69525558T patent/DE69525558T2/de not_active Expired - Lifetime
- 1995-04-21 TW TW084103943A patent/TW291597B/zh not_active IP Right Cessation
- 1995-04-21 KR KR1019950009475A patent/KR0180323B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR950030282A (ko) | 1995-11-24 |
| EP0678907B1 (en) | 2002-02-27 |
| EP0678907A3 (en) | 1997-08-20 |
| DE69525558T2 (de) | 2002-08-22 |
| TW291597B (ko) | 1996-11-21 |
| EP0678907A2 (en) | 1995-10-25 |
| US5561074A (en) | 1996-10-01 |
| DE69525558D1 (de) | 2002-04-04 |
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