JPH0658893B2 - 熱処理方法 - Google Patents
熱処理方法Info
- Publication number
- JPH0658893B2 JPH0658893B2 JP24932388A JP24932388A JPH0658893B2 JP H0658893 B2 JPH0658893 B2 JP H0658893B2 JP 24932388 A JP24932388 A JP 24932388A JP 24932388 A JP24932388 A JP 24932388A JP H0658893 B2 JPH0658893 B2 JP H0658893B2
- Authority
- JP
- Japan
- Prior art keywords
- sin film
- heat treatment
- treatment method
- stress
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はIII−Ｖ族化合物半導体の熱処理方法に関す
る。
る。
（ロ）従来の技術 デバイスの高速化、高周波化に伴い、従来のＳｉからＧ
ａＡｓ等のIII−Ｖ族化合物半導体が結晶材料として重
要性を増している。
ａＡｓ等のIII−Ｖ族化合物半導体が結晶材料として重
要性を増している。
ところで、蒸気圧の高い元素を含むIII−Ｖ族化合物半
導体、たとえば蒸気圧の高いＡｓを含むＧａＡｓ等でデ
バイスを製造する場合、製造工程で高温処理すると蒸気
圧の高い元素が解難し結晶欠陥を生じる問題が生じる。
導体、たとえば蒸気圧の高いＡｓを含むＧａＡｓ等でデ
バイスを製造する場合、製造工程で高温処理すると蒸気
圧の高い元素が解難し結晶欠陥を生じる問題が生じる。
現在、デバイスの高集積化に伴い、結晶材料における不
純物導入層の均一化が要求され、デバイス工程において
イオン注入法が主流をなしている。
純物導入層の均一化が要求され、デバイス工程において
イオン注入法が主流をなしている。
しかし、不平衡過程であるイオン注入により半導体へ不
純物原子を添加すると照射損傷と呼ばれる、イオンの連
続衝突による格子欠陥が生じる。イオン注入によって誘
起された照射損傷を除去し、注入不純物を適正な格子位
置に導入し電気的に活性化するために、イオン注入後に
高温(800℃以上)で熱処理する必要がある。
純物原子を添加すると照射損傷と呼ばれる、イオンの連
続衝突による格子欠陥が生じる。イオン注入によって誘
起された照射損傷を除去し、注入不純物を適正な格子位
置に導入し電気的に活性化するために、イオン注入後に
高温(800℃以上)で熱処理する必要がある。
従って、イオン注入を用いた場合、元素の解離が発生し
ない熱処理を行なう必要があり、この種の熱処理方法と
して、化合物半導体基板上に母体結晶構成原子の外部拡
散阻止能が高い窒化シリコン(ＳｉＮ)膜を形成して行な
うキャップアニール法(例えば、特開昭60-148129号公
報)がある。
ない熱処理を行なう必要があり、この種の熱処理方法と
して、化合物半導体基板上に母体結晶構成原子の外部拡
散阻止能が高い窒化シリコン(ＳｉＮ)膜を形成して行な
うキャップアニール法(例えば、特開昭60-148129号公
報)がある。
従来、ＳｉＮ膜を用いてキャップアニールを行なう場
合、ＳｉＮ膜の作製には低温形成(200〜350℃)可能な容
量結合型のプラズマＣＶＤ装置が用いられてきた。しか
し、この装置では酸素等の不純物が形成されたＳｉＮ膜
に混入するため、外部拡散阻止能が低下したり、該Ｓｉ
Ｎ膜が損傷を受け、この損傷によって化合物半導体基板
も大きな損傷を受けるという問題があった。また、近年
ＳｉＮ膜の内部応力の制御が容易に行なえる電子サイク
ロトロン(ＥＣＲ)プラズマＣＶＤ装置が開発され、不純
物汚染が少なくキャップアニール時に殆んど損傷を受け
ないＳｉＮ膜の作製が可能となった(D.Inoue et.al.Ele
ctrochemical Society Fall meeting（1987）P556-557
参照。)が、まだ完全に損傷を受けないＳｉＮ膜を作製
するには至っていない。
合、ＳｉＮ膜の作製には低温形成(200〜350℃)可能な容
量結合型のプラズマＣＶＤ装置が用いられてきた。しか
し、この装置では酸素等の不純物が形成されたＳｉＮ膜
に混入するため、外部拡散阻止能が低下したり、該Ｓｉ
Ｎ膜が損傷を受け、この損傷によって化合物半導体基板
も大きな損傷を受けるという問題があった。また、近年
ＳｉＮ膜の内部応力の制御が容易に行なえる電子サイク
ロトロン(ＥＣＲ)プラズマＣＶＤ装置が開発され、不純
物汚染が少なくキャップアニール時に殆んど損傷を受け
ないＳｉＮ膜の作製が可能となった(D.Inoue et.al.Ele
ctrochemical Society Fall meeting（1987）P556-557
参照。)が、まだ完全に損傷を受けないＳｉＮ膜を作製
するには至っていない。
（ハ）発明が解決しようとする課題 上述したように、ＥＣＲプラズマＣＶＤ装置により作製
したＳｉＮ膜であっても、キャップアニール時に該Ｓｉ
Ｎ膜は僅かな損傷を受ける。そして、この損傷により化
合物半導体基板とＳｉＮ膜の界面に空間が形成され、こ
の空間に基板表面のＶ族原子がぬけ、前記主面上に縦(3
00〜500Å)、横(300〜500Å)の穴(ピットと称する。)が
発生する。
したＳｉＮ膜であっても、キャップアニール時に該Ｓｉ
Ｎ膜は僅かな損傷を受ける。そして、この損傷により化
合物半導体基板とＳｉＮ膜の界面に空間が形成され、こ
の空間に基板表面のＶ族原子がぬけ、前記主面上に縦(3
00〜500Å)、横(300〜500Å)の穴(ピットと称する。)が
発生する。
このような、欠陥により、完成後の素子の素子特性を劣
化させるという問題がある。
化させるという問題がある。
本発明は蒸気問題に鑑み為されたものであり、前記ピッ
トの発生を抑制し、素子特性を劣化させることのない熱
処理方法を提供しようとするものである。
トの発生を抑制し、素子特性を劣化させることのない熱
処理方法を提供しようとするものである。
（ニ）課題を解決するための手段 本発明はイオン注入層が形成されたIII−Ｖ族化合物半
導体基板上に屈折率が２．２以上の第１のＳｉＮ膜を形
成する工程と、前記第１のＳｉＮ膜上に応力が引張応力
の第２のＳｉＮ膜を形成する工程と、前記イオン注入層
を加熱する工程と、を含むことを特徴とする熱処理方法
である。
導体基板上に屈折率が２．２以上の第１のＳｉＮ膜を形
成する工程と、前記第１のＳｉＮ膜上に応力が引張応力
の第２のＳｉＮ膜を形成する工程と、前記イオン注入層
を加熱する工程と、を含むことを特徴とする熱処理方法
である。
（ホ）作用 本発明者は化合物半導体基板上に屈折率が２．２以上の
第１のＳｉＮ膜を形成してキャップアニールを行なうこ
とによりピットの発生を大幅に抑制できることを見出し
た。これは屈折率が大きい(2.2以上)と、ＳｉＮ膜中の
Ｓｉの構成比が大きい傾向にあり、第１のＳｉＮ膜が僅
かな損傷を受け(第２のＳｉＮ膜により応力を調整して
も、なお僅かな損傷を受ける)ても化合物半導体基板上
に形成された酸化膜とＳｉの強い結合力により、化合物
半導体基板とＳｉＮ膜の界面に空間が形成され難いから
と考えられる。
第１のＳｉＮ膜を形成してキャップアニールを行なうこ
とによりピットの発生を大幅に抑制できることを見出し
た。これは屈折率が大きい(2.2以上)と、ＳｉＮ膜中の
Ｓｉの構成比が大きい傾向にあり、第１のＳｉＮ膜が僅
かな損傷を受け(第２のＳｉＮ膜により応力を調整して
も、なお僅かな損傷を受ける)ても化合物半導体基板上
に形成された酸化膜とＳｉの強い結合力により、化合物
半導体基板とＳｉＮ膜の界面に空間が形成され難いから
と考えられる。
また、屈折率が大きいＳｉＮ膜は応力が圧縮応力となる
ことが多く該ＳｉＮ膜は破損し易いが、第１のＳｉＮ膜
上に応力が引張応力の第２のＳｉＮ膜を形成し、全体
(すなわち、第１のＳｉＮ膜と第２のＳｉＮ膜を一とみ
る)としての応力を引張応力とすることで、ＳｉＮ膜の
破損を防ぐことができる。尚、ＳｉＮ膜が圧縮応力のと
きに膜破損が生じ引張応力のときに膜破損が生じないこ
とが既に確認されている。
ことが多く該ＳｉＮ膜は破損し易いが、第１のＳｉＮ膜
上に応力が引張応力の第２のＳｉＮ膜を形成し、全体
(すなわち、第１のＳｉＮ膜と第２のＳｉＮ膜を一とみ
る)としての応力を引張応力とすることで、ＳｉＮ膜の
破損を防ぐことができる。尚、ＳｉＮ膜が圧縮応力のと
きに膜破損が生じ引張応力のときに膜破損が生じないこ
とが既に確認されている。
（ヘ）実施例 本発明の実施例を第１図の説明図に基づいて説明する。
まず、半絶縁性ＧａＡｓ基板(１)にイオン注入を行ない
イオン注入層(４)を形成する。このときの条件は注入イ
オンがＳｉ＋、注入エネルギーが30KeV、注入ドーズ量
が２×1013cm-2である。続いて、基板(１)上にＥＣＲプ
ラズマＣＶＤ法によりＳｉＮ膜のＳｉの構成比(Si/N)が
大きい第１のＳｉＮ膜(２)を約30Å形成する。この第１
のＳｉＮ膜(２)は第２図の○印及び×印の合計16通りの
条件で形成した。また、図中の破線よりも右側の領域の
条件で形成したＳｉＮ膜の屈折率は2.2以上となる。
イオン注入層(４)を形成する。このときの条件は注入イ
オンがＳｉ＋、注入エネルギーが30KeV、注入ドーズ量
が２×1013cm-2である。続いて、基板(１)上にＥＣＲプ
ラズマＣＶＤ法によりＳｉＮ膜のＳｉの構成比(Si/N)が
大きい第１のＳｉＮ膜(２)を約30Å形成する。この第１
のＳｉＮ膜(２)は第２図の○印及び×印の合計16通りの
条件で形成した。また、図中の破線よりも右側の領域の
条件で形成したＳｉＮ膜の屈折率は2.2以上となる。
次に、第１のＳｉＮ膜(２)上にＥＣＲプラズマＣＶＤ法
により第２のＳｉＮ膜(３)を約700Å形成する。このと
きの条件はＳｉＨ４／Ｎ２流量比が0.4、マイクロ波パ
ワーが600Ｗである。また、この第２のＳｉＮ膜(３)の
応力は引張応力となり、屈折率は1.9となる。
により第２のＳｉＮ膜(３)を約700Å形成する。このと
きの条件はＳｉＨ４／Ｎ２流量比が0.4、マイクロ波パ
ワーが600Ｗである。また、この第２のＳｉＮ膜(３)の
応力は引張応力となり、屈折率は1.9となる。
尚、ＳｉＮ膜の屈折率の測定には偏光解析法を用いた。
上述の如く第１のＳｉＮ膜(２)の作製条件を変えて作製
した16種類のサンプルの夫々に850℃、５secの熱処理を
施す。
した16種類のサンプルの夫々に850℃、５secの熱処理を
施す。
そして、各サンプルのピットの発生状態を調べると、○
印の条件のときのサンプルにはピットが全んど発生して
おらず、×印の条件のときのサンプルにはピットが発生
していた。即ち、屈折率が2.2以上となる○印の条件で
形成された第１のＳｉＮ膜(２)を備えたサンプルにはピ
ットが全んど発生しないことが確認された。
印の条件のときのサンプルにはピットが全んど発生して
おらず、×印の条件のときのサンプルにはピットが発生
していた。即ち、屈折率が2.2以上となる○印の条件で
形成された第１のＳｉＮ膜(２)を備えたサンプルにはピ
ットが全んど発生しないことが確認された。
また、マイクロ波パワーが300Ｗのときのサンプル(○印
(ａ)(ｂ)(ｃ)(ｄ))のシートキャリア濃度をファンデア
ポウ測定により測定した。この測定結果に基づくＳｉＨ
４／Ｎ２流量比とシートキャリア濃度の関係を第３図に
示す。第３図において、□印は第１のＳｉＮ膜(２)が無
く、第２のＳｉＮ膜(３)のみで850℃、５secの熱処理を
施したときのシートキャリア濃度である。この測定結果
よりピットが殆ど発生しなかったサンプル(○印(ａ)
(ｂ)(ｃ)(ｄ))のシートキャリア濃度は第２のＳｉＮ膜
(３)のみの場合と略同等か、それ以上の値を示してお
り、第１のＳｉＮ膜(２)の存在による電気的特性の劣化
はないと判断できる。
(ａ)(ｂ)(ｃ)(ｄ))のシートキャリア濃度をファンデア
ポウ測定により測定した。この測定結果に基づくＳｉＨ
４／Ｎ２流量比とシートキャリア濃度の関係を第３図に
示す。第３図において、□印は第１のＳｉＮ膜(２)が無
く、第２のＳｉＮ膜(３)のみで850℃、５secの熱処理を
施したときのシートキャリア濃度である。この測定結果
よりピットが殆ど発生しなかったサンプル(○印(ａ)
(ｂ)(ｃ)(ｄ))のシートキャリア濃度は第２のＳｉＮ膜
(３)のみの場合と略同等か、それ以上の値を示してお
り、第１のＳｉＮ膜(２)の存在による電気的特性の劣化
はないと判断できる。
（ト）発明の効果 本発明は以上の説明から明らかな如く、熱処理を施して
も殆どピットが発生しないので、完成後の素子の素子特
性を劣化させることはない。
も殆どピットが発生しないので、完成後の素子の素子特
性を劣化させることはない。
【図面の簡単な説明】 第１図は本発明の実施例を説明するための説明図、第２
図はＳｉＨ４／Ｎ２流量比とマイクロ波パワーの関係を
示す図、第３図はＳｉＨ４／Ｎ２流量比とシートキャリ
ア濃度の関係を示す図である。 (１)……III−Ｖ族化合物半導体基板、(２)……第１の
ＳｉＮ膜、(３)……第２のＳｉＮ膜、(４)……イオン注
入層。
図はＳｉＨ４／Ｎ２流量比とマイクロ波パワーの関係を
示す図、第３図はＳｉＨ４／Ｎ２流量比とシートキャリ
ア濃度の関係を示す図である。 (１)……III−Ｖ族化合物半導体基板、(２)……第１の
ＳｉＮ膜、(３)……第２のＳｉＮ膜、(４)……イオン注
入層。
Claims (1)
- 【請求項１】イオン注入層が形成されたIII−Ｖ族化合
物半導体基板上に屈折率が２．２以上の第１のＳｉＮ膜
を形成する工程と、前記第１のＳｉＮ膜上に応力が引張
応力の第２のＳｉＮ膜を形成する工程と、前記イオン注
入層を加熱する工程と、を含むことを特徴とする熱処理
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24932388A JPH0658893B2 (ja) | 1988-10-03 | 1988-10-03 | 熱処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24932388A JPH0658893B2 (ja) | 1988-10-03 | 1988-10-03 | 熱処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0297015A JPH0297015A (ja) | 1990-04-09 |
| JPH0658893B2 true JPH0658893B2 (ja) | 1994-08-03 |
Family
ID=17191294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24932388A Expired - Lifetime JPH0658893B2 (ja) | 1988-10-03 | 1988-10-03 | 熱処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658893B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4897948B2 (ja) * | 2005-09-02 | 2012-03-14 | 古河電気工業株式会社 | 半導体素子 |
| JP4799965B2 (ja) * | 2005-09-06 | 2011-10-26 | 日本電信電話株式会社 | 窒化物半導体を用いたヘテロ構造電界効果トランジスタ |
| JP4748546B2 (ja) * | 2009-07-06 | 2011-08-17 | 古河電気工業株式会社 | 半導体レーザ素子の製造方法 |
| JP4748545B2 (ja) * | 2009-07-06 | 2011-08-17 | 古河電気工業株式会社 | 半導体光デバイスの製造方法および半導体光デバイス |
| CN102474071B (zh) * | 2009-07-06 | 2015-07-22 | 古河电气工业株式会社 | 半导体光学器件的制造方法、半导体光学激光元件的制造方法以及半导体光学器件 |
| JP5212414B2 (ja) * | 2010-04-05 | 2013-06-19 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1988
- 1988-10-03 JP JP24932388A patent/JPH0658893B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0297015A (ja) | 1990-04-09 |
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Legal Events
| Date | Code | Title | Description |
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