KR100291232B1 - 반도체장치제조방법 - Google Patents

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Abstract

반도체 기판 (101) 간에 제 1 절연막 (104a) 을 형성하는 단계, 절연막 (104a) 상에 금속 배선층 (207 및 307) 을 형성하는 단계, 및 제 1 절연막 (104a) 및 금속 배선층 (207 및 307) 양측 모두 위에 제 2 절연막 (104b) 을 형성하는 단계로 이루어지고, 제 2 절연막 (104b 및 108a) 은 금속 배선층 (207 및 307) 이 산화되는 온도 미만의 온도에서 단계 (c) 에서 형성되는 것을 특징으로 하는 반도체 장치 제조 방법이 제공되어 있고, 상기 방법은 제 2 절연막 (104b 및 108a) 으로 불순물을 주입시키는 단계 (d) 를 더 포함하고, 불순물은 금속 배선층 (207 및 307) 을 이루는 금속의 확산을 방지하는 능력을 갖는다. 상기 방법은 금속 배선층의 전기 저항의 증가를 방지하고 동시에 배선층의 산화 저항력을 향상시키고 금속 배선층을 둘러싸는 절연막으로의 금속 확산을 방지한다. 결과적으로, 상기 방법은 장기간 신뢰성을 제공하며 반도체 장치에 대한 생산성을 높여준다.

Description

반도체 장치 제조 방법
본 발명은 절연막으로 둘러싸인 구리층과 같은 금속 배선층을 갖는 반도체 장치를 제조하는 방법에 관한 것이다.
통상적으로, 반도체 장치의 배선층은 구리 (Cu) 로 이루어진다. 그러나, 구리는 산화 속도가 고속이기 때문에, 절연막이 구리 배선층상에 형성되는 경우 구리 배선층이 표면에서 산화되고, 구리가 절연막으로 확산되어 결과적으로 배선 저항 및 배선 누설이 증가 한다. 구리 배선층과 연관된 이들 문제를 해결하기 위해서, 1995 년도에 발행된 Electrons Data Communication Academy Electronics Society Conference 의 C-418, PP. 115-116 에 ″서브 쿼터 미크론 ULSI 용 Cu 상호 접속 기술″ 이라는 제목의 논문으로 티. 타께와끼에 의해서 개시된 구조물을 형성하는 방법, 및 구리 배선층을 둘러싸는 막의 산화물 저항을 증가시키는 구조물이 제안되어 왔다.
제안된 방법을 도 1a 및 1b 에 나타낸다. 도 1a 에 나타낸 바와 같이, 실리콘 이산화막 (104a) 은 실리콘 기판 (101) 상에 형성된다. 그후, Cu 막 (107a) 으로 형성된 배선층은 실리콘 이산화막 (104a) 상에 형성된다. 그후, 도 1b 에 나타낸 바와 같이, 실리콘 기판 (101) 이 가열되는 동안 모노 시레인 (SiH4) 가스 (109c) 에 노출시킴으로서 모노 시레인 (SiH4) 가스에 함유된 Si 와 Cu 막 (107a) 에 함유된 구리를 반응시킨다. 결과적으로, Cu 막 (107a) 주변에 CuxSiy층 또는 Cu 실리콘 층 (107c) 이 형성된다. 여기에서 x 및 y 는 양의 정수를 지시한다. 이에 따라 형성된 Cu 실리콘층 (107c) 은 Cu 막 (107a) 의 산화를 방지한다.
층간 절연막이 구리 배선층상에 형성되는 경우 발생하는 구리의 산화를 방지하기 위해서, 1995 년 발행된 Electronic Data Communication Academy Electrnics Society Conference 의 C-419, pp. 117-118 에 ″드라이 에칭을 이용한 이중 레벨 구리 상호 접속의 제조″ 라는 제목의 논문으로 H. Miyazaki 에 의해서 개시된 방법이 제안되어 있다. 제안된 방법은 도 2a 내지 2b 에 나타낸다.
우선, BPSG 막 (104c) 은 실리콘 기판 (101) 상에 형성되고, 그후, 제 1 텅스텐 (W) 막 (106d), 구리막 (107a), 및 제 2 텅스텐막 (106e) 은 이 순선로 BPSG 막 (104c) 상에 형성된다. 그후, 이들 막 (106e, 107a 및 106d) 은 에칭 가스로서 실리콘 테트라클로라이드 (SiCl4), 질소 (N2) 및 산소 (O2)의 혼합가스를 이용하고, 절연막 (도면에 도시되지 않음) 을 마스크로 사용하여 고온 반응 이온 에칭에 의해서 연속적으로 에칭된다. 따라서, 도 2a 에 나타낸 바와 같이, 다층 텅스텐막 (106e), 구리막 (107) 및 텅스텐막 (106d) 으로 이루어진 구리 배선층 (107) 은 BPSG 막 (104c) 상에 형성된다. 그후, 도 2b 에 나타낸 바와 같이, 실리콘 이산화막 또는 플라즈마-인핸스 TEOS 산화막 (PE-TEOS 산화막) (108d) 은 테트라 에톡시 시레인 (TEOS) 및 산소 (O2) 의 혼합 가스가 이용되는 플라즈마-인핸스 화학 진공 증착 (PE-CVD) 에 의해서 구리 배선층 (107) 을 전체적으로 덮도록 형성된다.
상술한 고온 반응 이온 에칭에서, 실리콘 이산화물 또는 유사한 재료로 이루어진 보호막 (도면에 도시되지 않음) 이 구리 배선층 (107) 의 측벽에 형성된다. 미야자끼에 따르면, 이에 따라 형성된 보호막 및 TEOS 는 구리 산화 속도를 매우 저하시키고, 따라서, 절연막이 형성된 경우 생성되는 구리 산화물은 실질적인 문제를 일으키지 않는다.
일본국 특개평 제 3-289256 호에는 구리 배선층상에 형성될 에칭막이 구리 확산을 방지하는 능력을 제공하는 방법이 개시되어 있다. 상기 방법을 도 3a 내지 3d 에 나타낸다. 우선, 도 3a 에 나타낸 바와 같이, 선택 산화에 의해서 p 형 실리콘 기판 (101) 의 표면에 필드 산화막 (102) 이 형성되어 있다. 그후, n 형 확산층 (103) 은 이온 주입에 의해서 필드 산화막 (102) 사이에 형성된다. 그후, 300 nm 의 두께를 가지며 1.0 몰% 의 붕소와 4.0 몰% 의 인을 함유하는 붕소-인 글라스 (BPSG) 막 (104c) 이 기판 (101) 상의 전체에 형성되고, 그후, 질소 분위기에서 20 분 동안 850 ℃ 에서 어닐링된다. 그후, 상호 접속 컨택홀 (105b) 은 n 형 확산층 (103) 이 나타나도록 BPSG 막 (104c) 을 통하여 개방된다.
그후, 도 3b 에 나타낸 바와 같이, 티타늄 질화 (TiN) 막 (106a) 및 구리 (Cu) 막 (107a) 은 도 3a 의 생성물에 대한 스퍼터링에 의해서 형성된다. TiN 막 (106a) 은 100 nm 의 두께를 가지며, Cu 막 (107a) 은 500 nm 의 두께를 가진다. 그후, 막 (106a 및 107a) 은 BCl3을 이용하여 드라이 에칭됨으로서 패터닝된 Cu/TiN 배선층을 형성한다.
그 다음에, 도 3c 에 나타낸 바와 같이, 1000 nm 의 두께를 가지며 1.2 몰% 의 인을 함유하는 PSG 막 (108b) 은 화학적 진공 증착 (CVD) 에 의해서 도 3b 의 생설물상에 형성된다. 그후, 상호 접속 컨택홀 (105c) 은 PSG 막 (108b) 을 관통하여 형성된다.
그 다음에, 도 3d 에 나타낸 바와 같이, 100 nm 두께의 TiN 막 (106c) 및 500 nm 두께의 Cu 막 (107b) 은 스퍼터링을 하고 그후, BCl3가스를 이용하여 드라이 에칭을 함으로서 도 3c 의 생성물상에 형성되어 Cu/TiN 배선층을 형성한다. 그다음에, 100 nm 의 두께를 가지며 1.2 몰% 의 인을 함유하는 최상부층 PSG 막 (108c) 이 형성된다.
발명자는 n 형 확산층 (103) 과 p 형 실리콘 기판 (101) 사이의 pn 접합에 흐르는 누설 전류를 측정했다. 결과는 Al-Si 전극에서와 동일한 결과가 획득되었다. 간행물에 따르면, 이하 막중 하나가 PSG 막 (108c) 대신에 이용될 수도 있다.
(a) 스퍼터링에 의해서 형성된 SiO2막,
(b) 플라즈마-인핸스 CVD 에 의해서 형성된 SiO2,
(c) SiN 또는 SiON 으로 인 이온을 주입하거나, 또는 POCl3분위기에서 어닐링에 의해서 형성된 실리콘 수지로 이루어진 다층 구조물, 및 인이 함유되지 않은 SiO2막.
일본국 특개평 제 7-176612 호에는 ″구리 배선층의 표면에서의 산화를 방지하고, 접속 저항의 증가를 방지하고, 회로의 고속 동작을 위한 반도체 장치 및 그의 제조 방법″ 이 개시되어 있다. 도 4a 내지 4c 는 상기 제안된 방법의 단계를 나타낸다.
우선, 도 4a 에 나타낸 바와 같이, 약 500 nm 의 두께를 갖는 실리콘 이산화막 (104a) 이 실리콘 기판 (101) 상에 형성된다. 그후, 50 nm 의 두께를 갖는 Ti 막 (106f), 100 nm 의 두께를 갖는 TiN 막 (106a) 및 약 800 nm 의 두께를 갖는 Cu 막 (107a) 이 이 순서로 스퍼터링에 의해서 실리콘 이산화막 (104a) 상에 증착된다. 그후, 증착된 Ti, TiN 및 Cu 막 (106f, 106a 및 104a) 은 종래 방법으로 에칭됨으로서 배선층 (107) 을 형성한다.
그후, 도 4b 에 나타낸 바와 같이, 약 500 nm 의 두께를 갖는 풀루오르 (F) 함유 실리콘 이산화막 (108e) 이 플라즈마-인핸스 CVD 에 의해서 배선층 (107) 및 실리콘 이산화막 (104a) 상에 형성된다. 플라즈마-인핸스 CVD 를 위한 조건은 다음과 같다.
소오스 가스 : 트리에톡시풀루오르시레인 (FSi(OC2H5)3) + O2
압력 : 10 Torr
기판 온도 : 50 ℃
풀루오르 함유 실리콘막 (108e) 상에 실라놀 용액이 공급된 후에, 약 300 nm 의 두께를 갖는 풀루오르 함유 스핀-온-글라스 막 (110c) 이 트리에톡시풀루오르시레인의 증발에 의해서 풀루오르 함유 실리콘 이산화막 (108e) 상에 형성된다.
그다음에, 도 4c 에 나타낸 바와 같이, 제 2 풀루오르 함유 실리콘 이산화막 (110d) 은 스핀-온-글라스 막 (110c) 상에 전체적으로 형성된다. 제 2 풀루오르 함유 실리콘 이산화막 (110d) 은 약 400 nm 의 두께이다. 그후, 상호 접속 컨택홀은 배선층 (107) 이 보이도록 형성된다. 그후, Ti 막 (106g), TiN 막 (106c) 및 Cu 막 (107b) 으로 이루어진 제 2 배선층은 배선층 (107) 과 동일한 방법으로 상호 접속 컨택홀내에 형성된다.
상술한 방법에 따르면, 절연막과 같은 풀루오르 함유 실리콘 이산화막 (108e) 은 구리가 산화되는 온도보다 낮은 온도로 Cu 막 (107a) 상에 형성된다. 게다가, 풀루오르 함유 실리콘 이산화막 (108e) 은 실리콘 이산화막의 유전상수 이하의 유전상수를 갖는다. 따라서, 고생산성 및 바람직한 전기 동작을 획득하는 것이 가능하다.
또한, 일본국 특개평 제 7-176612 호에는 코버 배선층의 측벽상에 티타늄 함유 텅스텐막 (이하 ″Ti-W″ 라 함) 을 형성함으로서 구리 배선층을 보호하는 방법, 및 과포화 히드로실리코풀루오르산이 이용된 액체 증착에 의해서, Cu 가 산화되는 온도 미만의 온도인 35 ℃ 로 구리 배선층의 갭에 약 900 nm 의 두께를 갖는 풀루오르 함유 실리콘 이산화막막을 형성하는 방법이 개시되어 있다.
일본국 특개소 제 63-299250 호에는 구리 배선층의 표면을 보호하는 방법이 개시되어 있다. 제안된 방법을 도 5a 내지 5c 에서 설명한다. 우선, 도 5a 에 나타낸 바와 같이, 실리콘 이산화막 (104a) 은 실리콘 기판 (101) 상에 형성된다. 그후, 실리콘 이산화막 (104a) 상에 Ti 막 (106f), TiN 막 (106a), 및 Cu 막 (107a) 이 이 순으로 연속해서 형성된다. 그후, Cu 막 (107a) 만 패터닝된다. 그후, TiN 막 (106a) 및 Ti 막 (106f) 은 마스크로서 이용되는 패터닝 Cu 막 (107a) 으로 패터닝된다. 그후, 도 5a 에 나타낸 바와 같이 구리 배선층 (107a) 이 형성된다.
그다음에, 도 5b 에 나타낸 바와 같이, 실리콘막 (109d) 은 구리 배선층 (107) 및 실리콘 이산화막 (104a) 상에 전체적으로 10 nm 내지 50 nm 범위내의 두께로 증착된다.
그후, 도 5b 의 생성물은 산소 분위기에서 800 ℃ 내지 1000 ℃ 로 어닐링된다. 결과적으로, Cu 막 (107a) 으로 접촉을 이루는 실리콘이 함유된 실리콘막 (109d) 의 일부가 Cu 막 (107a) 으로 확산하여 Cu-Si 합금을 형성한다. 게다가, Cu-Si 합금은 산소 분위기에 함유된 산호를 흡수하여 Cu-SiO2합금 (107d) 을 형성한다. 즉, SiO2가 Cu 의 결정 입자 경계를 관통하여, Cu 막 (107a) 에 존재하는 구리의 산화를 방지한다. Cu 막 (107a) 과 접촉하지 않는 실리콘막 (109d) 의 일부는 산소 분위기에 함유된 산소에 의해서 산화되고 실리콘 이산화막으로 변화된다.
도 3a 및 3b 에 설명된 방법에 따르면, Cu 실리사이드막 (107c) 이 Cu 막 (107a) 주변에 형성되어, Cu 막 (107a) 의 일렉트로마이그레이션 저항력, 부식 저항력 및 산화 저항력을 강화시킨다. 게다가, 실리콘 질화막이 층간 절연막으로서 이용되기 때문에, 층간 용량이 증가되지 않는다.
Cu 막 (107a) 의 배선 저항은 고저항을 갖는 Cu 실리사이드막 (107c) 의 전체 표면 영역에 대항하는 특정 표면 영역에 의존한다. 따라서, Cu 막 (107a) 의 크기가 감소됨에 따라서, 체적에 대한 전체 표면 영역의 비율이 증가된다. 이것은 배선층의 크기가 더 작아질수록 배선 저항의 증가 비율이 더욱 증가하는 것을 의미한다. 배선 저항의 고증가율을 갖는 반도체 장치는 성능이 크게 저하된다. 이것은 낮은 저항을 갖는 구리 배선층으로 형성하는 장점을 상쇄시킨다.
게다가, 구리가 시레인 (SiH4) 과 급속하게 반응하기 때문에, Cu 와 SiH4사이의 반응을 제어하는 것이 용이하지 않다. 따라서, Cu 실리사이드막 (107c) 의 두께를 제어하는 것이 곤란하기 때문에 웨이퍼 또는 랏 (lot) 에서의 균일한 배선 저항을 획득하는 것이 어렵다. 이 것은 반도체 장치에서 안정화된 전기 동작이 본장되지 않는 문제를 발생시킨다.
도 2a 내지 2b 에 나타낸 방법에서, 구리 배선층 (1070 이 에칭된 경우, 실리콘 이산화물 또는 유사한 재료로 이루어진 보호막이 구리 배선층 (107) 의 측벽상에 형성되고, 실리콘 이산화막 (108d) 은 TEOS 소오스를 이용하여 구리 배선층 (107) 상에 형성되기 때문에, 절연막이 구리 배선층상에 형성되는 경우 통상적으로 발생하는 구리 산화물의 산화를 방지하는 것이 가능하여 배선 저항이 거의 증가하지 않는다. 게다가, 층간 용량의 증가에 의해서 발생되는 회로 지연이 발생되지 않는다.
그러나, 구리 배선층 (107) 의 측벽상에 형성될 보호막은 Cu 막 (107a) 이 플라즈마 에칭되는 동안 비평형 상태에서 형성되고 따라서 낮은 열적 안정성을 가질 수 있다. 이것은 구리의 확산을 방지하는 보호막의 능력이 그렇게 높지 않다는 것을 의미한다. 더욱이, TEOS 소오스 가스를 이용하여 플라즈마-인핸스 CVD 에 의해서 형성된 실리콘 이산화막 (108d) 은 구리에 대항하는 장벽을 가지더라도 그 장벽은 그렇게 높지 않다. 따라서, 다수의 어닐링이 다층 배선을 제조하기 위해서 실행되는 경우 구리의 확산 및/또는 산화가 발생될 수 있고, 다층 배선은 배선간의 누설 전류 및 배선 저항의 증가 때문에 결함이 발생한다. 결과적으로 높은 생산성 및 장기간에 걸친 신뢰성을 획득하는 것이 곤란한 문제가 발생한다.
도 3a 및 3b 에 나타낸 방법은 PSG 막 (108b 및 108c) 과 같은 인 함유 절연막에 의해서 구리 확산을 방지하는데 효과적이다. 그러나, CVD 에 의해서 형성된 PSG 막은 단계 적용 범위가 미약하기 때문에 매우 미세한 배선 공간에 적용하는 것이 불가능하다.
게다가, POCl3분위기에서의 어닐링 및 실리콘 이산화막으로의 인 이온 주입에 의해서 구리 확산을 방지하기 위한 절연막의 형성은 제조 단계에서 주요 문제가 되고 있다. 예를 들면, 몰-오더 (mol-order) 농도를 갖는 인을 주입하기 위해서는 많은 시간과 많은 비용이 들고, POCL3분위기로부터 실리콘 이산화막으로 인을 유도하기 위해서 고온에서 어닐링을 실행할 필요가 있다. 고온 어닐링은 트랜지스터 및/또는 배선에 유해한 영향을 끼칠 수 있다.
4.0 몰% 의 인을 함유하는 실리콘 수지 및 인이 함유되지 않은 실리콘 이산화막으로 이루어진 다층 구조물이 제조되는 경우, 실리콘 수지가 열저항, 소형으로의 설계 능력 및 방습력에 있어서 무기물 절연막보다 열등하기 때문에 반도체 장치의 장기간에 걸친 신뢰성 및 다층 배선의 제조에서 문제가 발생한다.
도 4a 내지 4c 에 나타낸 방법에 있어서, 낮은 유전 상수를 갖는 절연막은, 트리에톡시풀루오르시레인 (FSi(OC2H5)3) 및 O2가스가 소오스로서 이용되는 플라즈마-인핸스 CVD 또는 트리에톡시풀루오르시레인의 증발 건조에 의해서, 구리가 산화되는 온도 미만의 온도에서 형성된다. 발명에 따르면, 절연막은 구리의 산화 없이 형성될 수 있다. 그러나, 이에 따라 형성된 절연막은 구리에 대항하여 장벽으로서 작용하지 않고 저온에서 형성되기 때문에 안정성이 미약하다. 따라서, 절연막의 형성후에 어닐링이 실행되기 때문에 구리가 확산되고, 수분의 흡수 때문에 반도체 장치의 성능이 저하되고 반도체 장치에 대한 장기간에 걸친 신뢰성이 감소된다.
이들 문제는 Ti-W 합금막의 증착후에 이방성 에치-백에 의해서 Ti-W 막으로 배선층의 측벽을 덮고, 그후 절연막을 형성하는 단계를 포함하는 공정에 의해서 해결될 수도 있다. 그러나, 이들 공정은 Ti-W 막의 잔류물 때문에 배선간의 협소 공간에서 회로상 단락될 수도 있는 문제가 있기 때문에 결과적으로 높은 생산성을 갖게하는 것은 곤란하다.
도 5a 내지 5c 에 나타낸 방법에서, 실리콘막은 구리막상에 증착되고, 그후, 생성물이 어닐링되어 반응층을 형성하기 때문에, 어닐링 온도가 고온인 800 ℃ 내지 1000 ℃ 범위내에 있는 것이 문제가 되어, 상기 방법은 배선층의 형성에 적용할 수 없다. 게다가, Cu-SiO2층 (107d) 이 형성되기 때문에, 배선 저항이 증가되는 것을 회피할 수 없고 낮은 전기 저항을 갖는 구리가 배선으로서 이용되는 장점을 상쇄시킨다.
본 발명의 목적은 구리 배선층의 전기 저항의 증가를 방지하고, 구리 배선층의 산화 저항력을 강화하며 절연막으로의 구리 확산을 방지하여 장기간 신뢰성을 보장하고 반도체 장치의 생산성을 높이는 것이 가능한 반도체 장치 제조 방법을 제공하는데 있다.
도 1a 및 1b 는 제 1 의 종래 반도체 장치 제조 방법의 각 단계를 나타낸, 반도체 장치의 단면도.
도 2a 및 2b 는 제 2 의 종래 반도체 장치 제조 방법의 각 단계를 나타낸, 반도체 장치의 단면도.
도 3a 내지 3d 는 제 3 의 종래 반도체 장치 제조 방법의 각 단계를 나타낸, 반도체 장치의 단면도.
도 4a 내지 4c 는 제 4 의 종래 반도체 장치 제조 방법의 각 단계를 나타낸, 반도체 장치의 단면도.
도 5a 내지 5c 는 제 5 의 종래 반도체 장치 제조 방법의 각 단계를 나타낸, 반도체 장치의 단면도.
도 6a 내지 6d 는 본 발명의 제 1 실예에 따른 반도체 장치 제조 방법의 각 단계를 나타낸, 반도체 장치의 단면도.
도 7a 내지 7f 는 본 발명의 제 2 실예에 따른 반도체 장치 제조 방법의 각 단계를 나타낸, 반도체 장치의 단면도.
*도면의주요부분에대한부호의설명*
101 : 실리콘 기판
104a : 실리콘 이산화막
106a : 제 1 티타늄 질화막
106b : 제 2 티타늄 질화막
107a : Cu 막
108a : 불순물 함유 실리콘 이산화막
110a : 제 3 시리리콘 이산화막
207 : 배선층
반도체 기판상에 제 1 절여막을 형성하는 단계 (a), 제 1 절연막상에 금속 배선층을 형성하는 단계 (b), 제 1 절연막 및 금속 배선층 양측 모두에 제 2 절연막을 형성하는 단계 (c) 이루어지며, 제 2 절연막은 금속 배선층이 산화되는 온도 미만의 온도로 단계 (c) 에서 형성되는 것을 특징으로 하는 반도체 장치 제조 방법이 제공되어 있으며, 상기 방법은 제 2 절연막으로 불순물을 주입시키는 단계 (d) 를 더 포함하며, 상기 불순물은 금속 배선층이 이루어진 금속의 확산을 방지하는 능력을 갖는다.
금속 배선층은 제 1 절연막의 표면에 리세스를 형성시키는 단계 (d) 를 더 포함할 수 있으며, 금속 배선층은 단계 (c) 에서 리세스에 형성된다. 단계 (e) 는 단계 (a) 와 단계 (b) 사이에서 실행된다.
상기 방법은 리세스에 형성된 금속 배선층을 평탄화하는 단계 (f) 를 더 포함하는 것이 바람직하며, 단계 (f) 는 단계 (e) 에 연속하여 실행된다. 예를 들면, 금속 배선층 연마는 화학적 기계적 연마가 실행된다.
상기 방법은 제 2 절연막상에 제 3 절연막을 형성하는 단계를 포함한다.
금속 배선층은 단일 또는 다수의 전기 도전성막 (s) 으로 형성될 수도 있다. 예를 들면, 금속 배선층은 구리 또는 구리 합금으로 이루어진다. 금속 배선층은 금속을 함유하는 제 1 막 및 사이에 제 1 막을 삽입시킨 제 2 막으로 이루어지도록 설계될 수도 있으며, 상기 제 2 막은 금속의 산화를 방지하는 능력, 금속을 제 2 절연막으로 확산시키는 것을 방지하는 능력, 또는 제 1 및 제 2 절연막사이를 부착시키는 능력을 갖는다.
상기 방법은 단계 (d) 의 생성물을 어닐링하는 단계를 더 구비할 수도 있다. 제 2 절연막은 풀루오르 함유 실리콘 이산화막 또는 실리콘 이산화막으로 형성되는 것이 바람직하다. 또한, 제 2 절연막은 바람직하게는 플라즈마 테트라에톡시 또는 트리에톡시 풀루오르 시레인이 소오스로서 이용되는 고밀도 플라즈마-인핸스 화학 진공 증착에 의해서 단계 (c) 에서 형성되는 것이 바람직하다.
단계 (d) 에서 제 2 절연막으로 주입될 불순물은 인, 붕소, 비소, 납 및 질소 단독 또는 그의 화합물부터 선택된다. 불순물은 플라즈마 도핑에 의해서 제 2 절연막으로 주입되는 것이 바람직하다.
예를 들면, 제 3 절연막은 실리콘 이산화물, 풀루오르 함유 실리콘 이산화물, 또는 유기체 화합물 또는 탄소로 형성될 수도 있다.
본 발명에 따른 방법에 있어서, 구리 확산을 방지하는 능력을 가진 불순물이 구리 배선층을 덮는 절연막으로 주입된다. 따라서, 구리가 나타나는 구리 배선층의 일부는 구리 확산을 방지하는 능력을 갖는 절연막과 접촉하도록 하는 것이 가능하다. 따라서, 구리 배선층은, 구리의 산화 및 확산을 방지하고 일렉트로마이그레이션 저항 및 구리의 스트레스 마이그레이션을 강화하는데 효과적인 배리어막 및 Cu 실리사이드 양측 모두에 의해서 둘러싸이고, 높은 제어성, 균일성 및 재현성으로 형성될 수 있다. 따라서, 구리는 실리콘 질화물의 유전 상수 미만의 유전 상수를 갖지만, 구리 배선층상에 증착되는 경우 구리를 산화시킬 수도 있는 실리콘 이산화막과 같은 절연막이 구리 배선층상에 형성되는 경우에도 산화되지 않는다. 이것은 구리 배선층의 장기간 신뢰성을 향상시킨다.
게다가, 다층 구리 배선층의 제조에 여러번 어닐링하더라도, 구리 배선층 및 절연막의 성능이 저하되지 않으며, 고성능 및 장기간 신뢰성을 갖는 반도체 장치가 더 높은 생산성으로 제조될 수 있다.
[제 1 실시예]
우선, 도 6a 에 나타낸 바와 같이, 제 1 절연막으로서 제 1 실리콘 이산화막 (104a) 은 SiH4및 N2O 또는 TEOS 및 O2가 소오스로서 이용되는 플라즈마-인핸스 화학 진공 증착 (PECVD) 또는 열산화에 의해서 실리콘 기판 (101) 상에 형성된다. 실리콘 이산화막 (104a) 은 약 500 nm 의 두께를 갖는다. 제 1 절연막 (104a) 은 실리콘 이산화막으로 제한되지 않고 폴리이미드막과 같은 유기체막으로, 또는 인 (P) 또는 붕소 (B) 각각을 함유한 실리콘 이산화막인 PSG 또는 BPSG 막으로 형성될 수도 있다. 더욱이, 제 1 실리콘 이산화막 (104a) 은 열산화 및 PECVD 를 실리콘 기판 (101) 에 적용하여 형성될 수도 있다.
그후, 금속막으로서 제 1 티타늄 질화물 (TIN) 막 (106a) 은 티타늄 (Ti) 이 타겟으로서 이용되는 반응 스퍼터링에 의해서 제 1 실리콘 이산화막 (104a) 상에 형성된다. 스퍼터링 조건은 다음과 같다.
파워 ; 2.5 내지 5.0 kW
압력 : 2-10 mTorr
막 두께 : 25 내지 50 nm
그후, 구리 (Cu) 막 (107a) 은 이하 조건에서 스퍼터링에 의해서 제 1 TiN 막 (106a) 상에 형성된다.
파워 : 2.0 내지 5.0 kW
압력 : 2 내지 10 mTorr
막 두께 : 250 내지 500 nm
그후, 제 2 TiN 막 (106b) 은 제 1 TiN 막 (106a) 과 동일한 조건에서 반응 스퍼터링에 의해서 Cu 막 (107a) 상에 형성된다. 따라서, Cu 막 (107a) 및 Cu 막 (107a) 이 사이에 끼워진 제 1 및 제 2 TiN 막 (106a 및 106b) 으로 이루어진 다층이 형성된다.
제 1 및 제 2 TiN 막 (106a 및 106b) 은 Cu 막 (107a) 에 함유된 구리의 산화 및 제 1 실리콘 이산화막 (104a) 으로의 구리의 확산을 방지하고, Cu 막 (107a) 과 하부 절연막 (104a) 사이의 접착을 보장하도록 형성된다. 절연막 (106a 및 106b) 은 TiN 대신에 티타늄 (Ti), 바나듐 (V), 크롬 (Cr), 지르코늄 (Zr), 니오븀 (Nb), 몰리브덴 (Mo), 하프늄 (Hf), 탄탈 (Ta) 또는 텅스텐 (W), 실리사이드, 붕화물, 질화물 또는 그의 카바이드 또는 상술한 것중 하나를 함유한 합금으로 형성될 수도 있다. Cu 막 (107a) 은 주로 Cu 를 함유하지만 막 (107a) 의 형성을 향상시키기 위해 다른 성분을 함유하는 Cu 합금막으로 대체될 수도 있다.
증착된 제 1 TiN 막 (106a), Cu 막 (107a) 및 제 2 TiN 막 (106b) 은 종래 의 포토리소그래피 및 에칭으로 패터닝된다. 따라서, 도 6a 에 나타낸바와 같이, 제 1 실리콘 이산화막 (104a) 상에 배선층 (207) 이 형성된다.
그다음에, 도 6b 에 나타낸 바와 같이, 제 2 절연막으로서 제 2 실리콘 이산화막 (104b) 은 TEOS 가 소오스로서 이용되는 PECVD 에 의해서 배선층 (207) 및 제 1 실리콘 이산화막 (104a) 에 저체적으로 증착된다. 제 2 실리콘 이산화(104b) 은 약 20 nm 내지 약 50 nm 범위의 두께를 갖는다. TEOS 는 Cu 막 (107a) 에 함유된 구리의 산화 속도를 매우 저하시킨다. 제 2 실리콘 이산화막 (104b) 은 구리가 산화되는 온도 미만의 온도로 증착된다.
PECVD 에서, 전자 사이클로트론 공명 (ECR) 에 의해서 생성된 고밀도 플라즈마가 플라즈마 소오스로서 이용될 수 있고, SiH4및 O2가 CVD 소오스로서 이용될 수도 있다. 스핀-온-글라스 막은 제 2 실리콘 이산화막 (104b) 에서와 같은 방법을 적용함으로서 형성될 수도있다. 게다가, 작은 유전 상수를 갖는 풀루오르 (F) 함유 실리콘 이산화막이 제 2 실리콘 이산화막 (104b) 을 대신할 수도 있다.
그후, 도 6b 의 생성물은 진공 장치 (도면에 도시하지 않음) 에서 포스핀 (PH3) 가스 플라즈마에 노출된다. 포스핀 (PH3) 가스 프라즈마에의 노출이 시트 (sheet) 형태로 실행되는 경우, 이하 조건이 바람직하다.
PH3유속 : 20 내지 50 sccm
온도 : 150 내지 400 ℃
압력 : 0.1 내지 10 Torr
파워 : 0.2 내지 1.0 kW
노출 시간 : 1 내지 5 분.
결과적으로, 도 6c 에 나타낸 바와 같이, 인 (P) 은 제 2 실리콘 이산화막 (104b) 으로 1019내지 1021원자/㎤ 로 유입된다. 그후, 생성물은 질소 분위기와 같은 불활성 가스 분위기에서 약 10 내지 30 분 동안 300 ℃ 내지 400 ℃ 로 어닐링된다. 상기 어닐링은 제 2 실리콘 이산화막 (104b) 에 유입된 포스포러스 원자를 안정화시키고, 결과적으로 제 2 실리콘 이산화막 (104b) 은 PSG 막과 동일하거나 또는 유사한 특성을 갖는 불순물 함유 실리콘 이산화막 (108a) 으로 변환된다. 불순물 함유 실리콘 이산화막 (108a) 은 Cu 막 (107a) 에 함유된 구리의 확산을 방지하는 능력을 갖는다. 따라서, 배선층 (207) 에서 Cu 막 (107a) 의 노출된 측벽은 구리 확산을 방지하는 능력을 가진 절연막과 접촉한다.
플라즈마 도핑용 불순물 요소는 상술한 포스포러스 (P) 에 한정되지 않는다. 포스포러스 대신에, 붕소 (B), 비소 (As), 납 (Pb) 또는 질소 (N) 가 단독으로 또는 조합하여 이용될 수도 있다.
그후, 도 6d 에 나타낸바와 같이, 제 3 절연막으로서 제 3 시리리콘 이산화막 (110a) 은 예를 들면 PRCVD 에 의해서 500 nm 내지 1000 nm 범위의 두께로 불순물 함유 실리콘 이산화막 (108Aa) 상에 형성된다. 제 2 실리콘 이산화막 (104b) 과 마찬가지로, 제 3 절연막은 실리콘 이산화막에 제한되지 않는다. 제 3 절연막은 작은 유전 상수를 갖는 풀루오르 (F) 함유 실리콘 이산화막, 유기체 화합물막 또는 탄소막으로 형성될수도 있어, 회로 지연의 방지에 영향을 준다. 제 3 절연막은 PECVD 이외의 다른 공정에 의해서 형성될 수도 있다.
따라서, 제 1 실시예에 따라 제조된 반도체 장치는 구리 확산을 방지하는 능력을 갖는 절연막 (108a) 과 접촉하는 노출된 측벽을 갖는 Cu 막을 포함하도록 설계된다. 제 1 실시예에 따르면, Cu 막 (107a) 에 함유된 구리의 산화 및 확산을 방지하는 것이 가능하다.
[제 2 실시예]
제 2 실시예를 도 7a 내지 7f 를 참조하여 이하 설명한다. 우선, 도 7a 에 나타낸바와 같이, 제 1 절연막으로서 제 1 실리콘 이산화막 (104a) 이 PECVD 에 의해서 1000 nm 내지 1500 nm 범위의 두께로 실리콘 기판상에 형성된다. 그후, 제 1 실리콘막 (104a) 은 종래 포토리소그래피 및 반응 이온 에칭에 의해서 250 nm 내지 1000 nm 의 폭 및 250 nm 내지 500 nm 의 깊이를 갖는 리세스 (105a) 로 형성된다. 제 1 절연막 (104a) 은 실리콘 이산화막에 한정되지 않는다. 제 1 절연막 (104a) 은 포스포러스 또는 붕소를 함유하는 PSG 또는 BPSG 막으로 각각 형성될 수도 있다. 제 1 절연막 (104a) 은 PECVD 이외의 다른 공정에 의해서 형성될 수도 있다. 예를들면, 제 1 절연막 (104a) 은 열적 산화에 의해서 형성될 수도 있다.
그후, 도 7b 에 나타낸 바와 같이, 금속막으로서 티타늄 질화물 (TiN) (106a) 은 티타늄 (Ti) 이 타겟으로 이용되는 반응 스퍼터링에 의해서 제 1 실리콘 이산화막 (104a) 상에 형성된다. 스퍼터링 조건은 다음과 같다.
파워 : 2.5 내지 5.0 kW
압력 : 2 내지 10 mTorr
막 두께 : 10 내지 30 nm
제 1 실시예와 마찬가지로, 절연막 (106a) 은 TiN 대신에 티타늄 (Ti), 바나듐 (V), 크롬 (Cr), 지르코늄 (Zr), 니오븀 (Nb), 몰리브덴 (Mo), 하프늄 (Hf), 탄탈 (Ta) 또는 텅스텐 (W), 실리사이드, 붕화물, 질화물 또는 그의 카바이트 또는 상술한 것중 하나를 함유한 합금으로 형성될 수도 있다.
그다음에, Cu 막 (107a) 은 Cu (HFA)(TMVS)(구리 헥사 풀루오로 아테틸아센톤네이트(athethylacetonate) 트리메탈 비닐 시레인 : Cu (C5HF6O2)(C3H12Si)) 가 유기체 소오스로서 이용되는 Cu-CVD 에 의해서 500 내지 1000 nm 범위의 두께에 의해서 TiN 막 (106a) 상에 형성된다. 따라서, 리세스 (105a) 는 TiN 막(106a) 및 Cu 막 (107a) 으로 채워진다. 이하 조건으로 Cu-CVD 를 실행함으로서 높은 스텝 커버리지를 갖는 평탄한 Cu 막 (107a) 을 형성하는 것이 가능하다.
소오스 유속 : 20 내지 50 sccm
캐리어 H2가스 유속 : 50 내지 200 sccm
온도 : 150 내지 250 ℃
압력 : 5 내지 20 Pa
그다음에, 도 7c 에 나타낸 바와 같이, 리세스 (105a) 상부에 위치된 Cu 막 (107a) 및 TiN 막 (106a) 의 일부는 주로 슬러리 (slurry) 를 함유하는 알루미나 (Al2O3) 파우더 및 산소 과산화물 (H2O2) 이 이용되는 화학적 기계적 연마 (CMP) 에 의해서 제거시키기 위해 연마된다. 따라서, 리세스 (105a) 에 채워진 구리 배선층 (307) 이 형성되어 있고 TiN 막 (106a) 및 Cu 막 (107a) 으로 이루어진다.
그다음에, 도 7d 에 나타낸 바와 같이, 제 2 절연막으로서 제 2 실리콘 이산화막 (104b) 이 제 1 실리콘 이산화막 (104a) 및 구리 배선층 (307) 상에 TEOS 가 소오스로서 이용되는 PECVD 에 의해서 약 20 nm 내지 50 nm 범위의 두께로 형성된다. TEOS 의 압력은 Cu 막 (107a) 의 노출된 소오스의 산화 속도를 상당히 저하시킨다. 제 2 실리콘 이산화막 (104b) 은 구리가 산화되는 온도 미만의 온도로 증착된다.
PECVD 에서, 전자 사이클로트론 공명 (ECR) 에 의해서 생성된 고밀도 플라즈마가 플라즈마 소오스로서 이용될 수 있고, SiH4및 O2가 CVD 소오스로서 이용될 수도 있다. 스핀-온-글라스 막은 제 2 실리콘 이산화막 (104b) 에서와 같은 방법을 적용함으로서 형성될 수도있다. 게다가, 작은 유전 상수를 갖는 풀루오르 (F) 함유 실리콘 이산화막이 제 2 실리콘 이산화막 (104b) 을 대신할 수도 있다.
그다음에, 도 7d 의 생성물은 도 7e 에 나타낸 바와 같이 진공 장치 (도면에 도시되지 않음) 내에서 아르신 (AsH3) 가스 플라즈마에 노출된다. 아르신 (AsH3) 가스 프라즈마에의 노출이 시트 (sheet) 형태로 실행되는 경우, 이하 조건이 바람직하다.
AsH3유속 : 20 내지 50 sccm
온도 : 150 내지 400 ℃
압력 : 0.1 내지 10 Torr
파워 : 0.2 내지 1.0 kW
노출 시간 : 1 내지 5 분.
결과적으로, 아르신 (AsH3) 은 1019내지 1021원자/㎤ 로 제 2 실리콘 이산화막 (104b) 으로 유입된다. 그다음에, 생성물은 질소 대기와 같은 불활성 가스 분위기에서 약 10 내지 30 분 동안 300 ℃ 내지 400 ℃ 로 어닐링된다. 어닐링은 제 2 실리콘 이산화막 (104b) 로 유입된 비소 원자를 재배치하여 안정화시키고, 결과적으로, 제 2 실리콘 이산화막 (104b) 은 비소 규산염 글라스 (ASG) 막과 동일하거나 거의 유사한 특성을 갖는 불순물 함유 실리콘 이산화막 (108a) 으로 변환된다. 불순물 함유 실리콘 이산화막 (108a) 은 Cu 막 (107a) 에 함유된 구리의 확산을 방지하는 능력을 갖는다. 따라서, 배선층 (307) 에 있는 Cu 막 (107a) 의 노출된 표면은 구리 확산을 방지하는 능력을 갖는 절연막과 접촉한다.
그후, 도 7f 에 나타낸 바와 같이, 제 3 절연막으로서 제 3 실리콘 이산화막 (110a) 이 예를들면 PECVD 에 의해서 500 nm 내지 1000 nm 범위 두께로 불순물 함유 실리콘 이산화막 (108a) 상에 형성된다. 제 2 실리콘 이산화막과 마찬가지로, 제 3 절연막 (110a) 은 실리콘 이산화막에 한정되지 않는다. 제 3 절연막 (110a) 은 작은 유전 상수를 갖는 풀루오르 (F) 함유 실리콘 이산화막, 유기체 화합물막 또는 탄소막으로 이루어질 수 있다. 제 3 절연막 (110a) 은 PECVD 이외의 다른 공정에 의해서 형성될 수도 있다.
따라서, 제 2 실시예에 따라 제조된 반도체 장치는 구리 확산을 방지하는 능력을 갖는 절연막 (108a) 과 접촉하는 노출된 표면을 갖는 Cu 막을 포함하도록 설계된다. 따라서, Cu 막 (107a) 에 포함된 구리의 산화 및 확산을 방지하는 것이 가능하다.
제 1 및 제 2 실시예에 따른 상술한 방법은 MOS 형 반도체 장치, 바이폴러 반도체 장치, 및 다른 형태의 반도체 장치에도 적용가능한 것을 알 수 있다.
이상의 상술한 설명에 따르면, 본 발명의 방법은 구리 배선층의 전기 저항의 증가를 방지하고, 구리 배선층의 산화 저항력을 강화하며 절연막으로의 구리 확산을 방지하여 장기간 신뢰성을 보장하고 생산성을 높이는 것이 가능하다.

Claims (12)

  1. (a) 반도체기판 (101) 상에 제 1 절연막 (104a) 을 형성하는 단계;
    (b) 상기 제 1 절연막 (104a) 상에 금속배선층 (207, 307) 을 형성하는 단계; 및
    (c) 상기 제 1 절연막 (104a) 과 상기 금속배선층 (207,307) 양쪽 위에 제 2 절연막 (104b) 을 형성하는 단계를 구비하는 반도체 장치를 제조하는 방법에 있어서,
    상기 제 2 절연막 (104b, 108a) 은 상기 제 1 금속배선층 (207,307) 이 산화되는 온도보다 더 낮은 온도로 상기 단계 (c) 에서 형성되고, 또한
    상기 방법은 상기 제 2 절연막 (104b, 108a) 에 불순물들을 주입하는 단계 (d) 를 더 포함하고, 상기 불순물들이 상기 금속배선층 (207,307) 을 이루는 금속의 확산을 방지하는 능력을 갖는 것을 특징으로 하는 반도체 장치 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막 (104a) 의 표면에 리세스 (105a) 를 형성하는 단계 (e) 를 더 구비하며, 상기 단계 (e) 가 상기 단계 (a) 와 단계 (b) 사이에서 실행되고, 상기 금속배선층 (307) 은 상기 단계 (c) 에서 상기 리세스 (105a) 에 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제 2 항에 있어서, 상기 리세스 (105a) 에 형성된 상기 금속배선층 (307) 을 평탄화시키는 단계 (f) 를 더 구비하며, 상기 단계 (f) 가 상기 단계 (e) 에 연속하여 실행되는 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제 3 항에 있어서, 상기 단계 (f) 가 화학적 기계적 연마에 의해 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 2 절연막 (108a) 상에 제 3 절연막 (110a) 을 형성하는 단계 (g) 를 더 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 금속배선층 (207,307) 이 단일 또는 다수의 전기적 전도막(들)으로 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 단계 (d) 의 제조물을 어닐링하는 단계 (h) 를 더 구비하며, 상기 단계 (h) 가 상기 단계 (d) 에 연속하여 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 금속배선층 (207,307) 이 구리 또는 구리합금으로 이루어지는 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 2 절연막이 실리콘 이산화막 또는 플루오르 함유 실리콘 이산화막으로 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 (d) 단계에서 상기 제 2 절연막 (104b) 내부로 주입되는 상기 불순물들이 인, 붕소, 비소, 납 및 질소 단독 또는 조합으로부터 선택되는 것을 특징으로 하는 반도체 장치 제조방법.
  11. 제 10 항에 있어서, 상기 불순물들이 플라즈마 도핑에 의해 상기 제 2 절연막 (104b) 내부로 주입되는 것을 특징으로 하는 반도체 장치 제조방법.
  12. 제 5 항에 있어서, 상기 제 3 절연막 (110a) 이 실리콘 이산화물, 플루오르 함유 실리콘 이산화물, 유기 화합물 또는 탄소로 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US6284656B1 (en) 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits
US6288442B1 (en) * 1998-09-10 2001-09-11 Micron Technology, Inc. Integrated circuit with oxidation-resistant polymeric layer
US6376370B1 (en) 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US7211512B1 (en) 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
JP2001217247A (ja) 2000-02-04 2001-08-10 Nec Corp 半導体装置およびその製造方法
US6555487B1 (en) 2000-08-31 2003-04-29 Micron Technology, Inc. Method of selective oxidation conditions for dielectric conditioning
JP3516941B2 (ja) 2000-11-30 2004-04-05 キヤノン販売株式会社 半導体装置及びその製造方法
US6784095B1 (en) * 2001-02-14 2004-08-31 Advanced Micro Devices, Inc. Phosphine treatment of low dielectric constant materials in semiconductor device manufacturing
JP5031953B2 (ja) * 2001-06-28 2012-09-26 株式会社アルバック 銅材料充填プラグ及び銅材料充填プラグの製造方法
US6903000B2 (en) * 2001-12-28 2005-06-07 Texas Instruments Incorporated System for improving thermal stability of copper damascene structure
JP5238615B2 (ja) * 2009-06-04 2013-07-17 株式会社東芝 半導体装置の製造方法
TWI441303B (zh) * 2011-06-10 2014-06-11 Univ Nat Chiao Tung 適用於銅製程的半導體裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03289156A (ja) * 1990-04-06 1991-12-19 Hitachi Ltd 半導体装置およびその製造方法
JPH07176612A (ja) * 1993-11-30 1995-07-14 Nec Corp 半導体装置の多層配線構造及び半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63299250A (ja) * 1987-05-29 1988-12-06 Fujitsu Ltd 半導体装置の製造方法
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
US5429990A (en) * 1994-04-08 1995-07-04 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
US6004622A (en) * 1994-11-07 1999-12-21 Macronix International Co., Ltd. Spin-on-glass process with controlled environment
US5714418A (en) * 1995-11-08 1998-02-03 Intel Corporation Diffusion barrier for electrical interconnects in an integrated circuit
US5817571A (en) * 1996-06-10 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multilayer interlevel dielectrics using phosphorus-doped glass
JP3516558B2 (ja) * 1996-08-26 2004-04-05 シャープ株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03289156A (ja) * 1990-04-06 1991-12-19 Hitachi Ltd 半導体装置およびその製造方法
JPH07176612A (ja) * 1993-11-30 1995-07-14 Nec Corp 半導体装置の多層配線構造及び半導体装置の製造方法

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KR19980070461A (ko) 1998-10-26
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