JP3447954B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に配線パターンを備えた半導体装置およびその
製造方法に関する。半導体装置は一般に集積回路の形で
提供されるが、かかる半導体集積回路では、ＭＯＳＦＥ
Ｔ等の個々の活性要素を接続するのに配線パターンが使
われる。かかる配線パターンとしては、特に活性要素に
直接にコンタクトする下層レベルにおいては、従来より
導電性ポリシリコンパターンが使われているが、その抵
抗をさらに減少すべく、かかる導電性ポリシリコンパタ
ーン上に低抵抗のＷＳｉx を形成することが行われてい
る。
関し、特に配線パターンを備えた半導体装置およびその
製造方法に関する。半導体装置は一般に集積回路の形で
提供されるが、かかる半導体集積回路では、ＭＯＳＦＥ
Ｔ等の個々の活性要素を接続するのに配線パターンが使
われる。かかる配線パターンとしては、特に活性要素に
直接にコンタクトする下層レベルにおいては、従来より
導電性ポリシリコンパターンが使われているが、その抵
抗をさらに減少すべく、かかる導電性ポリシリコンパタ
ーン上に低抵抗のＷＳｉx を形成することが行われてい
る。
【０００２】かかる配線構造を有する半導体集積回路に
おいては、その製造費用を可能な限り低減することが要
求されている。
おいては、その製造費用を可能な限り低減することが要
求されている。
【０００３】
【従来の技術】図１は、従来の半導体集積回路において
使われている配線パターンの例を示す。図１を参照する
に、基板１２上にはＣＶＤ−ＳｉＯ2 膜等の酸化膜１４
が形成され、前記酸化膜１４上には典型的にはＰにより
ｎ+ 型にドープされたポリシリコンパターン１６が形成
されている。さらに、前記ポリシリコンパターン１６上
には、ＷＳｉx パターン１８が形成され、前記ポリシリ
コンパターン１６およびＷＳｉx パターン１８はＣＶＤ
−ＳｉＯ2 膜等の非ドープ酸化膜（ＮＳＧ膜）２０によ
り覆われる。さらに、前記酸化膜２０を覆うように、典
型的にはＢＰＳＧよりなる平坦化層間絶縁膜２２が形成
される。かかる平坦化層間絶縁膜２２上には、さらにＡ
ｌ等の上層レベルの配線が形成される。前記ポリシリコ
ンパターン１６およびＷＳｉx パターン１８は、配線パ
ターン１５を形成する。
使われている配線パターンの例を示す。図１を参照する
に、基板１２上にはＣＶＤ−ＳｉＯ2 膜等の酸化膜１４
が形成され、前記酸化膜１４上には典型的にはＰにより
ｎ+ 型にドープされたポリシリコンパターン１６が形成
されている。さらに、前記ポリシリコンパターン１６上
には、ＷＳｉx パターン１８が形成され、前記ポリシリ
コンパターン１６およびＷＳｉx パターン１８はＣＶＤ
−ＳｉＯ2 膜等の非ドープ酸化膜（ＮＳＧ膜）２０によ
り覆われる。さらに、前記酸化膜２０を覆うように、典
型的にはＢＰＳＧよりなる平坦化層間絶縁膜２２が形成
される。かかる平坦化層間絶縁膜２２上には、さらにＡ
ｌ等の上層レベルの配線が形成される。前記ポリシリコ
ンパターン１６およびＷＳｉx パターン１８は、配線パ
ターン１５を形成する。
【０００４】図１の構造において、前記非ドープ酸化膜
２０は、前記Ｂを含む層間絶縁膜２２とＰでドープされ
たｎ+ 型ポリシリコンパターン１６との間に介在し、前
記層間絶縁膜２２からポリシリコンパターン１６へのＢ
の拡散、およびこれに伴うポリシリコンパターン１６中
におけるキャリアの枯渇を抑制する。
２０は、前記Ｂを含む層間絶縁膜２２とＰでドープされ
たｎ+ 型ポリシリコンパターン１６との間に介在し、前
記層間絶縁膜２２からポリシリコンパターン１６へのＢ
の拡散、およびこれに伴うポリシリコンパターン１６中
におけるキャリアの枯渇を抑制する。
【０００５】
【発明が解決しようとする課題】図１の構成の配線構造
においては、一般に酸化膜２０および層間絶縁膜２２は
ＣＶＤ法により形成されるが、その際、前記酸化膜２０
および層間絶縁膜２２を連続して、同一のＣＶＤ装置内
で形成できるように、前記酸化膜２０をオゾン（Ｏ3 ）
およびＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）を原料とする
常圧ＣＶＤ法により形成するのが有利である。この場
合、前記層間絶縁膜２２（ＢＰＳＧ膜）の形成も、前記
オゾンおよびＴＥＯＳよりなる原料に、Ｂの有機原料、
例えばＴＥＢ（Ｂ（Ｃ2 Ｈ5 ）3 ）およびＰの有機原
料、例えばＴＭＯＰ（ＰＯ（ＯＣＨ3 ） 3 ）を添加する
だけで、前記酸化膜２０の形成に引き続いて、同一の堆
積装置中において同一の温度で、連続して行うことがで
きる。この場合、堆積は約４００°Ｃの温度で行われ、
さらに形成されたＢＰＳＧ膜２２を約８５０°Ｃの温度
でリフローさせることにより、平坦化された構造が得ら
れる。
においては、一般に酸化膜２０および層間絶縁膜２２は
ＣＶＤ法により形成されるが、その際、前記酸化膜２０
および層間絶縁膜２２を連続して、同一のＣＶＤ装置内
で形成できるように、前記酸化膜２０をオゾン（Ｏ3 ）
およびＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）を原料とする
常圧ＣＶＤ法により形成するのが有利である。この場
合、前記層間絶縁膜２２（ＢＰＳＧ膜）の形成も、前記
オゾンおよびＴＥＯＳよりなる原料に、Ｂの有機原料、
例えばＴＥＢ（Ｂ（Ｃ2 Ｈ5 ）3 ）およびＰの有機原
料、例えばＴＭＯＰ（ＰＯ（ＯＣＨ3 ） 3 ）を添加する
だけで、前記酸化膜２０の形成に引き続いて、同一の堆
積装置中において同一の温度で、連続して行うことがで
きる。この場合、堆積は約４００°Ｃの温度で行われ、
さらに形成されたＢＰＳＧ膜２２を約８５０°Ｃの温度
でリフローさせることにより、平坦化された構造が得ら
れる。
【０００６】しかし、前記酸化膜２０を、前記オゾンと
ＴＥＯＳを原料とした常圧ＣＶＤ法で得られる純粋なＳ
ｉＯ2 膜（オゾンＴＥＯＳ−ＮＳＧ膜）により形成した
場合、一般に形成される酸化膜２０の堆積速度が、下地
となる膜の種類によって大きく変化し、特に下地膜とし
てＣＶＤ酸化膜１４上に堆積する場合、ポリシリコン膜
１６あるいはＷＳｉx 膜１８上に堆積する場合よりも堆
積速度が極端に小さくなることが知られている。このた
め、図１の構成では、ポリシリコンパターン１６および
ＷＳｉx パターン１８よりなる配線パターン１５上での
前記オゾンＴＥＯＳ−ＮＳＧ膜２０のステップカバレッ
ジは非常に悪く、図１に示すように、特にＣＶＤ酸化膜
１４に近いポリシリコンパターン１６の側壁面近傍にお
いて、膜２０の厚さが著しく減少してしまうことが避け
られない。
ＴＥＯＳを原料とした常圧ＣＶＤ法で得られる純粋なＳ
ｉＯ2 膜（オゾンＴＥＯＳ−ＮＳＧ膜）により形成した
場合、一般に形成される酸化膜２０の堆積速度が、下地
となる膜の種類によって大きく変化し、特に下地膜とし
てＣＶＤ酸化膜１４上に堆積する場合、ポリシリコン膜
１６あるいはＷＳｉx 膜１８上に堆積する場合よりも堆
積速度が極端に小さくなることが知られている。このた
め、図１の構成では、ポリシリコンパターン１６および
ＷＳｉx パターン１８よりなる配線パターン１５上での
前記オゾンＴＥＯＳ−ＮＳＧ膜２０のステップカバレッ
ジは非常に悪く、図１に示すように、特にＣＶＤ酸化膜
１４に近いポリシリコンパターン１６の側壁面近傍にお
いて、膜２０の厚さが著しく減少してしまうことが避け
られない。
【０００７】このような下側絶縁膜２０のステップカバ
レッジが悪い配線構造では、必要な平坦化を実現するた
めに、前記平坦化層間絶縁膜２２中のＢの割合を増大さ
せる必要があるが、その場合前記平坦化層間絶縁膜２２
から前記酸化膜２０中を通っての、前記ポリシリコンパ
ターン１６へのＢの実質的な拡散が生じる危険がある。
このようなＢの拡散が生じると、先にも説明したよう
に、ｎ+ 型にドープされたポリシリコンパターン１６中
のキャリアが枯渇してしまい、抵抗値が増大する問題が
生じる。
レッジが悪い配線構造では、必要な平坦化を実現するた
めに、前記平坦化層間絶縁膜２２中のＢの割合を増大さ
せる必要があるが、その場合前記平坦化層間絶縁膜２２
から前記酸化膜２０中を通っての、前記ポリシリコンパ
ターン１６へのＢの実質的な拡散が生じる危険がある。
このようなＢの拡散が生じると、先にも説明したよう
に、ｎ+ 型にドープされたポリシリコンパターン１６中
のキャリアが枯渇してしまい、抵抗値が増大する問題が
生じる。
【０００８】一方、かかる酸化膜２０のステップカバレ
ッジの問題は、前記オゾンＴＥＯＳ−ＮＳＧ膜２０中に
実質的な濃度のＰを導入し、膜２０の組成をＰＳＧ膜と
すれば解消することは知られている。かかるＰの導入
は、Ｏ3 とＴＥＯＳよりなる常圧ＣＶＤ法を使う場合、
ＣＶＤ原料中にＴＭＯＰ（ＰＯ（ＯＣＨ3 ）3 ）を加え
ることにより可能である。しかし、本発明の発明者は、
このようなＰＳＧ膜２０をＷＳｉx パターン１８に接し
て形成した場合、図１に示すように、ＰＳＧ膜２０とＷ
Ｓｉx パターン１８との界面における接着力が弱くな
り、上層にさらに層構造を形成した場合、前記界面にお
いてクラック２０Ｘが発生しやすいことを見出した。
ッジの問題は、前記オゾンＴＥＯＳ−ＮＳＧ膜２０中に
実質的な濃度のＰを導入し、膜２０の組成をＰＳＧ膜と
すれば解消することは知られている。かかるＰの導入
は、Ｏ3 とＴＥＯＳよりなる常圧ＣＶＤ法を使う場合、
ＣＶＤ原料中にＴＭＯＰ（ＰＯ（ＯＣＨ3 ）3 ）を加え
ることにより可能である。しかし、本発明の発明者は、
このようなＰＳＧ膜２０をＷＳｉx パターン１８に接し
て形成した場合、図１に示すように、ＰＳＧ膜２０とＷ
Ｓｉx パターン１８との界面における接着力が弱くな
り、上層にさらに層構造を形成した場合、前記界面にお
いてクラック２０Ｘが発生しやすいことを見出した。
【０００９】勿論、図１に示す酸化膜２０のステップカ
バレッジの問題は、膜２０の原料にＴＥＯＳでなく、Ｓ
ｉＨ4 あるいはＳｉ2 Ｈ6 を使えば回避できるが、ある
いはＴＥＯＳを使っても減圧ＣＶＤ法により堆積を行え
ば回避できるが、その場合には、同一の堆積装置中にお
いて酸化膜２０の形成に続いて、ＢＰＳＧ膜を、同一の
温度で連続して行うことはできなくなる。例えば、Ｓｉ
Ｈ4 の熱分解により酸化膜２０を形成した場合には、７
００〜８００°Ｃ程度の温度が必要になるが、ＢＰＳＧ
膜の堆積は約４００°Ｃの温度で行われる。
バレッジの問題は、膜２０の原料にＴＥＯＳでなく、Ｓ
ｉＨ4 あるいはＳｉ2 Ｈ6 を使えば回避できるが、ある
いはＴＥＯＳを使っても減圧ＣＶＤ法により堆積を行え
ば回避できるが、その場合には、同一の堆積装置中にお
いて酸化膜２０の形成に続いて、ＢＰＳＧ膜を、同一の
温度で連続して行うことはできなくなる。例えば、Ｓｉ
Ｈ4 の熱分解により酸化膜２０を形成した場合には、７
００〜８００°Ｃ程度の温度が必要になるが、ＢＰＳＧ
膜の堆積は約４００°Ｃの温度で行われる。
【００１０】また、図１に示す酸化膜２０のステップカ
バレッジの問題は、メモリセルキャパシタを有するＤＲ
ＡＭにおいて、キャパシタの変形の問題を引き起こすこ
とがある。図２は、従来のＤＲＡＭにおいて、図１の配
線構造をビット線に対して適用した例を示す。
バレッジの問題は、メモリセルキャパシタを有するＤＲ
ＡＭにおいて、キャパシタの変形の問題を引き起こすこ
とがある。図２は、従来のＤＲＡＭにおいて、図１の配
線構造をビット線に対して適用した例を示す。
【００１１】図２を参照するに、ｐ型Ｓｉ基板３２上に
は、厚さが約３５０ｎｍのフィールド酸化膜３３Ａ，３
３Ｂにより活性領域が形成されており、前記活性領域中
にはｎ+ 型の拡散領域３２Ａ，３２Ｂ，３２Ｃが形成さ
れる。さらに、前記活性領域上には図示を省略したゲー
ト酸化膜を介して、拡散領域３２Ａと３２Ｂの間に厚さ
が約１６０ｎｍのポリシリコンゲート電極３４Ａが、ま
た拡散領域３２Ｂと３２Ｃとの間に、同じく厚さが約１
６０ｎｍも別のポリシリコンゲート電極３４Ｂが形成さ
れる。前記ポリシリコンゲート３４Ａおよび３４Ｂは紙
面に略垂直方向に延在し、ＤＲＡＭのワード線を形成す
る。同様なワード線３４Ｃおよび３４Ｄが、前記フィー
ルド酸化膜３３Ａおよび３３Ｂ上を延在する。
は、厚さが約３５０ｎｍのフィールド酸化膜３３Ａ，３
３Ｂにより活性領域が形成されており、前記活性領域中
にはｎ+ 型の拡散領域３２Ａ，３２Ｂ，３２Ｃが形成さ
れる。さらに、前記活性領域上には図示を省略したゲー
ト酸化膜を介して、拡散領域３２Ａと３２Ｂの間に厚さ
が約１６０ｎｍのポリシリコンゲート電極３４Ａが、ま
た拡散領域３２Ｂと３２Ｃとの間に、同じく厚さが約１
６０ｎｍも別のポリシリコンゲート電極３４Ｂが形成さ
れる。前記ポリシリコンゲート３４Ａおよび３４Ｂは紙
面に略垂直方向に延在し、ＤＲＡＭのワード線を形成す
る。同様なワード線３４Ｃおよび３４Ｄが、前記フィー
ルド酸化膜３３Ａおよび３３Ｂ上を延在する。
【００１２】ワード線３４Ａ〜３４Ｄの各々は側壁酸化
膜を備え、ＴＥＯＳを原料とする熱分解により形成され
た厚さが約５０ｎｍのＳｉＯ2 膜３５（ＴＥＯＳ−ＮＳ
Ｇ膜）により実質的に一様に覆われ、前記ＴＥＯＳ−Ｎ
ＳＧ膜３５は、厚さが約２５０ｎｍのＢＰＳＧ膜３６に
より覆われる。前記ＢＰＳＧ膜３６中には、その下の前
記ＴＥＯＳ−ＮＳＧ膜３５を貫通して前記拡散領域３２
Ｂを露出するコンタクトホールが形成されており、前記
ＢＰＳＧ膜３６上および前記コンタクトホールの内壁に
沿って、前記拡散領域３２Ｂとコンタクトするポリシリ
コンパターン３８が、約１００ｎｍの厚さに形成され
る。さらに、前記ポリシリコンパターンを覆うように低
抵抗のＷＳｉx パターン３９が形成されるが、ポリシリ
コンパターン３８およびＷＳｉx パターン３９はＤＲＡ
Ｍのビット線を構成する。
膜を備え、ＴＥＯＳを原料とする熱分解により形成され
た厚さが約５０ｎｍのＳｉＯ2 膜３５（ＴＥＯＳ−ＮＳ
Ｇ膜）により実質的に一様に覆われ、前記ＴＥＯＳ−Ｎ
ＳＧ膜３５は、厚さが約２５０ｎｍのＢＰＳＧ膜３６に
より覆われる。前記ＢＰＳＧ膜３６中には、その下の前
記ＴＥＯＳ−ＮＳＧ膜３５を貫通して前記拡散領域３２
Ｂを露出するコンタクトホールが形成されており、前記
ＢＰＳＧ膜３６上および前記コンタクトホールの内壁に
沿って、前記拡散領域３２Ｂとコンタクトするポリシリ
コンパターン３８が、約１００ｎｍの厚さに形成され
る。さらに、前記ポリシリコンパターンを覆うように低
抵抗のＷＳｉx パターン３９が形成されるが、ポリシリ
コンパターン３８およびＷＳｉx パターン３９はＤＲＡ
Ｍのビット線を構成する。
【００１３】さらに、前記ＷＳｉx パターン３９を覆う
ように、前記ＢＰＳＧ膜３６上にはオゾンとＴＥＯＳを
原料とした常圧ＣＶＤ法により、オゾンＴＥＯＳ−ＮＳ
Ｇ膜４０とＢＰＳＧ膜４１とが連続して形成され、さら
に前記ＢＰＳＧ膜上には、拡散領域３２Ａの一部に重畳
して形成されたｎ+ 型拡散領域３２Ｄとコンタクトホー
ルを介してコンタクトするポリシリコン蓄積電極４２Ａ
が形成される。同様に、前記ＢＰＳＧ膜上には、拡散領
域３２Ｃの一部に重畳して形成されたｎ+ 型拡散領域３
２Ｅとコンタクトホールを介してコンタクトするポリシ
リコン蓄積電極４２Ｂが形成される。蓄積電極４２Ｂは
一体的に形成された厚さが約５０ｎｍのフィン４２ａお
よび４２ｂを含むのがわかる。同様なフィンは、蓄積電
極４２Ａにも形成される。蓄積電極４２Ａ，４２Ｂは、
その頂部において約１５０ｎｍの厚さを有する。
ように、前記ＢＰＳＧ膜３６上にはオゾンとＴＥＯＳを
原料とした常圧ＣＶＤ法により、オゾンＴＥＯＳ−ＮＳ
Ｇ膜４０とＢＰＳＧ膜４１とが連続して形成され、さら
に前記ＢＰＳＧ膜上には、拡散領域３２Ａの一部に重畳
して形成されたｎ+ 型拡散領域３２Ｄとコンタクトホー
ルを介してコンタクトするポリシリコン蓄積電極４２Ａ
が形成される。同様に、前記ＢＰＳＧ膜上には、拡散領
域３２Ｃの一部に重畳して形成されたｎ+ 型拡散領域３
２Ｅとコンタクトホールを介してコンタクトするポリシ
リコン蓄積電極４２Ｂが形成される。蓄積電極４２Ｂは
一体的に形成された厚さが約５０ｎｍのフィン４２ａお
よび４２ｂを含むのがわかる。同様なフィンは、蓄積電
極４２Ａにも形成される。蓄積電極４２Ａ，４２Ｂは、
その頂部において約１５０ｎｍの厚さを有する。
【００１４】前記蓄積電極４２Ａおよび４２Ｂの表面
は、いわゆるＯＮＯ構造を有する誘電体膜４３で覆わ
れ、さらに前記誘電体膜４３は、厚さが約１００ｎｍの
ポリシリコン対向電極４４で覆われ、さらに前記対向電
極４４は厚さが役３５０ｎｍのＢＰＳＧ平坦化膜４５に
より覆われる。さらに、前記平坦化膜４５上には、Ｔｉ
層およびＴｉＮ層をそれぞれ３０ｎｍおよび５０ｎｍ積
層したバリア層４６が形成され、さらに前記バリア層４
６上にＡｌあるいはＷ配線層４７が形成される。さらに
前記配線層およびその下のバリア層４６をパターニング
して上層配線パターンを形成し、前記ＢＰＳＧ平坦化膜
４５上に前記上層配線パターンを覆うように、ＣＶＤ−
ＳｉＯ2 膜あるいはＣＶＤ−ＳｉＯＮ膜膜４８と平坦化
ＳｉＯ2 膜４９とを形成する。
は、いわゆるＯＮＯ構造を有する誘電体膜４３で覆わ
れ、さらに前記誘電体膜４３は、厚さが約１００ｎｍの
ポリシリコン対向電極４４で覆われ、さらに前記対向電
極４４は厚さが役３５０ｎｍのＢＰＳＧ平坦化膜４５に
より覆われる。さらに、前記平坦化膜４５上には、Ｔｉ
層およびＴｉＮ層をそれぞれ３０ｎｍおよび５０ｎｍ積
層したバリア層４６が形成され、さらに前記バリア層４
６上にＡｌあるいはＷ配線層４７が形成される。さらに
前記配線層およびその下のバリア層４６をパターニング
して上層配線パターンを形成し、前記ＢＰＳＧ平坦化膜
４５上に前記上層配線パターンを覆うように、ＣＶＤ−
ＳｉＯ2 膜あるいはＣＶＤ−ＳｉＯＮ膜膜４８と平坦化
ＳｉＯ2 膜４９とを形成する。
【００１５】かかる構成のＤＲＡＭでは、層間絶縁膜４
０，４１をオゾンＴＥＯＳ−ＮＳＧ膜とＢＰＳＧ膜の組
み合わせにより形成することにより、先にも説明したよ
うに、同一のＣＶＤ装置内において、オゾンＴＥＯＳ−
ＮＳＧ膜とＢＰＳＧ膜の堆積を、実質的に同一の温度
で、連続して実行することが可能になり、ＤＲＡＭの製
造スループットが大きく向上する。ＢＰＳＧ膜４１を形
成する場合には、単にＣＶＤ原料に、オゾンとＴＥＯＳ
の他にＴＭＯＰ等のＰ原料およびＴＥＢ（Ｂ（Ｃ
2 Ｈ5 ）3 ）等のＢ原料を追加するだけでよい。
０，４１をオゾンＴＥＯＳ−ＮＳＧ膜とＢＰＳＧ膜の組
み合わせにより形成することにより、先にも説明したよ
うに、同一のＣＶＤ装置内において、オゾンＴＥＯＳ−
ＮＳＧ膜とＢＰＳＧ膜の堆積を、実質的に同一の温度
で、連続して実行することが可能になり、ＤＲＡＭの製
造スループットが大きく向上する。ＢＰＳＧ膜４１を形
成する場合には、単にＣＶＤ原料に、オゾンとＴＥＯＳ
の他にＴＭＯＰ等のＰ原料およびＴＥＢ（Ｂ（Ｃ
2 Ｈ5 ）3 ）等のＢ原料を追加するだけでよい。
【００１６】一方、図２よりわかるように、ビット線を
構成するＷＳｉx パターン３９を覆うオゾンＴＥＯＳ−
ＮＳＧ膜４０は図１で説明したのと同様に非常に厚さが
大きくなり、このためＢＰＳＧ膜４１からＢがＷＳｉx
パターン３９の下のポリシリコンパターン３８に、前記
オゾンＴＥＯＳ−ＮＳＧ膜４０の厚さが薄くなっている
部分を通って侵入するおそれがある。一般にポリシリコ
ンパターン３８はｎ+型にドープすることで導電性を付
与されているため、このようなＢの侵入が生じると、先
にも説明したようにその抵抗値が増大してしまう。ま
た、前記オゾンＴＥＯＳ−ＮＳＧ膜４０の厚さがＷＳｉ
x パターン３９上で選択的に大きくなるため、膜４０を
覆うようにＢＰＳＧ膜４１を形成して平坦化しても、膜
４１表面に前記オゾンＴＥＯＳ−ＮＳＧ膜４０の断面形
状に対応した凹凸が生じるおそれがあるが、このような
凹凸が生じると、その上に形成される蓄積電極のフィン
４２ａ，４２ｂが変形してしまう。特に、ポリシリコン
パターン３８中へのＢＰＳＧ膜４１からのＢの侵入を阻
止するために前記オゾンＴＥＯＳ−ＮＳＧ膜４０の厚さ
を増大させると、前記凹凸はさらに増大する。
構成するＷＳｉx パターン３９を覆うオゾンＴＥＯＳ−
ＮＳＧ膜４０は図１で説明したのと同様に非常に厚さが
大きくなり、このためＢＰＳＧ膜４１からＢがＷＳｉx
パターン３９の下のポリシリコンパターン３８に、前記
オゾンＴＥＯＳ−ＮＳＧ膜４０の厚さが薄くなっている
部分を通って侵入するおそれがある。一般にポリシリコ
ンパターン３８はｎ+型にドープすることで導電性を付
与されているため、このようなＢの侵入が生じると、先
にも説明したようにその抵抗値が増大してしまう。ま
た、前記オゾンＴＥＯＳ−ＮＳＧ膜４０の厚さがＷＳｉ
x パターン３９上で選択的に大きくなるため、膜４０を
覆うようにＢＰＳＧ膜４１を形成して平坦化しても、膜
４１表面に前記オゾンＴＥＯＳ−ＮＳＧ膜４０の断面形
状に対応した凹凸が生じるおそれがあるが、このような
凹凸が生じると、その上に形成される蓄積電極のフィン
４２ａ，４２ｂが変形してしまう。特に、ポリシリコン
パターン３８中へのＢＰＳＧ膜４１からのＢの侵入を阻
止するために前記オゾンＴＥＯＳ−ＮＳＧ膜４０の厚さ
を増大させると、前記凹凸はさらに増大する。
【００１７】同様な問題は、前記ワード線パターン３４
Ａ〜３４Ｃを、ポリシリコンパターンとその上のＷＳｉ
x パターンとよりなる２層構造にした場合にも生じる。
かかるＷＳｉx 層上におけるオゾンＴＥＯＳ−ＮＳＧ膜
の膜厚の選択的な増大の問題は、前記オゾンＴＥＯＳ−
ＮＳＧ膜中にＰを導入すれば解消するが、その場合に
は、特に図２のＤＲＡＭのようにＰを導入されたオゾン
ＴＥＯＳ−ＮＳＧ膜上にさらに何層もの層が形成された
構造では、前記オゾンＴＥＯＳ−ＮＳＧ膜とその下のＷ
Ｓｉx 層との界面に大きな応力が印加され、図１で説明
したクラックが発生しやすい。
Ａ〜３４Ｃを、ポリシリコンパターンとその上のＷＳｉ
x パターンとよりなる２層構造にした場合にも生じる。
かかるＷＳｉx 層上におけるオゾンＴＥＯＳ−ＮＳＧ膜
の膜厚の選択的な増大の問題は、前記オゾンＴＥＯＳ−
ＮＳＧ膜中にＰを導入すれば解消するが、その場合に
は、特に図２のＤＲＡＭのようにＰを導入されたオゾン
ＴＥＯＳ−ＮＳＧ膜上にさらに何層もの層が形成された
構造では、前記オゾンＴＥＯＳ−ＮＳＧ膜とその下のＷ
Ｓｉx 層との界面に大きな応力が印加され、図１で説明
したクラックが発生しやすい。
【００１８】さらに、図２の従来のＤＲＡＭにおいて
は、ｐ+ 型拡散領域３２Ａ、３２Ｂの導電性を変化させ
ないように、酸化膜３５としてＴＥＯＳ−ＮＳＧあるい
はプラズマＣＶＤ法で形成されたＳｉＯ2 膜が使われて
いるが、酸化膜３５の形成の後にＢＰＳＧ膜３６を形成
することを考えると、前記酸化膜３５もオゾンＴＥＯＳ
−ＮＳＧ膜により形成できるのが望ましい。しかし、従
来のオゾンＴＥＯＳ−ＮＳＧ膜を酸化膜３５として使っ
た場合には、前記ワード線３４Ａ、３４Ｂ、・・を覆う
部分において酸化膜３５の膜厚が異常に厚くなり、形成
されるフィン電極の形状に悪影響を与える。
は、ｐ+ 型拡散領域３２Ａ、３２Ｂの導電性を変化させ
ないように、酸化膜３５としてＴＥＯＳ−ＮＳＧあるい
はプラズマＣＶＤ法で形成されたＳｉＯ2 膜が使われて
いるが、酸化膜３５の形成の後にＢＰＳＧ膜３６を形成
することを考えると、前記酸化膜３５もオゾンＴＥＯＳ
−ＮＳＧ膜により形成できるのが望ましい。しかし、従
来のオゾンＴＥＯＳ−ＮＳＧ膜を酸化膜３５として使っ
た場合には、前記ワード線３４Ａ、３４Ｂ、・・を覆う
部分において酸化膜３５の膜厚が異常に厚くなり、形成
されるフィン電極の形状に悪影響を与える。
【００１９】そこで、本発明は上記の課題を解決した新
規で有用な半導体装置およびその製造方法を提供するこ
とを概括的課題とする。本発明のより具体的な課題は、
半導体基板上に下地酸化膜を介して形成された導電性パ
ターン上に、オゾンと有機シリコン系ガスとを原料とし
た酸化膜を形成し、さらに前記酸化膜上に平坦化ＢＰＳ
Ｇ膜を形成した構成の半導体装置において、前記酸化膜
の前記導電性パターン上における選択的な膜厚の増大を
抑止することにある。
規で有用な半導体装置およびその製造方法を提供するこ
とを概括的課題とする。本発明のより具体的な課題は、
半導体基板上に下地酸化膜を介して形成された導電性パ
ターン上に、オゾンと有機シリコン系ガスとを原料とし
た酸化膜を形成し、さらに前記酸化膜上に平坦化ＢＰＳ
Ｇ膜を形成した構成の半導体装置において、前記酸化膜
の前記導電性パターン上における選択的な膜厚の増大を
抑止することにある。
【００２０】
【課題を解決するための手段】本発明は上記の課題を、
請求項１に記載したように、基板上に形成された、ｎ+
型にドープされたポリシリコン膜上にＷＳｉx膜を積層
してなる導電体パターンと、前記導電体パターンを、前
記導電体パターンに密接して覆う第１の絶縁膜と、前記
第１の絶縁膜を、前記第１の絶縁膜に密接して覆う、平
坦化主面を有する第２の絶縁膜とよりなる半導体装置に
おいて、前記第２の絶縁膜はＢＰＳＧ膜であり、前記第
１の絶縁膜は、オゾンとＴＥＯＳより常圧ＣＶＤ法によ
って形成され、前記導電体パターンの上面から側面にか
けて、Ｂの拡散を防ぐように一定の膜厚で覆い、０．５
〜１．０重量％のPを含む酸化膜よりなることを特徴と
する半導体装置により、または請求項２に記載したよう
に、前記第２の絶縁膜はＢＰＳＧ膜であり、前記第１の
絶縁膜はＢを、前記第２の絶縁膜中におけるよりも低い
濃度で含むことを特徴とする請求項１記載の半導体装置
により、または請求項３に記載したように、基板上に、
ｎ+型にドープされたポリシリコン膜上にＷＳｉx膜を積
層してなる導電層パターンを有する半導体装置の製造方
法であって、前記基板上に、オゾンとＴＥＯＳとを原料
に酸化膜を、前記酸化膜が前記導電層パターンを密接し
て覆うように、常圧ＣＶＤ法により形成する工程と、前
記酸化膜上にＢＰＳＧ膜を堆積する工程と、前記ＢＰＳ
Ｇ膜を平坦化する工程とよりなり、 前記酸化膜を形成す
る工程は、０．５〜１．０重量％のＰを含むように実行
されることを特徴とする半導体装置の製造方法により、
または請求項４に記載したように、前記ＢＰＳＧ膜を形
成する工程は、前記酸化膜を形成する工程に連続して、
同一の堆積装置内において、常圧ＣＶＤ法により、実質
的に同一の堆積温度で実行されることを特徴とする請求
項３記載の半導体装置の製造方法により、または請求項
５に記載したように、基板上に形成されたワードパター
ン線を覆う第１の層間絶縁膜を形成する工程と、前記第
１の層間絶縁膜中に、前記基板上の第１の拡散領域を露
出するように第１のコンタクトホールを形成する工程
と、前記第１の層間絶縁膜上に、前記コンタクトホール
の側壁面を覆い、前記露出された拡散領域にコンタクト
する導電性パターンを、ビット線として形成する工程
と、前記ビット線を覆うように第２の層間絶縁膜を形成
する工程と、前記第２および第１の層間絶縁膜を貫通し
て、前記基板上の第２の拡散領域を露出するように、第
２のコンタクトホールを形成する工程と、前記第２のコ
ンタクトホールにおいて前記第２の拡散領域とコンタク
トするキャパシタ電極を形成する工程とを含む半導体装
置の製造方法において、前記導電性パターンは、下側の
ｎ+型にドープされたポリシリコンパターンとその上の
ＷＳｉxパターンとよりなり、前記第２の層間絶縁膜を
形成する工程は、前記第１の層間絶縁膜上に、オゾンと
ＴＥＯＳとＴＭＯＰとを原料とした常圧ＣＶＤ法によ
り、０．５〜１．０重量％のＰを含む酸化膜を、前記導
電性パターンを覆うように形成する工程と、前記酸化膜
上に、ＢＰＳＧ膜を常圧ＣＶＤ法により形成する工程と
よりなり、前記ＢＰＳＧ膜を形成する工程は、前記酸化
膜を形成する工程に連続して、同一の堆積装置内で、実
質的に同一の堆積温度で実行されることを特徴とする半
導体装置の製造方法により、または請求項６に記載した
ように、さらに、前記ワード線パターンは、下側のポリ
シリコンパターンとその上のシリサイドパターンとより
なり、前記第１の層間絶縁膜を形成する工程は、前記基
板上に、オゾンとＴＥＯＳとＴＭＯＰとを原料とした常
圧ＣＶＤ法により、０．５〜１．０重量％のＰを含む酸
化膜を、前記ワード線パターンを覆うように形成する工
程と、前記酸化膜上に、ＢＰＳＧ膜を常圧ＣＶＤ法によ
り形成する工程とよりなり、前記ＢＰＳＧ膜を形成する
工程は、前記ワード線パターンを構成する酸化膜を形成
する工程に連続して、同一の堆積装置内で、実質的に同
一の温度で実行されることを特徴とする請求項５記載の
半導体装置の製造方法により、解決する。
請求項１に記載したように、基板上に形成された、ｎ+
型にドープされたポリシリコン膜上にＷＳｉx膜を積層
してなる導電体パターンと、前記導電体パターンを、前
記導電体パターンに密接して覆う第１の絶縁膜と、前記
第１の絶縁膜を、前記第１の絶縁膜に密接して覆う、平
坦化主面を有する第２の絶縁膜とよりなる半導体装置に
おいて、前記第２の絶縁膜はＢＰＳＧ膜であり、前記第
１の絶縁膜は、オゾンとＴＥＯＳより常圧ＣＶＤ法によ
って形成され、前記導電体パターンの上面から側面にか
けて、Ｂの拡散を防ぐように一定の膜厚で覆い、０．５
〜１．０重量％のPを含む酸化膜よりなることを特徴と
する半導体装置により、または請求項２に記載したよう
に、前記第２の絶縁膜はＢＰＳＧ膜であり、前記第１の
絶縁膜はＢを、前記第２の絶縁膜中におけるよりも低い
濃度で含むことを特徴とする請求項１記載の半導体装置
により、または請求項３に記載したように、基板上に、
ｎ+型にドープされたポリシリコン膜上にＷＳｉx膜を積
層してなる導電層パターンを有する半導体装置の製造方
法であって、前記基板上に、オゾンとＴＥＯＳとを原料
に酸化膜を、前記酸化膜が前記導電層パターンを密接し
て覆うように、常圧ＣＶＤ法により形成する工程と、前
記酸化膜上にＢＰＳＧ膜を堆積する工程と、前記ＢＰＳ
Ｇ膜を平坦化する工程とよりなり、 前記酸化膜を形成す
る工程は、０．５〜１．０重量％のＰを含むように実行
されることを特徴とする半導体装置の製造方法により、
または請求項４に記載したように、前記ＢＰＳＧ膜を形
成する工程は、前記酸化膜を形成する工程に連続して、
同一の堆積装置内において、常圧ＣＶＤ法により、実質
的に同一の堆積温度で実行されることを特徴とする請求
項３記載の半導体装置の製造方法により、または請求項
５に記載したように、基板上に形成されたワードパター
ン線を覆う第１の層間絶縁膜を形成する工程と、前記第
１の層間絶縁膜中に、前記基板上の第１の拡散領域を露
出するように第１のコンタクトホールを形成する工程
と、前記第１の層間絶縁膜上に、前記コンタクトホール
の側壁面を覆い、前記露出された拡散領域にコンタクト
する導電性パターンを、ビット線として形成する工程
と、前記ビット線を覆うように第２の層間絶縁膜を形成
する工程と、前記第２および第１の層間絶縁膜を貫通し
て、前記基板上の第２の拡散領域を露出するように、第
２のコンタクトホールを形成する工程と、前記第２のコ
ンタクトホールにおいて前記第２の拡散領域とコンタク
トするキャパシタ電極を形成する工程とを含む半導体装
置の製造方法において、前記導電性パターンは、下側の
ｎ+型にドープされたポリシリコンパターンとその上の
ＷＳｉxパターンとよりなり、前記第２の層間絶縁膜を
形成する工程は、前記第１の層間絶縁膜上に、オゾンと
ＴＥＯＳとＴＭＯＰとを原料とした常圧ＣＶＤ法によ
り、０．５〜１．０重量％のＰを含む酸化膜を、前記導
電性パターンを覆うように形成する工程と、前記酸化膜
上に、ＢＰＳＧ膜を常圧ＣＶＤ法により形成する工程と
よりなり、前記ＢＰＳＧ膜を形成する工程は、前記酸化
膜を形成する工程に連続して、同一の堆積装置内で、実
質的に同一の堆積温度で実行されることを特徴とする半
導体装置の製造方法により、または請求項６に記載した
ように、さらに、前記ワード線パターンは、下側のポリ
シリコンパターンとその上のシリサイドパターンとより
なり、前記第１の層間絶縁膜を形成する工程は、前記基
板上に、オゾンとＴＥＯＳとＴＭＯＰとを原料とした常
圧ＣＶＤ法により、０．５〜１．０重量％のＰを含む酸
化膜を、前記ワード線パターンを覆うように形成する工
程と、前記酸化膜上に、ＢＰＳＧ膜を常圧ＣＶＤ法によ
り形成する工程とよりなり、前記ＢＰＳＧ膜を形成する
工程は、前記ワード線パターンを構成する酸化膜を形成
する工程に連続して、同一の堆積装置内で、実質的に同
一の温度で実行されることを特徴とする請求項５記載の
半導体装置の製造方法により、解決する。
【００２１】本発明の発明者は、先に説明したオゾンＴ
ＥＯＳ−ＮＳＧ膜２０のステップカバレッジの改善およ
びクラック２０Ｘの解消を目指して実験を行っていたと
ころ、以下のような現象を発見した。図３（Ａ）は、前
記オゾンとＴＥＯＳを原料とした常圧ＣＶＤ法で形成す
る際に膜２０中にＰを導入しなかった場合を示すが（Ｐ
＝０．０ｗｔ％）、この場合は図１の構造に対応して、
オゾンＴＥＯＳ−ＮＳＧ膜２０の配線パターン１５上に
おけるステップカバレッジは悪く、このため、図３
（Ａ）中、破線で囲んだ前記配線パターン１５の下部に
おいて、ＢＰＳＧ膜２２からポリシリコンパターン１６
中にＢが侵入する可能性が高い。
ＥＯＳ−ＮＳＧ膜２０のステップカバレッジの改善およ
びクラック２０Ｘの解消を目指して実験を行っていたと
ころ、以下のような現象を発見した。図３（Ａ）は、前
記オゾンとＴＥＯＳを原料とした常圧ＣＶＤ法で形成す
る際に膜２０中にＰを導入しなかった場合を示すが（Ｐ
＝０．０ｗｔ％）、この場合は図１の構造に対応して、
オゾンＴＥＯＳ−ＮＳＧ膜２０の配線パターン１５上に
おけるステップカバレッジは悪く、このため、図３
（Ａ）中、破線で囲んだ前記配線パターン１５の下部に
おいて、ＢＰＳＧ膜２２からポリシリコンパターン１６
中にＢが侵入する可能性が高い。
【００２２】これに対し、図３（Ｂ）は、ＣＶＤ原料と
して、オゾンおよびＴＥＯＳにＴＭＯＰを添加すること
により、前記オゾンＴＥＯＳ−ＮＳＧ膜２０中のＰの濃
度を０．５ｗｔ％とした場合を示す。図３（Ｂ）よりわ
かるように、この場合にはオゾンＴＥＯＳ−ＮＳＧ膜２
０は前記配線パターン１５に沿って良好なステップカバ
レッジを示し、同じく破線で囲んだ前記配線パターン１
５の下部において厚さが減少する傾向は見られない。こ
のため、前記ＢＰＳＧ層間絶縁膜２２からポリシリコン
パターン１６中へのＢの侵入は効果的に阻止される。
して、オゾンおよびＴＥＯＳにＴＭＯＰを添加すること
により、前記オゾンＴＥＯＳ−ＮＳＧ膜２０中のＰの濃
度を０．５ｗｔ％とした場合を示す。図３（Ｂ）よりわ
かるように、この場合にはオゾンＴＥＯＳ−ＮＳＧ膜２
０は前記配線パターン１５に沿って良好なステップカバ
レッジを示し、同じく破線で囲んだ前記配線パターン１
５の下部において厚さが減少する傾向は見られない。こ
のため、前記ＢＰＳＧ層間絶縁膜２２からポリシリコン
パターン１６中へのＢの侵入は効果的に阻止される。
【００２３】さらに、図３（Ｃ）にしめすように、前記
オゾンＴＥＯＳ−ＮＳＧ膜２０中のＰの濃度をさらに増
加させ、２ｗｔ％にした場合にも、図３（Ｂ）と同様な
優れたステップカバレッジが実現される。このように、
オゾンＴＥＯＳ−ＮＳＧ膜２０の前記配線パターン１５
上でのステップカバレッジについては、膜２０中のＰの
濃度を増加させれば向上することがわかるが、本発明の
発明者は、一方で前記オゾンＴＥＯＳ−ＮＳＧ膜２０中
のＰの濃度が高すぎる場合に、先に説明したクラック２
０Ｘの問題が生じることを見出した。すなわち、本発明
の発明者は、前記クラック２０Ｘは、オゾンＴＥＯＳ−
ＮＳＧ膜２０中のＰの濃度が高すぎる場合に出現するこ
とを発見した。
オゾンＴＥＯＳ−ＮＳＧ膜２０中のＰの濃度をさらに増
加させ、２ｗｔ％にした場合にも、図３（Ｂ）と同様な
優れたステップカバレッジが実現される。このように、
オゾンＴＥＯＳ−ＮＳＧ膜２０の前記配線パターン１５
上でのステップカバレッジについては、膜２０中のＰの
濃度を増加させれば向上することがわかるが、本発明の
発明者は、一方で前記オゾンＴＥＯＳ−ＮＳＧ膜２０中
のＰの濃度が高すぎる場合に、先に説明したクラック２
０Ｘの問題が生じることを見出した。すなわち、本発明
の発明者は、前記クラック２０Ｘは、オゾンＴＥＯＳ−
ＮＳＧ膜２０中のＰの濃度が高すぎる場合に出現するこ
とを発見した。
【００２４】以下の表１は、ＷＳｉx 膜上にオゾンＴＥ
ＯＳ−ＮＳＧ膜を、膜中のＰの濃度を変化させて形成
し、前記オゾンＴＥＯＳ−ＮＳＧ膜に対して引っ張り試
験を実施した場合のはがれ率を示す。ただし、はがれ率
は、前記引っ張り試験の結果、前記オゾンＴＥＯＳ−Ｎ
ＳＧ膜に剥離が生じた試料の、全試料に対する割合を示
す。
ＯＳ−ＮＳＧ膜を、膜中のＰの濃度を変化させて形成
し、前記オゾンＴＥＯＳ−ＮＳＧ膜に対して引っ張り試
験を実施した場合のはがれ率を示す。ただし、はがれ率
は、前記引っ張り試験の結果、前記オゾンＴＥＯＳ−Ｎ
ＳＧ膜に剥離が生じた試料の、全試料に対する割合を示
す。
【００２５】
【表１】
【００２６】表１を参照するに、Ｐの濃度が０ｗｔ％〜
約１ｗｔ％の範囲では、はがれ率は５〜１０％程度であ
るのに対し、Ｐの濃度が２ｗｔ％に達するとはがれ率は
２０％に増大し、さらにＰの濃度を上昇させ、前記オゾ
ンＴＥＯＳ−ＮＳＧ膜の組成がいわゆるＰＳＧ膜の領域
に入ると、はがれ率はこれに応じて増加することがわか
る。
約１ｗｔ％の範囲では、はがれ率は５〜１０％程度であ
るのに対し、Ｐの濃度が２ｗｔ％に達するとはがれ率は
２０％に増大し、さらにＰの濃度を上昇させ、前記オゾ
ンＴＥＯＳ−ＮＳＧ膜の組成がいわゆるＰＳＧ膜の領域
に入ると、はがれ率はこれに応じて増加することがわか
る。
【００２７】一方、先の図３（Ａ）〜（Ｃ）の関係か
ら、前記オゾンＴＥＯＳ−ＮＳＧ膜のステップカバレッ
ジは、前記膜中のＰの濃度を１ｗｔ％を超えて２ｗｔ％
まで増大させてもほとんど変化しないことがわかる。こ
のことから、前記オゾンＴＥＯＳ−ＮＳＧ膜２０中のＰ
の濃度はおおよそ０．１ｗｔ％以上でおおよそ１ｗｔ％
以下に設定するのが好ましいと結論される。
ら、前記オゾンＴＥＯＳ−ＮＳＧ膜のステップカバレッ
ジは、前記膜中のＰの濃度を１ｗｔ％を超えて２ｗｔ％
まで増大させてもほとんど変化しないことがわかる。こ
のことから、前記オゾンＴＥＯＳ−ＮＳＧ膜２０中のＰ
の濃度はおおよそ０．１ｗｔ％以上でおおよそ１ｗｔ％
以下に設定するのが好ましいと結論される。
【００２８】
【発明の実施の形態】［第１実施例］図４（Ａ）〜
（Ｃ）は、本発明の第１実施例による配線構造の形成工
程を示す図である。図４（Ａ）を参照するに、Ｓｉ基板
７１上には酸化膜７２が典型的には１００〜３００ｎｍ
の厚さに堆積され、前記酸化膜７２上にはＰでドープさ
れたアモルファスＳｉ層７３が、ＣＶＤ法により、約５
０ｎｍの厚さに形成される。さらに前記アモルファスＳ
ｉ層７３表面の自然酸化膜をＨＦにより除去した後、前
記アモルファスＳｉ層７３上にＷＳｉx 層７４を約１２
０ｎｍの厚さに堆積する。図４（Ａ）は、このようにし
て形成された層構造をパターニングして、配線パターン
を形成した状態を示す。
（Ｃ）は、本発明の第１実施例による配線構造の形成工
程を示す図である。図４（Ａ）を参照するに、Ｓｉ基板
７１上には酸化膜７２が典型的には１００〜３００ｎｍ
の厚さに堆積され、前記酸化膜７２上にはＰでドープさ
れたアモルファスＳｉ層７３が、ＣＶＤ法により、約５
０ｎｍの厚さに形成される。さらに前記アモルファスＳ
ｉ層７３表面の自然酸化膜をＨＦにより除去した後、前
記アモルファスＳｉ層７３上にＷＳｉx 層７４を約１２
０ｎｍの厚さに堆積する。図４（Ａ）は、このようにし
て形成された層構造をパターニングして、配線パターン
を形成した状態を示す。
【００２９】図４（Ａ）の配線パターンは、例えばＤＲ
ＡＭやフラッシュメモリのビット線パターンであっても
よい。また、前記酸化膜７２はフィールド酸化膜であっ
てもよい。次に図４（Ｂ）の工程で、図４（Ａ）の酸化
膜７２上に、Ｐを約０．５重量％含んだオゾンＴＥＯＳ
−ＮＳＧ膜７５を、前記膜７５が前記配線パターンを覆
うように、典型的には約５０ｎｍの厚さに、常圧ＣＶＤ
法により堆積する。
ＡＭやフラッシュメモリのビット線パターンであっても
よい。また、前記酸化膜７２はフィールド酸化膜であっ
てもよい。次に図４（Ｂ）の工程で、図４（Ａ）の酸化
膜７２上に、Ｐを約０．５重量％含んだオゾンＴＥＯＳ
−ＮＳＧ膜７５を、前記膜７５が前記配線パターンを覆
うように、典型的には約５０ｎｍの厚さに、常圧ＣＶＤ
法により堆積する。
【００３０】その際、本実施例では、６５°Ｃに設定さ
れた恒温槽中に保持されたＴＥＯＳとＴＭＯＰとをＮ2
によりバブリングし、形成された気相原料を、５５０°
Ｃの基板温度に設定されたベルト搬送型常圧ＣＶＤ装置
の反応室においてオゾンと混合し、前記オゾンＴＥＯＳ
−ＮＳＧ膜７５を形成する。膜７５はＰがドーピングさ
れているため、厳密にはＮＳＧ膜ではなく、Ｐ濃度の極
めて低いＰＳＧ膜とみることができる。
れた恒温槽中に保持されたＴＥＯＳとＴＭＯＰとをＮ2
によりバブリングし、形成された気相原料を、５５０°
Ｃの基板温度に設定されたベルト搬送型常圧ＣＶＤ装置
の反応室においてオゾンと混合し、前記オゾンＴＥＯＳ
−ＮＳＧ膜７５を形成する。膜７５はＰがドーピングさ
れているため、厳密にはＮＳＧ膜ではなく、Ｐ濃度の極
めて低いＰＳＧ膜とみることができる。
【００３１】前記ＴＥＯＳとＴＭＯＰのバブリングの
際、Ｎ2 の流量は典型的にはそれぞれ１．４ｌ／ｍｉｎ
および０．００５ｌ／ｍｉｎに設定されるが、この場
合、実際に反応室に供給されるＳｉおよびＰの有機気相
原料の流量は、それぞれ約３３．７ｓｃｃｍおよび約
０．１２ｓｃｃｍとなる。また、反応室に供給されるオ
ゾン（Ｏ3 ）および酸素（Ｏ2 ）を合わせた流量は、約
６．７ｌ／ｍｉｎに設定される。さらに、その際、Ｏ2
に対するＯ3 の濃度は、例えば約１０７ｇ／ｍ3 に設定
される。
際、Ｎ2 の流量は典型的にはそれぞれ１．４ｌ／ｍｉｎ
および０．００５ｌ／ｍｉｎに設定されるが、この場
合、実際に反応室に供給されるＳｉおよびＰの有機気相
原料の流量は、それぞれ約３３．７ｓｃｃｍおよび約
０．１２ｓｃｃｍとなる。また、反応室に供給されるオ
ゾン（Ｏ3 ）および酸素（Ｏ2 ）を合わせた流量は、約
６．７ｌ／ｍｉｎに設定される。さらに、その際、Ｏ2
に対するＯ3 の濃度は、例えば約１０７ｇ／ｍ3 に設定
される。
【００３２】また、かかるＴＥＯＳとＴＭＯＰとを使っ
たオゾンＴＥＯＳ−ＮＳＧ膜の堆積では、前記ＴＭＯＰ
のバブリングの際のＮ2 流量を制御することにより、得
られるオゾンＴＥＯＳ−ＮＳＧ膜７５中のＰ濃度を制御
することができる。例えば、前記Ｎ2 流量を０．０１ｌ
／ｍｉｎに設定することにより、膜７５中のＰの濃度を
約１．０重量％に設定できる。さらに、前記Ｎ2 流量を
０．０２ｌ／ｍｉｎに設定することにより、前記膜７５
中のＰ濃度を約２．０重量％に設定できる。
たオゾンＴＥＯＳ−ＮＳＧ膜の堆積では、前記ＴＭＯＰ
のバブリングの際のＮ2 流量を制御することにより、得
られるオゾンＴＥＯＳ−ＮＳＧ膜７５中のＰ濃度を制御
することができる。例えば、前記Ｎ2 流量を０．０１ｌ
／ｍｉｎに設定することにより、膜７５中のＰの濃度を
約１．０重量％に設定できる。さらに、前記Ｎ2 流量を
０．０２ｌ／ｍｉｎに設定することにより、前記膜７５
中のＰ濃度を約２．０重量％に設定できる。
【００３３】なお、上記の値は常圧ＣＶＤ装置中におけ
る搬送速度を８インチ／ｍｉｎに設定した場合のもので
ある。このようにして形成されたオゾンＴＥＯＳ−ＮＳ
Ｇ膜７５では堆積速度が下地に依存しないため、前記酸
化膜７２上においても、また前記配線パターンの側壁面
あるいは上面上においても、膜７５の膜厚はほぼ一様に
なる。
る搬送速度を８インチ／ｍｉｎに設定した場合のもので
ある。このようにして形成されたオゾンＴＥＯＳ−ＮＳ
Ｇ膜７５では堆積速度が下地に依存しないため、前記酸
化膜７２上においても、また前記配線パターンの側壁面
あるいは上面上においても、膜７５の膜厚はほぼ一様に
なる。
【００３４】次に、図４（Ｃ）の工程において、図４
（Ｂ）の膜７５上にＢＰＳＧ膜７６を、同じく常圧ＣＶ
Ｄ法により、約２００ｎｍの厚さに堆積する。図４
（Ｃ）における前記ＢＰＳＧ膜７６の堆積工程は、前記
オゾンＴＥＯＳ−ＮＳＧ膜７５の堆積に使ったのと同じ
常温ＣＶＤ装置中において、前記ＳｉおよびＰの気相原
料に、さらにＴＥＢをＮ2 によりバブリングすることで
形成されるＢの気相原料を加えることにより、同じ温度
で連続して実行される。例えば、ＢＰＳＧ膜７６とし
て、Ｂを４．０重量％、Ｐを５．０重量％含む組成の膜
を得ようとする場合、ＴＥＯＳを１．１ｌ／ｍｉｎの流
量のＮ2 キャリアガスでバブリングし、ＴＭＯＰを０．
１５ｌ／ｍｉｎの流量のＮ2 キャリアガスでバブリング
し、さらにＴＥＢを０．０４ｌ／ｍｉｎの流量のＮ2 キ
ャリアガスでバブリングする。この場合、ＣＶＤ装置の
反応室に供給されるＴＥＯＳ，ＴＭＯＰおよびＴＥＢの
気相原料の実質的な流量は、それぞれ１３．７ｓｃｃ
ｍ、１．７ｓｃｃｍおよび３．５ｓｃｃｍとなる。さら
に、前記ＣＶＤ装置の反応室へは、Ｏ3 およびＯ2 が、
合計で１．９ｌ／ｍｉｎの流量で供給される。その際、
Ｏ2 に対するＯ3 の割合は、膜７５を形成する場合と同
じく、１０７ｇ／ｃｍ3 に設定される。
（Ｂ）の膜７５上にＢＰＳＧ膜７６を、同じく常圧ＣＶ
Ｄ法により、約２００ｎｍの厚さに堆積する。図４
（Ｃ）における前記ＢＰＳＧ膜７６の堆積工程は、前記
オゾンＴＥＯＳ−ＮＳＧ膜７５の堆積に使ったのと同じ
常温ＣＶＤ装置中において、前記ＳｉおよびＰの気相原
料に、さらにＴＥＢをＮ2 によりバブリングすることで
形成されるＢの気相原料を加えることにより、同じ温度
で連続して実行される。例えば、ＢＰＳＧ膜７６とし
て、Ｂを４．０重量％、Ｐを５．０重量％含む組成の膜
を得ようとする場合、ＴＥＯＳを１．１ｌ／ｍｉｎの流
量のＮ2 キャリアガスでバブリングし、ＴＭＯＰを０．
１５ｌ／ｍｉｎの流量のＮ2 キャリアガスでバブリング
し、さらにＴＥＢを０．０４ｌ／ｍｉｎの流量のＮ2 キ
ャリアガスでバブリングする。この場合、ＣＶＤ装置の
反応室に供給されるＴＥＯＳ，ＴＭＯＰおよびＴＥＢの
気相原料の実質的な流量は、それぞれ１３．７ｓｃｃ
ｍ、１．７ｓｃｃｍおよび３．５ｓｃｃｍとなる。さら
に、前記ＣＶＤ装置の反応室へは、Ｏ3 およびＯ2 が、
合計で１．９ｌ／ｍｉｎの流量で供給される。その際、
Ｏ2 に対するＯ3 の割合は、膜７５を形成する場合と同
じく、１０７ｇ／ｃｍ3 に設定される。
【００３５】このようにして形成されたＢＰＳＧ膜７６
は、さらに８５０°Ｃで２０分間熱処理されることによ
りリフローし、膜７６の表面が平坦化される。かかる構
成の配線構造では、オゾンＴＥＯＳ−ＮＳＧ膜７５とＷ
Ｓｉx パターン７４との密着力が非常に大きく、このた
め図４（Ｃ）の工程でＢＰＳＧ膜７６を形成しても界面
にクラックが生じることがない。また、図１の構造と異
なり、酸化膜７２に近い配線パターンの下部においても
膜７５は十分な厚さを有するため、ＢＰＳＧ膜７６から
ポリシリコンパターン７３へのＢの拡散も効果的に抑止
される。
は、さらに８５０°Ｃで２０分間熱処理されることによ
りリフローし、膜７６の表面が平坦化される。かかる構
成の配線構造では、オゾンＴＥＯＳ−ＮＳＧ膜７５とＷ
Ｓｉx パターン７４との密着力が非常に大きく、このた
め図４（Ｃ）の工程でＢＰＳＧ膜７６を形成しても界面
にクラックが生じることがない。また、図１の構造と異
なり、酸化膜７２に近い配線パターンの下部においても
膜７５は十分な厚さを有するため、ＢＰＳＧ膜７６から
ポリシリコンパターン７３へのＢの拡散も効果的に抑止
される。
【００３６】前記図４（Ｂ）のオゾンＴＥＯＳ−ＮＳＧ
膜の堆積工程において、Ｐの有機ＣＶＤ原料はＴＭＯＰ
に限定されるものではなく、ＴＥＯＰ（（ＰＯ（ＯＣ2
Ｈ5）3 ）を使うこともできる。また、図４（Ｃ）のＢ
ＰＳＧ膜７６の堆積工程においても、ＴＭＯＰおよびＴ
ＥＢの他に、ＴＥＯＰやＴＭＢ（ＢＣＨ3 ）3を使うこ
とも可能である。 ［第２実施例］図５（Ａ）〜図１１（Ｌ）は、先の第１
実施例の工程を使った本発明の第２実施例によるＤＲＡ
Ｍの製造工程を示す。
膜の堆積工程において、Ｐの有機ＣＶＤ原料はＴＭＯＰ
に限定されるものではなく、ＴＥＯＰ（（ＰＯ（ＯＣ2
Ｈ5）3 ）を使うこともできる。また、図４（Ｃ）のＢ
ＰＳＧ膜７６の堆積工程においても、ＴＭＯＰおよびＴ
ＥＢの他に、ＴＥＯＰやＴＭＢ（ＢＣＨ3 ）3を使うこ
とも可能である。 ［第２実施例］図５（Ａ）〜図１１（Ｌ）は、先の第１
実施例の工程を使った本発明の第２実施例によるＤＲＡ
Ｍの製造工程を示す。
【００３７】図５（Ａ）を参照するに、ｐ型Ｓｉ基板５
２上には厚さが約３５０ｎｍのフィールド酸化膜５３
Ａ，５３Ｂにより活性領域が形成され、前記活性領域中
にはｎ + 型の拡散領域５２Ａ〜５２Ｃが形成される。次
に、図５（Ｂ）の工程で、前記基板５２上の拡散領域５
２Ａと５２Ｂの間に、ゲート酸化膜５４ａを隔ててポリ
シリコンゲートパターン５４Ａを約１６０ｎｍの厚さに
形成し、さらにその両側に側壁酸化膜を周知の方法で形
成する。さらに、同様なゲート酸化膜５４ｂおよびポリ
シリコンゲートパターン５４Ｂよりなり、側壁酸化膜を
有するゲート構造が、前記基板５２上の拡散領域５２Ｂ
と５２Ｃとの間に形成される。さらに、他の活性領域の
ポリシリコンゲートパターン５４Ｃおよび５４Ｄが、そ
れぞれフィールド酸化膜５３Ａおよび５３Ｂ上に、酸化
膜５４ｃあるいは５４ｄを介して形成される。ポリシリ
コンパターン５４Ａ〜５４ＤはＤＲＡＭのワード線を構
成する。
２上には厚さが約３５０ｎｍのフィールド酸化膜５３
Ａ，５３Ｂにより活性領域が形成され、前記活性領域中
にはｎ + 型の拡散領域５２Ａ〜５２Ｃが形成される。次
に、図５（Ｂ）の工程で、前記基板５２上の拡散領域５
２Ａと５２Ｂの間に、ゲート酸化膜５４ａを隔ててポリ
シリコンゲートパターン５４Ａを約１６０ｎｍの厚さに
形成し、さらにその両側に側壁酸化膜を周知の方法で形
成する。さらに、同様なゲート酸化膜５４ｂおよびポリ
シリコンゲートパターン５４Ｂよりなり、側壁酸化膜を
有するゲート構造が、前記基板５２上の拡散領域５２Ｂ
と５２Ｃとの間に形成される。さらに、他の活性領域の
ポリシリコンゲートパターン５４Ｃおよび５４Ｄが、そ
れぞれフィールド酸化膜５３Ａおよび５３Ｂ上に、酸化
膜５４ｃあるいは５４ｄを介して形成される。ポリシリ
コンパターン５４Ａ〜５４ＤはＤＲＡＭのワード線を構
成する。
【００３８】次に、図５（Ｃ）の工程で、前記ポリシリ
コンパターン５４Ａ〜５４Ｄは、約６８０°Ｃにおける
ＴＥＯＳの熱分解により形成される、厚さが約５０ｎｍ
の酸化膜５５により覆われ、さらに図６（Ｄ）の工程
で、前記ＴＥＯＳ酸化膜５５上に、ＢＰＳＧ膜５６が、
約２５０ｎｍの厚さに形成される。前記ＢＰＳＧ膜５６
は、オゾンとＴＥＯＳにＴＭＯＰおよびＴＥＢを原料と
した常圧ＣＶＤ法により、例えば図４（Ｃ）の工程で説
明した条件で堆積される。
コンパターン５４Ａ〜５４Ｄは、約６８０°Ｃにおける
ＴＥＯＳの熱分解により形成される、厚さが約５０ｎｍ
の酸化膜５５により覆われ、さらに図６（Ｄ）の工程
で、前記ＴＥＯＳ酸化膜５５上に、ＢＰＳＧ膜５６が、
約２５０ｎｍの厚さに形成される。前記ＢＰＳＧ膜５６
は、オゾンとＴＥＯＳにＴＭＯＰおよびＴＥＢを原料と
した常圧ＣＶＤ法により、例えば図４（Ｃ）の工程で説
明した条件で堆積される。
【００３９】次に、図６（Ｅ）の工程において、前記Ｂ
ＰＳＧ膜はリフローにより平坦化され、さらに前記ＢＰ
ＳＧ膜５６中に拡散領域５２Ｂを露出するコンタクトホ
ール５６Ａが、前記酸化膜５５を貫通して形成される。
さらに、図６（Ｆ）の工程において、前記コンタクトホ
ール５６Ａにおいて前記拡散領域５２Ｂとコンタクトす
るポリシリコンビット線パターン７５が、約４５ｎｍの
厚さに形成される。前記ポリシリコンビット線パターン
５７は前記ＢＰＳＧ膜５６の表面から前記コンタクトホ
ール５６Ａの側壁を延在して前記拡散領域５２Ｂにコン
タクトする形状を有し、さらに前記ポリシリコンビット
線パターン５７上には、厚さが約１００ｎｍのＷＳｉx
層５８が、対応した形状に形成される。
ＰＳＧ膜はリフローにより平坦化され、さらに前記ＢＰ
ＳＧ膜５６中に拡散領域５２Ｂを露出するコンタクトホ
ール５６Ａが、前記酸化膜５５を貫通して形成される。
さらに、図６（Ｆ）の工程において、前記コンタクトホ
ール５６Ａにおいて前記拡散領域５２Ｂとコンタクトす
るポリシリコンビット線パターン７５が、約４５ｎｍの
厚さに形成される。前記ポリシリコンビット線パターン
５７は前記ＢＰＳＧ膜５６の表面から前記コンタクトホ
ール５６Ａの側壁を延在して前記拡散領域５２Ｂにコン
タクトする形状を有し、さらに前記ポリシリコンビット
線パターン５７上には、厚さが約１００ｎｍのＷＳｉx
層５８が、対応した形状に形成される。
【００４０】本実施例では、次に図７（Ｇ）の工程にお
いて、図６（Ｆ）の前記ＢＰＳＧ膜５６上に、前記ポリ
シリコンパターン５７およびＷＳｉx パターン５８を覆
うように、Ｐを約０．５重量〜約１．０重量％ドープし
た厚さが約５０ｎｍのオゾンＴＥＯＳ−ＮＳＧ膜５９
が、ＴＥＯＳとＴＭＯＰをそれぞれＳｉとＰの有機ＣＶ
Ｄ原料とした常圧ＣＶＤ法により、先に図４（Ｂ）で説
明した条件下で堆積される。
いて、図６（Ｆ）の前記ＢＰＳＧ膜５６上に、前記ポリ
シリコンパターン５７およびＷＳｉx パターン５８を覆
うように、Ｐを約０．５重量〜約１．０重量％ドープし
た厚さが約５０ｎｍのオゾンＴＥＯＳ−ＮＳＧ膜５９
が、ＴＥＯＳとＴＭＯＰをそれぞれＳｉとＰの有機ＣＶ
Ｄ原料とした常圧ＣＶＤ法により、先に図４（Ｂ）で説
明した条件下で堆積される。
【００４１】前記オゾンＴＥＯＳ−ＮＳＧ膜５９はＰを
含んでいるため、前記ＷＳｉx パターン５８の上面およ
び側壁面、およびその下のポリシリコンビット線パター
ン５７の側壁面を、前記ＢＰＳＧ膜５６上におけると実
質的に同じ厚さで覆い、その結果、図２で説明したオゾ
ンＴＥＯＳ−ＮＳＧ膜４０の不均一なステップカバレッ
ジの問題は解消する。また、前記オゾンＴＥＯＳ−ＮＳ
Ｇ膜５９中のＰ濃度が前記のように約０．５〜１．０重
量％の範囲内に制限されているため、ＷＳｉxパターン
５８とオゾンＴＥＯＳ−ＮＳＧ膜５９との間の密着力は
大きく、境界面にクラックが生じる等の問題は効果的に
抑止される。
含んでいるため、前記ＷＳｉx パターン５８の上面およ
び側壁面、およびその下のポリシリコンビット線パター
ン５７の側壁面を、前記ＢＰＳＧ膜５６上におけると実
質的に同じ厚さで覆い、その結果、図２で説明したオゾ
ンＴＥＯＳ−ＮＳＧ膜４０の不均一なステップカバレッ
ジの問題は解消する。また、前記オゾンＴＥＯＳ−ＮＳ
Ｇ膜５９中のＰ濃度が前記のように約０．５〜１．０重
量％の範囲内に制限されているため、ＷＳｉxパターン
５８とオゾンＴＥＯＳ−ＮＳＧ膜５９との間の密着力は
大きく、境界面にクラックが生じる等の問題は効果的に
抑止される。
【００４２】さらに、図７（Ｈ）の工程では、図７
（Ｇ）のオゾンＴＥＯＳ−ＮＳＧ膜５９上に、厚さが約
２００ｎｍのＢＰＳＧ膜６０が、図７（Ｇ）の工程で使
われたのと同一の常圧ＣＶＤ装置中において、先に図４
（Ｃ）で説明した条件下において、図７（Ｇ）の工程に
連続して実行される。図７（Ｈ）よりわかるように、前
記ＢＰＳＧ膜６０はＷＳｉx パターン５８と、略一様な
厚さのオゾンＴＥＯＳ−ＮＳＧ膜５９で隔てられている
ため、前記ＢＰＳＧ膜６０から前記ＷＳｉx パターン５
８あるいはその下のポリシリコンパターン５７へのＢの
拡散は効果的に抑止される。
（Ｇ）のオゾンＴＥＯＳ−ＮＳＧ膜５９上に、厚さが約
２００ｎｍのＢＰＳＧ膜６０が、図７（Ｇ）の工程で使
われたのと同一の常圧ＣＶＤ装置中において、先に図４
（Ｃ）で説明した条件下において、図７（Ｇ）の工程に
連続して実行される。図７（Ｈ）よりわかるように、前
記ＢＰＳＧ膜６０はＷＳｉx パターン５８と、略一様な
厚さのオゾンＴＥＯＳ−ＮＳＧ膜５９で隔てられている
ため、前記ＢＰＳＧ膜６０から前記ＷＳｉx パターン５
８あるいはその下のポリシリコンパターン５７へのＢの
拡散は効果的に抑止される。
【００４３】次に、図８（Ｉ）の工程で、前記ＢＰＳＧ
膜６０はリフローにより平坦化され、さらに前記ＢＰＳ
Ｇ膜６０中に、その下のオゾンＴＥＯＳ−ＮＳＧ膜５９
およびＢＰＳＧ膜５６、さらに酸化膜５５を貫通して拡
散領域５２Ａ、５２Ｃを露出するコンタクトホール６０
Ａおよび６０Ｂがそれぞれ形成され、図９（Ｊ）の工程
で、前記コンタクトホール６０Ａおよび６０Ｂに、それ
ぞれ前記拡散領域５２Ａ，５２Ｂにコンタクトするフィ
ンキャパシタＣ1 ，Ｃ2 が、周知の方法で形成される。
フィンキャパシタＣ1 ，Ｃ2 は、周知のように、フィン
を有するポリシリコン蓄積電極と、ポリシリコン対向電
極と、間に介在する誘電体膜とよりなる。図２の従来例
についての説明を参照。
膜６０はリフローにより平坦化され、さらに前記ＢＰＳ
Ｇ膜６０中に、その下のオゾンＴＥＯＳ−ＮＳＧ膜５９
およびＢＰＳＧ膜５６、さらに酸化膜５５を貫通して拡
散領域５２Ａ、５２Ｃを露出するコンタクトホール６０
Ａおよび６０Ｂがそれぞれ形成され、図９（Ｊ）の工程
で、前記コンタクトホール６０Ａおよび６０Ｂに、それ
ぞれ前記拡散領域５２Ａ，５２Ｂにコンタクトするフィ
ンキャパシタＣ1 ，Ｃ2 が、周知の方法で形成される。
フィンキャパシタＣ1 ，Ｃ2 は、周知のように、フィン
を有するポリシリコン蓄積電極と、ポリシリコン対向電
極と、間に介在する誘電体膜とよりなる。図２の従来例
についての説明を参照。
【００４４】さらに、図１０（Ｋ）の工程で、図９
（Ｉ）の構造上に、前記フィンキャパシタＣ1 およびＣ
2 を埋めるように別のＢＰＳＧ膜６１が形成され、さら
に前記ＢＰＳＧ膜６１をリフローにより平坦化した後、
図１１（Ｌ）の工程で、前記ＢＰＳＧ膜６１上に、Ｔｉ
／ＴｉＮ構造を有するバリア膜６２Ａを介してＡｌある
いはＷよりなる配線パターン６２Ｂが形成され、さらに
前記配線パターン６２ＢをプラズマＣＶＤ法で形成され
るＳｉＯ2 あるいはＳｉＯＮ膜６３で覆った後、さらに
ＳｉＯ膜６４を、保護絶縁膜として、ＣＶＤ法により形
成する。
（Ｉ）の構造上に、前記フィンキャパシタＣ1 およびＣ
2 を埋めるように別のＢＰＳＧ膜６１が形成され、さら
に前記ＢＰＳＧ膜６１をリフローにより平坦化した後、
図１１（Ｌ）の工程で、前記ＢＰＳＧ膜６１上に、Ｔｉ
／ＴｉＮ構造を有するバリア膜６２Ａを介してＡｌある
いはＷよりなる配線パターン６２Ｂが形成され、さらに
前記配線パターン６２ＢをプラズマＣＶＤ法で形成され
るＳｉＯ2 あるいはＳｉＯＮ膜６３で覆った後、さらに
ＳｉＯ膜６４を、保護絶縁膜として、ＣＶＤ法により形
成する。
【００４５】かかる構成では、前記オゾンＴＥＯＳ−Ｎ
ＳＧ膜５９の膜厚が、場所によらずほぼ一定であるた
め、図２の従来のＤＲＡＭで生じていたような激しい凹
凸が生じることなく、このためフィンキャパシタＣ1 あ
るいはＣ2 を形成しても、ポリシリコン蓄積電極のフィ
ンが変形するおそれがない。また、膜５９および６０の
堆積を、同一の常圧ＣＶＤ装置中において、連続して行
うことができるため、ＤＲＡＭ製造のスループットが向
上する。
ＳＧ膜５９の膜厚が、場所によらずほぼ一定であるた
め、図２の従来のＤＲＡＭで生じていたような激しい凹
凸が生じることなく、このためフィンキャパシタＣ1 あ
るいはＣ2 を形成しても、ポリシリコン蓄積電極のフィ
ンが変形するおそれがない。また、膜５９および６０の
堆積を、同一の常圧ＣＶＤ装置中において、連続して行
うことができるため、ＤＲＡＭ製造のスループットが向
上する。
【００４６】さらに、図４（Ｂ）および（Ｃ）の工程
を、図５（Ｃ）および図６（Ｄ）の工程に適用すること
も可能である。この場合、前記酸化膜５５がＰを少量ド
ープされたオゾンＴＥＯＳ−ＮＳＧ膜となるが、かかる
Ｐ−ドープオゾンＴＥＯＳ−ＮＳＧ膜中のＰ濃度はわず
かであり、ｎ+ 型にドープされた拡散領域５２Ａ，５２
Ｂ，５２Ｃへの影響は無視できる。
を、図５（Ｃ）および図６（Ｄ）の工程に適用すること
も可能である。この場合、前記酸化膜５５がＰを少量ド
ープされたオゾンＴＥＯＳ−ＮＳＧ膜となるが、かかる
Ｐ−ドープオゾンＴＥＯＳ−ＮＳＧ膜中のＰ濃度はわず
かであり、ｎ+ 型にドープされた拡散領域５２Ａ，５２
Ｂ，５２Ｃへの影響は無視できる。
【００４７】この場合、図５（Ｃ）〜図６（Ｄ）の工程
をも、同一の常圧ＣＶＤ装置中において連続して行うこ
とが可能になり、ＤＲＡＭの製造スループットがさらに
向上する。さらに、本発明はＤＲＡＭの製造に限定され
るものではなく、フラッシュメモリや、その他の半導体
装置の製造にも適用可能である。
をも、同一の常圧ＣＶＤ装置中において連続して行うこ
とが可能になり、ＤＲＡＭの製造スループットがさらに
向上する。さらに、本発明はＤＲＡＭの製造に限定され
るものではなく、フラッシュメモリや、その他の半導体
装置の製造にも適用可能である。
【００４８】
【発明の効果】請求項１〜６記載の本発明の特徴によれ
ば、酸化膜上に形成された導体パターンを常圧ＣＶＤ法
で形成されるオゾンＴＥＯＳ−ＮＳＧ膜で覆う際、前記
オゾンＴＥＯＳ−ＮＳＧ膜中に約０．５〜約１．０重量
％のＰを導入することにより、前記導体パターン上にお
けるオゾンＴＥＯＳ−ＮＳＧ膜の厚さの異常な増大の問
題が解消し、酸化膜をも導体パターンをも、ほぼ一様な
膜厚で覆うことが可能になる。また、このようにオゾン
ＴＥＯＳ−ＮＳＧ膜の膜厚異常の問題が解消するため、
本発明では前記オゾンＴＥＯＳ−ＮＳＧ膜上に、同一の
常圧ＣＶＤ装置中において、ＢＰＳＧ膜の堆積を連続し
て行うことが可能になり、半導体装置の製造スループッ
トが大きく向上する。
ば、酸化膜上に形成された導体パターンを常圧ＣＶＤ法
で形成されるオゾンＴＥＯＳ−ＮＳＧ膜で覆う際、前記
オゾンＴＥＯＳ−ＮＳＧ膜中に約０．５〜約１．０重量
％のＰを導入することにより、前記導体パターン上にお
けるオゾンＴＥＯＳ−ＮＳＧ膜の厚さの異常な増大の問
題が解消し、酸化膜をも導体パターンをも、ほぼ一様な
膜厚で覆うことが可能になる。また、このようにオゾン
ＴＥＯＳ−ＮＳＧ膜の膜厚異常の問題が解消するため、
本発明では前記オゾンＴＥＯＳ−ＮＳＧ膜上に、同一の
常圧ＣＶＤ装置中において、ＢＰＳＧ膜の堆積を連続し
て行うことが可能になり、半導体装置の製造スループッ
トが大きく向上する。
【００４９】また、このようにオゾンＴＥＯＳ−ＮＳＧ
膜の膜厚異常の問題が解消するため、本発明では前記オ
ゾンＴＥＯＳ−ＮＳＧ膜上に、同一の常圧ＣＶＤ装置中
において、ＢＰＳＧ膜の堆積を連続して行うことが可能
になり、半導体装置の製造スループットが大きく向上す
る。
膜の膜厚異常の問題が解消するため、本発明では前記オ
ゾンＴＥＯＳ−ＮＳＧ膜上に、同一の常圧ＣＶＤ装置中
において、ＢＰＳＧ膜の堆積を連続して行うことが可能
になり、半導体装置の製造スループットが大きく向上す
る。
【図面の簡単な説明】
【図１】従来技術の問題点を説明する図である。
【図２】ＤＲＡＭにおいて生じる、従来技術の問題点を
説明する図である。
説明する図である。
【図３】（Ａ）〜（Ｃ）は本発明の原理を説明する図で
ある。
ある。
【図４】（Ａ）〜（Ｃ）は、本発明の第１実施例による
半導体装置の製造方法を示す図である。
半導体装置の製造方法を示す図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第２実施例による
半導体装置の製造方法を示す図（その１）である。
半導体装置の製造方法を示す図（その１）である。
【図６】（Ｄ）〜（Ｆ）は、本発明の第２実施例による
半導体装置の製造方法を示す図（その２）である。
半導体装置の製造方法を示す図（その２）である。
【図７】（Ｇ）〜（Ｈ）は、本発明の第２実施例による
半導体装置の製造方法を示す図（その３）である。
半導体装置の製造方法を示す図（その３）である。
【図８】（Ｉ）は、本発明の第２実施例による半導体装
置の製造方法を示す図（その４）である。
置の製造方法を示す図（その４）である。
【図９】（Ｊ）は、本発明の第２実施例による半導体装
置の製造方法を示す図（その５）である。
置の製造方法を示す図（その５）である。
【図１０】（Ｋ）は、本発明の第２実施例による半導体
装置の製造方法を示す図（その６）である。
装置の製造方法を示す図（その６）である。
【図１１】（Ｌ）は、本発明の第２実施例による半導体
装置の製造方法を示す図（その７）である。
装置の製造方法を示す図（その７）である。
１２，３２，５２ 基板
１４，３５，４８，５５，６４ 酸化膜
１５ 配線構造
１６ ポリシリコンパターン
１８ ＷＳｉx パターン
２０，４０，５９ オゾンＴＥＯＳ−ＮＳＧ膜
２０Ｘ クラック
３２Ａ〜３２Ｅ，５２Ａ〜５２Ｃ 拡散領域
３３Ａ，３３Ｂ，５３Ａ，５３Ｂ フィールド酸化膜
３４Ａ〜３４Ｄ，５４Ａ〜５４Ｄ ワード線パターン
３６，４１，４５，５６，６０，６１ ＢＰＳＧ膜
３８，５７ ポリシリコンビット線
３９，５８ ＷＳｉx ビット線
４２Ａ，４２Ｂ ポリシリコン蓄積電極
４２ａ，４２ｂ フィン
４３ 誘電体膜
４４ 対向電極
４６ Ｔｉ／ＴｉＮ膜
４７，６２Ａ，６２Ｂ 配線パターン
５６Ａ，６０Ａ，６０Ｂ コンタクトホール
Ｃ1 ，Ｃ2 キャパシタ
フロントページの続き
(56)参考文献 特開 昭63−111668（ＪＰ，Ａ)
特開 平９−199684（ＪＰ，Ａ)
特開 平７−221090（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
Claims (6)
- 【請求項１】 基板上に形成された、ｎ+型にドープさ
れたポリシリコン膜上にＷＳｉx膜を積層してなる導電
体パターンと、 前記導電体パターンを、前記導電体パターンに密接して
覆う第１の絶縁膜と、 前記第１の絶縁膜を、前記第１の絶縁膜に密接して覆
う、平坦化主面を有する第２の絶縁膜とよりなる半導体
装置において、前記第２の絶縁膜はＢＰＳＧ膜であり、 前記第１の絶縁膜は、オゾンとＴＥＯＳより常圧ＣＶＤ
法によって形成され、 前記導電体パターンの上面から側面にかけて、Ｂの拡散
を防ぐように一定の膜厚で覆い、０．５〜１．０重量％
のPを含む酸化膜よりなることを特徴とする半導体装
置。 - 【請求項２】 前記第２の絶縁膜はＢＰＳＧ膜であり、
前記第１の絶縁膜はＢを、前記第２の絶縁膜中における
よりも低い濃度で含むことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 基板上に、ｎ+型にドープされたポリシ
リコン膜上にＷＳｉx膜を積層してなる導電層パターン
を有する半導体装置の製造方法であって、 前記基板上に、オゾンとＴＥＯＳとを原料に酸化膜を、
前記酸化膜が前記導電層パターンを密接して覆うよう
に、常圧ＣＶＤ法により形成する工程と、 前記酸化膜上にＢＰＳＧ膜を堆積する工程と、 前記ＢＰＳＧ膜を平坦化する工程とよりなり、 前 記酸化膜を形成する工程は、０．５〜１．０重量％の
Ｐを含むように実行されることを特徴とする半導体装置
の製造方法。 - 【請求項４】 前記ＢＰＳＧ膜を形成する工程は、前記
酸化膜を形成する工程に連続して、同一の堆積装置内に
おいて、常圧ＣＶＤ法により、実質的に同一の堆積温度
で実行されることを特徴とする請求項３記載の半導体装
置の製造方法。 - 【請求項５】 基板上に形成されたワードパターン線を
覆う第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜中に、前記基板上の第１の拡散領
域を露出するように第１のコンタクトホールを形成する
工程と、 前記第１の層間絶縁膜上に、前記コンタクトホールの側
壁面を覆い、前記露出された拡散領域にコンタクトする
導電性パターンを、ビット線として形成する工程と、 前記ビット線を覆うように第２の層間絶縁膜を形成する
工程と、 前記第２および第１の層間絶縁膜を貫通して、前記基板
上の第２の拡散領域を露出するように、第２のコンタク
トホールを形成する工程と、 前記第２のコンタクトホールにおいて前記第２の拡散領
域とコンタクトするキャパシタ電極を形成する工程とを
含む半導体装置の製造方法において、 前記導電性パターンは、下側のｎ+型にドープされたポ
リシリコンパターンとその上のＷＳｉxパターンとより
なり、 前記第２の層間絶縁膜を形成する工程は、前記第１の層
間絶縁膜上に、オゾンとＴＥＯＳとＴＭＯＰとを原料と
した常圧ＣＶＤ法により、０．５〜１．０重量％のＰを
含む酸化膜を、前記導電性パターンを覆うように形成す
る工程と、 前記酸化膜上に、ＢＰＳＧ膜を常圧ＣＶＤ法により形成
する工程とよりなり、 前記ＢＰＳＧ膜を形成する工程は、前記酸化膜を形成す
る工程に連続して、同一の堆積装置内で、実質的に同一
の堆積温度で実行されることを特徴とする半導体装置の
製造方法。 - 【請求項６】 さらに、前記ワード線パターンは、下側
のポリシリコンパターンとその上のシリサイドパターン
とよりなり、 前記第１の層間絶縁膜を形成する工程は、前記基板上
に、オゾンとＴＥＯＳとＴＭＯＰとを原料とした常圧Ｃ
ＶＤ法により、０．５〜１．０重量％のＰを含む酸化膜
を、前記ワード線パターンを覆うように形成する工程
と、前記酸化膜上に、ＢＰＳＧ膜を常圧ＣＶＤ法により
形成する工程とよりなり、 前記ＢＰＳＧ膜を形成する工程は、前記ワード線パター
ンを構成する酸化膜を形成する工程に連続して、同一の
堆積装置内で、実質的に同一の温度で実行されることを
特徴とする請求項５記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13206098A JP3447954B2 (ja) | 1998-05-14 | 1998-05-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP13206098A JP3447954B2 (ja) | 1998-05-14 | 1998-05-14 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11330237A JPH11330237A (ja) | 1999-11-30 |
| JP3447954B2 true JP3447954B2 (ja) | 2003-09-16 |
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ID=15072583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13206098A Expired - Fee Related JP3447954B2 (ja) | 1998-05-14 | 1998-05-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447954B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100459063B1 (ko) * | 2002-05-20 | 2004-12-03 | 동부전자 주식회사 | 반도체 소자의 금속 배선의 층간 절연막 제조 방법 |
-
1998
- 1998-05-14 JP JP13206098A patent/JP3447954B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11330237A (ja) | 1999-11-30 |
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