KR100295868B1 - 저변화 저항을 갖는 반도체 장치 제조방법 - Google Patents
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Abstract
반도체장치의 제조방법에 있어서, 반도체기판상에 직접 또는 간접적으로 폴리실리콘저항층을 형성한다. 상기 폴리실리콘저항층상에 제 1 절연막을 형성하고, 상기 제 1 절연막상에 제 2 절연막을 형성한다. 상기 제 1 절연막과 상기 제 2 절연막을 관통하여 상기 폴리실리콘저항층에 도달하도록 개구부를 형성한다. 상기 제 1 절연막은 상기 제 2 절연막의 에칭레이트의 1/8이하의 에칭레이트를 갖는다.
Description
본 발명은 반도체장치 제조방법에 관한 것으로서, 보다 상세하게는 저항층이폴리실리콘으로 형성되는 반도체장치 제조방법에 관한 것이다.
반도체장치내에는 많은 저항층이 형성되고, 고집적 및 고밀도를 위하여 폴리실리콘층이 저항층으로서 사용된다. 도 1에 도시된 바와 같이, 실리콘기판(100)상에 형성된 절연막(101,102)상에 폴리실리콘층(103)이 소정의 패턴으로 형성된다. 이 폴리실리콘층(103)상에 층간절연막(106)이 형성된다. 층간절연막(106)내에 콘택홀이 형성되rh 배선층(107)이 폴리실리콘층(103)에 연결된다. 따라서, 폴리실리콘의 저항층(103)이 형성된다.
이렇게 형성된 폴리실리콘저항층은 저항에서 변화를 갖는다는 것이 통상적으로 잘 알려져 있다. 저항변화를 억제하는 방법이 일본 특개평 9-232521 호 공보에 개시되어 있다.
또한, 폴리실리콘저항층으로 수소원자가 확산하는 경우에, 폴리실리콘층의 저항치가 변화하는 것이 알려지고 있다. 수소원자의 확산에 의한 변화를 방지하기 위하여, 폴리실리콘저항층의 표면상에 실리콘질화막을 형성하는 기술이 알려져 있다.
그러나, 실리콘질화막의 형성을 위한 열처리시에, 콘택저항을 감소시키기 위하여 폴리실리콘저항층에 주입되어 있는 불순물이온이, 폴리실리콘저항층의 저항영역으로 확산된다. 그 결과, 저항변화가 발생된다. 이러한 저항변화를 방지하는 방법이 일본 특개평 9-121024 호 공보에 알려져 있다.
폴리실리콘저항층의 저항변화는 콘택저항의 변화에도 기인한다. 즉, 도 1에 도시된 바와 같이, 플라즈마에칭방법에 의해 콘택홀이 형성될 때, 폴리실리콘저항층의 개구부가 오버에칭에 의해 제거되어, 콘택저항변화가 일어난다.
따라서, 콘택홀을 형성하는 경우에 오버에칭에 의한 폴리실리콘저항층의 손상을 억제하여 폴리실리콘층의 콘택저항의 변화를 억제하는 것이 바람직하다.
본 발명은 이러한 기술적인 문제점들을 기초로하여 이루어진다. 따라서, 본 발명의 목적은 폴리실리콘저항층의 콘택저항의 변화가 억제될 수 있는 반도체장치를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 폴리실리콘저항층의 층저항의 변화가 억제될 수 있는 반도체장치를 제조하는 방법을 제공하는 것이다.
도 1은 종래제조방법으로 형성된 반도체장치를 설명하는 단면도이다.
도 2a 내지 도 2g는 본 발명의 제 1실시예에 따른 제조방법으로 형성된 반도체장치의 단면도이다.
도 3a 내지 도 3g는 본 발명의 제 2 실시예에 따른 제조방법으로 형성된 반도체장치의 단면도이다.
※ 도면의 주요부분에 대한 부호의 설명
100 : 반도체기판 101 : 필드산화막
102 : 제 1 층간절연막 103 : 폴리실리콘저항층
104 : 산화막 105 : 질화막
106 : 제 2 층간절연막 107 : 배선층
108 : 콘택홀
본 발명의 일예를 달성하기 위해서, 반도체장치의 제조방법은,
반도체기판상에 직접 또는 간접적으로 폴리실리콘저항층을 형성하는 단계와,
상기 폴리실리콘저항층상에 제 1 절연막을 형성하는 단계와,
상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와; 그리고
상기 제 1 절연막과 상기 제 2 절연막을 관통하여 상기 폴리실리콘저항층에 도달하도록 개구부를 형성하는 단계를 구비한다. 상기 제 1 절연막은 상기 제 2 절연막의 에칭레이트의 1/8이하의 에칭레이트를 갖는다.
상기 제 1 절연막은 질화막이고, 이 질화막은 40Å ~ 200Å의 막두께를 갖는다. 상기 제 1 절연막은 상기 폴리실리콘저항층상에 600℃ ~ 630℃의 온도에서의 어닐링방법에 의해 형성된다.
상기 제 2 절연막은 산화막, BSG막 그리고 BPSG막중 하나이다.
상기 개구부가 형성될 때, 상기 제 1 및 제 2 절연막은 동일한 에칭조건에서 에칭된다.
상기 폴리실리콘저항층은 1500Å ~ 3000Å의 막두께를 갖는다.
본 발명의 또 다른 일예를 달성하기 위해서, 반도체장치 제조방법은,
반도체기판상에 직접 또는 간접적으로 폴리실리콘저항층을 형성하는 단계와,
상기 폴리실리콘저항층상에 산화막을 형성하는 단계와,
상기 산화막상에 제 1 절연막을 형성하는 단계와,
상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와, 그리고
상기 제 1 절연막과 상기 제 2 절연막을 관통하여 상기 폴리실리콘저항층에 도달하도록 개구부를 형성하는 단계를 구비한다. 상기 제 1 절연막은 상기 제 2 절연막의 에칭레이트의 1/8이하의 에칭레이트를 갖는다.
본 발명의 또 다른 일예를 달성하기 위해서, 반도체장치 제조방법은,
반도체기판상에 직접 또는 간접적으로 폴리실리콘저항층을 형성하는 단계와,
600℃ ~ 630℃의 온도에서의 어닐링처리를 통해 상기 폴리실리콘저항층을 덮도록 제 1 절연막을 형성하는 단계와,
상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와, 그리고
상기 제 1 절연막과 상기 제 2 절연막을 관통하여 상기 폴리실리콘저항층에 도달하도록 개구부를 형성하는 단계를 구비한다. 상기 제 1 절연막은 상기 제 2 절연막의 에칭레이트의 1/8이하의 에칭레이트를 갖는다.
이하, 첨부도면을 참조하여 본 발명의 반도체장치 제조방법을 상세히 설명한다.
먼저, 도 2a 내지 도 2g를 참조하여 본 발명의 제 1 실시예에 따른 반도체장치 제조방법을 설명한다.
도 2a에 도시된 바와 같이, 반도체기판(100)상에 소자분리영역으로서 필드산화막(101)이 형성된다. 필드산화막(101)은 2500Å ~ 5000Å의 막두께를 갖는다. 따라서, 소자형성영역이 정의된다.
도 2b에 도시된 바와 같이, 소자형성영역이 정의된 후, 반도체기판(100)과 필드산화막(101)위에 제 1 층간절연막(102)이 형성된다. 이 제 1 층간절연막(102)은 1000Å ~ 2000Å의 막두께를 갖는다.
다음에, 도 2c에 도시된 바와 같이, 제 1 층간절연막(102)상에 폴리실리콘저항층(103)용 폴리실리콘막이 1500Å ~ 3000Å의 막두께를 갖도록 증착된다. 폴리실리콘저항막의 층저항을 제어하기 위하여 폴리실리콘저항막에 붕소(B)를 이온주입한다.
다음에, 도 2d에 도시된 바와 같이, PR(포토레지스트) 및 플라즈마에칭방법에 의해 폴리실리콘저항층(103)이 선택적으로 형성된다.
다음에, 도 2e에 도시된 바와 같이, 폴리실리콘저항층(103)과 제 1 층간절연막(102)상에 산화막(104)이 형성된다. 이 산화막(104)의 막두께는 200Å ~ 1000Å의 범위이다.
산화막(104)상에 질화막(105)이 형성된다. 이 질화막(105)의 막두께는 40Å~ 200Å의 범위이다. 질화막(105)이 성장될 때, 저온어닐링처리가 수행된다. 즉, 증착공정이 600℃ ~ 630℃의 온도에서 수행된다. 이 저온어닐링처리를 통해서, 붕소이온이 전체 폴리실리콘저항층(103)으로 확산된다. 또한, 이온주입에 의한 손상이 복구된다. 따라서, 폴리실리콘저항층(103)의 저항 및 콘택저항의 변화가 저감될 수 있다.
고온어닐처리가 적용될 수 없는 이유는 다음과 같다. 즉, 폴리실리콘저항층(103)의 형성전에, 트랜지스터가 형성된다. 그러나, 고온어닐링처리가 수행될 때, 트랜지스터의 TiSi2층이 응집(cohesion)을 일으켜, 확산층저항이 증가하기 때문이다.
다음에, 도 2f에 도시된 바와 같이, 질화막(105)상에 제 2 층간절연막(106)이 형성된다. 예를들면, 이 제 2 층간절연막(106)은 BPSG막, BSG막 그리고 산화막중의 하나로 형성된다.
다음에, PR 및 플라즈마에칭방법에 의해 제 2 층간절연막(106), 질화막(105) 및 산화막(104)을 관통하여 폴리실리콘저항층(103)에 도달하도록 콘택홀(108)이 형성된다. 이 콘택홀(108)은 폴리실리콘저항층(103)과의 전기적인 연결을 제공하기 위하여 사용된다.
이 경우에서 플라즈마에칭방법의 조건은 제 2 층간절연막(106), 질화막(105) 그리고 산화막(104)의 각각에서 동일하다. 압력은 30 ~ 40mT의 범위이고, RF전원은 1000 ~ 2000W의 범위이며, 에칭가스는 15 ~ 25sccm의 C4F8, 10 ~ 15sccm의 O2그리고 500 ~ 600sccm의 Ar으로 구성된다.
상술한 조건으로 수행되는 플라즈마에칭방법의 에칭레이트는 아래와 같다. 즉, 에칭레이트는 BPSG막에서 6000 ~ 8000Å/min, BSG막에서 5000 ~ 8000Å/min, 산화막에서 5000 ~ 7000Å/min, 그리고 질화막에서 600 ~ 700Å/min이다. 이러한 방식으로, 질화막은 BPSG막, BSG막, 산화막중의 어느하나의 1/8이하의 에칭레이트를 갖는다. 질화막(105)은 (BPSG막, BSG막, 그리고 산화막중의 하나로 구성된) 제 2 층간절연막(106)과 폴리실리콘저항층(103)사이에 존재한다. 따라서, 폴리실리콘저항층(103)에의 오버에칭이 억제되어, 콘택저항의 변화가 억제될 수 있다.
다음에, 도 2g에 도시된 바와 같이, 콘택홀(108)내에 제 1 배선층(107)이 형성되어 폴리실리콘저항층(103)과 연결된다. 다음에, PR 및 플라즈마에칭방법에 의해 제 1 배선층(107)이 선택적으로 패터닝된다.
제 1 실시예에 따르면, 플라즈마에칭방법에 의해 콘택홀(108)이 형성되는 경우에, 폴리실리콘저항층(103)에의 오버에칭에 의한 폴리실리콘저항층(103)의 손상이 질화막(105)에 의해 억제될 수 있다. 따라서, 폴리실리콘저항층(103)에 있어서의 콘택홀(108)의 개구부가 깍여지는 것이 억제될 수 있다. 그 결과, 폴리실리콘저항층(103)의 콘택저항의 변화가 억제될 수 있다.
또한, 제 1 실시예에 따르면, 질화막(105)을 성장될 때의 저온어닐링처리의 결과, 폴리실리콘저항층(103)의 층저항 및 콘택저항의 변화가 저감될 수 있다.
다음에, 도 3a 내지 도 3g를 참조하여 본 발명의 제 2 실시예에 따른 반도체장치 제조방법을 설명한다.
도 3a에 도시된 바와 같이, 반도체기판(100)상에 소자분리영역으로서 필드산화막(101)이 형성된다. 필드산화막(101)의 막두께는 2500Å ~ 5000Å의 범위를 갖는다. 따라서, 소자형성영역이 정의된다.
다음에, 도 3b에 도시된 바와 같이, 소자형성영역이 형성된 후, 반도체기판(100)과 필드산화막(101)위에 제 1 층간절연막(102)이 1000Å ~ 2000Å의 막두께를 갖도록 형성된다.
다음에, 도 3c에 도시된 바와 같이, 제 1 층간절연막(102)상에 폴리실리콘저항층(103)용 폴리실리콘막이 1500Å ~ 3000Å의 막두께를 갖도록 형성된다. 폴리실리콘저항막의 층저항을 제어하기 위하여 이온주입법에 의해 폴리실리콘저항막에 붕소이온을 주입한다.
다음에, 도 3d에 도시된 바와 같이, PR(포토레지스트) 및 플라즈마에칭방법에 의해 폴리실리콘저항막이 선택적으로 패터닝되어 폴리실리콘저항층(103)이 형성된다.
다음에, 도 3e에 도시된 바와 같이, 폴리실리콘저항층(103)과 제 1 층간절연막(102)상에 질화막(105)이 형성된다. 이 질화막(105)의 막두께는 40Å ~ 200Å의 범위이다. 이 질화막(105)을 성장시에, 상술한 저온처리가 수행된다.
다음에, 도 3f에 도시된 바와 같이, 질화막(105)상에 제 2 층간절연막(BSG막)(106)이 형성된다. 이어서, PR 및 플라즈마에칭방법에 의해 제 2 층간절연막(106)과 질화막(105)을 관통하여 폴리실리콘저항층(103)에 도달하도록 콘택홀(108)이 형성된다. 이 콘택홀(108)은 폴리실리콘저항층(103)과의 전기적인연결을 제공하기 위하여 사용된다. 이 경우에서의 에칭조건은 제 1 실시예와 동일하다.
다음에, 도 3g에 도시된 바와 같이, 콘택홀(108)내에 배선층이 형성되어 폴리실리콘저항층(103)과 연결된다. 다음에, PR 및 플라즈마에칭방법에 의해 제 1 배선층을 선택적으로 패터닝하여 배선층(107)을 형성한다.
제 2 실시예에 따르면, 제 1 실시예에서와 같이, 플라즈마에칭방법에 의해 콘택홀(108)의 개구가 수행되는 경우에 있어서, 폴리실리콘저항층(103)에의 오버에칭에 의한 폴리실리콘저항층(103)의 손상이 질화막(105)에 의해 억제될 수 있다. 이에 의해, 폴리실리콘저항층(103)에서 콘택홀(108)의 개구부가 깍여지는 것이 억제될 수 있다. 그 결과, 폴리실리콘저항층(103)의 콘택저항의 변화가 억제될 수 있다.
또한, 제 2 실시예에 따르면, 질화막(105)이 저온어닐링방법에 의해 형성되기 때문에, 폴리실리콘저항층(103)의 층저항 및 콘택저항의 변화가 저감될 수 있다.
본 발명의 반도체장치 제조방법에 따르면, 반도체기판상에 폴리실리콘저항층이 형성되고, 이 폴리실리콘저항층상에 제 1 절연막이 형성되며, 다음에 제 1 절연막상에 제 2 절연막이 형성된다. 제 1 및 제 2 절연막을 관통하여 폴리실리콘저항층에 도달하도록 콘택홀이 형성되는 경우에, 제 1 절연막의 에칭레이트가 제 2 절연막의 에칭레이트의 1/8이하이기 때문에 폴리실리콘저항층에의 오버에칭이 방지될수 있다. 제 1 절연막은 질화막인 것이 바람직하고 제 2 절연막은 산화막, BSG막 또는 BPSG막인 것이 바람직하다.
Claims (22)
- 반도체장치 제조방법에 있어서:반도체기판상에 직접 또는 간접적으로 폴리실리콘저항층을 형성하는 단계와;상기 폴리실리콘저항층상에 제 1 절연막을 형성하는 단계와;상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와; 그리고상기 제 1 절연막과 상기 제 2 절연막을 관통하여 상기 폴리실리콘저항층에 도달하도록 개구부를 형성하는 단계를 구비하고,상기 제 1 절연막은 상기 제 2 절연막의 에칭레이트의 1/8이하의 에칭레이트를 갖는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연막은 질화막인 것을 특징으로 하는 반도체장치 제조방법.
- 제 2 항에 있어서, 상기 질화막은 40Å ~ 200Å의 막두께를 갖는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연막 형성단계는상기 폴리실리콘저항층상에 600℃ ~ 630℃의 온도에서의 어닐링방법에 의해 상기 제 1 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 제 2 절연막은 산화막, BSG막 그리고 BPSG막중 하나인 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 개구부형성단계는동일한 에칭조건으로 상기 제 1 및 제 2 절연막을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 폴리실리콘저항층은 1500Å ~ 3000Å의 막두께를 갖는 것을 특징으로 하는 반도체장치 제조방법.
- 반도체장치 제조방법에 있어서:반도체기판상에 직접 또는 간접적으로 폴리실리콘저항층을 형성하는 단계와;상기 폴리실리콘저항층상에 산화막을 형성하는 단계와;상기 산화막상에 제 1 절연막을 형성하는 단계와;상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와; 그리고상기 제 1 절연막과 상기 제 2 절연막을 관통하여 상기 폴리실리콘저항층에 도달하도록 개구부를 형성하는 단계를 구비하고,상기 제 1 절연막은 상기 제 2 절연막의 에칭레이트의 1/8이하의 에칭레이트를 갖는 반도체장치 제조방법.
- 제 8 항에 있어서, 상기 제 1 절연막은 질화막인 것을 특징으로 하는 반도체장치 제조방법.
- 제 9 항에 있어서, 상기 질화막은 40Å ~ 200Å의 막두께를 갖는 것을 특징으로 하는 반도체장치 제조방법.
- 제 8 항에 있어서, 상기 제 1 절연막 형성단계는상기 폴리실리콘저항층상에 600℃ ~ 630℃의 온도에서의 어닐링방법에 의해 상기 제 1 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 8 항 내지 제 11 항중 어느 한 항에 있어서, 상기 제 2 절연막은 산화막, BSG막 그리고 BPSG막중 하나인 것을 특징으로 하는 반도체장치 제조방법.
- 제 8 항 내지 제 11 항중 어느 한 항에 있어서, 상기 개구부형성단계는동일한 에칭조건으로 상기 제 1 및 제 2 절연막을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 8 항 내지 제 11 항중 어느 한 항에 있어서, 상기 폴리실리콘저항층은 1500Å ~ 3000Å의 막두께를 갖는 것을 특징으로 하는 반도체장치 제조방법.
- 반도체장치 제조방법에 있어서:반도체기판상에 직접 또는 간접적으로 폴리실리콘저항층을 형성하는 단계와;600℃ ~ 630℃의 온도에서의 어닐링처리를 통해 상기 폴리실리콘저항층을 덮도록 제 1 절연막을 형성하는 단계와;상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와; 그리고상기 제 1 절연막과 상기 제 2 절연막을 관통하여 상기 폴리실리콘저항층에 도달하도록 개구부를 형성하는 단계를 구비하는 반도체장치 제조방법.
- 제 15 항에 있어서, 상기 제 1 절연막은 질화막인 것을 특징으로 하는 반도체장치 제조방법.
- 제 16 항에 있어서, 상기 질화막은 40Å ~ 200Å의 막두께를 갖는 것을 특징으로 하는 반도체장치 제조방법.
- 제 15 항 내지 제 17 항중 어느 한 항에 있어서, 상기 제 2 절연막은 산화막, BSG막 그리고 BPSG막중 하나인 것을 특징으로 하는 반도체장치 제조방법.
- 제 15 항 내지 제 17 항중 어느 한 항에 있어서, 상기 개구부형성단계는동일한 에칭조건으로 상기 제 1 및 제 2 절연막을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 15 항 내지 제 17 항중 어느 한 항에 있어서, 상기 폴리실리콘저항층은 1500Å ~ 3000Å의 막두께를 갖는 것을 특징으로 하는 반도체장치 제조방법.
- 제 15 항 내지 제 17 항중 어느 한 항에 있어서, 상기 폴리실리콘저항층상에 산화막을 형성하는 단계를 추가로 구비하여, 상기 제 1 절연막이 상기 산화막상에 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 15 항 내지 제 17 항중 어느 한 항에 있어서, 상기 제 1 절연막은 상기 제 2 절연막의 에칭레이트의 1/8이하의 에칭레이트를 갖는 것을 특징으로 하는 반도체장치 제조방법.
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