JP3840965B2

JP3840965B2 - 半導体装置の製造方法

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Publication number: JP3840965B2
Application number: JP2001378245A
Authority: JP
Inventors: 嘉幸田中; 繁藤田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-12-12
Filing date: 2001-12-12
Publication date: 2006-11-01
Anticipated expiration: 2021-12-12
Also published as: JP2003179225A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはゲート電極部のＰ⁺型多結晶シリコン膜からシリコン基板側へのホウ素の突き抜けを起こさないようにする窒化シリコン膜を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化および微細化の要求にともない、特にデュアルゲート型ＭＩＳＦＥＴ（金属−絶縁体−半導体ＦＥＴ）において、ゲート絶縁膜の薄膜化が進行し、ゲート電極部のＰ⁺型多結晶シリコン膜中のホウ素がゲート絶縁膜を突き抜けてシリコン基板中にまで拡散し、ＰＭＯＳトランジスタの電流駆動能力が低下するという課題が顕在化している。ホウ素がシリコン基板にまで拡散する現象の詳細なメカニズムはまだ解明されていないが、ホウ素の突き抜け抑制技術の必要性が急速に高まっている。
【０００３】
このホウ素突き抜けの課題を解決するために、例えば特開２０００−２１６１５６号公報に開示されているように、８００℃以上の酸化窒素ガス雰囲気中で酸化シリコン膜を窒化処理して形成した窒化酸化シリコン膜をゲート絶縁膜として用いる技術がある。この技術では、高温の熱処理を行うので、しきい値電圧調整用としてチャネル領域にドーピングした不純物を再分布させてしまうという課題が残る。また窒化酸化シリコン膜とシリコン基板との界面側の窒素濃度が高いので、ＮＢＴ（Negative Bias Temperature）特性等の信頼性が劣化するという課題が生じる。このため、ホウ素の突き抜けの抑制と信頼性とが両立できるゲート絶縁膜の形成技術の開発が求められている。
【０００４】
一方、ホウ素の突き抜けは、窒化シリコン膜の形成工程（例えば、ゲート電極のオフセット膜の形成工程、サイドウォール膜の形成工程、基板に達する接続孔を形成するエッチングの際に用いるエッチングストッパの形成工程）に起因しているといわれている。窒化シリコン膜の形成工程における熱ストレス（すなわち、成膜温度）を低減させ、いわゆるａｓ−ｄｅｐｏｓｉｔｅｄ時におけるホウ素の突き抜けの課題を解決しようとする試みが種々実施されている。例えば、減圧ＣＶＤ法によってハロゲン系のシリコン原料ガスを用い、成膜温度を低温化したり減圧ＣＶＤ装置を枚葉化したりする事例が報告されているが、いずれの場合も、１０００℃のＲＴＡ（Rapid Thermal Annealing）処理を行うと、ホウ素の突き抜けが発生してしまい、窒化シリコン膜の形成技術としてトランジスタの活性化ＲＴＡ処理後におけるホウ素の突き抜けの課題を解決できる技術は確立されていない。
【０００５】
【発明が解決しようとする課題】
トランジスタの活性化ＲＴＡ処理を行うとホウ素の突き抜けが起こることは、公知の知見として、窒化シリコン膜中の水素に起因しているといわれている。しかしながら、窒化シリコン膜中に含まれる水素量を厳密に定量化して、ホウ素の突き抜けの解決手段とした事例は未だ開示も示唆もなされていない。なお、特開２０００−３１５７９１号公報には、重水素を含む原料ガスを用いて窒化シリコン膜を形成する技術が開示されているが、この技術では製造コストが高くなり、実用的ではない。また特開平１０−２２３９６号公報には窒化シリコン膜中にホウ素を添加した後、熱処理を施して膜中の水素を除去する技術が開示されているが、この方法では、工程数が増加するという課題を有している。
【０００６】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【０００７】
本発明の半導体装置の製造方法は、ゲート電極上に形成されたオフセット膜、前記ゲート電極側壁部に形成されたサイドウォール膜、および配線層と基板とを接続する接続孔を形成する際に用いられるエッチングストッパ膜のうちの少なくとも一つを窒化シリコン膜で形成する半導体装置の製造方法において、前記窒化シリコン膜中の結合水素量を赤外線吸収スペクトルから得たピーク面積値によって定量化したとき、Ｓｉ−Ｈ結合のＳｉ−Ｎ結合に対するピーク面積比が０．３％以下となり、窒素：シリコンの比が１：１以上１：３以下となるように、前記窒化シリコン膜を、触媒ＣＶＤ法により、２００℃以上６００℃以下の成膜温度で成膜することを特徴とする。
【０００８】
上記半導体装置の製造方法では、窒化シリコン膜中の結合水素量を赤外線吸収スペクトルから得たピーク面積値によって定量化したとき、Ｓｉ−Ｈ結合のＳｉ−Ｎ結合に対するピーク面積比を０．３％以下となるように、窒化シリコン膜を形成することから、トランジスタの活性化のために１０００℃のＲＴＡ処理を行ってもホウ素の突き抜けが抑制される。なお、Ｓｉ−Ｈ結合のＳｉ−Ｎ結合に対するピーク面積比を０．３％を超えると、トランジスタの活性化のために１０００℃のＲＴＡ処理を行うとホウ素の突き抜けが発生しやすくなる。
【０００９】
【発明の実施の形態】
本発明の半導体装置の製造方法で作製されるデュアルゲート型ＭＩＳＦＥＴのＰＭＯＳトランジスタの一例を、図１の概略構成断面図によって説明する。
【００１０】
図１に示すように、シリコン基板１１上にはゲート絶縁膜１２を介してゲート電極１３が形成され、その上部にはオフセット膜１４が形成されている。またげ電極１３の側壁部にはサイドウォール膜１５が形成されている。さらにゲート電極１３の両側におけるシリコン基板１１にはソース・ドレイン領域１６、１７が形成されている。さらに、シリコン基板１１上には上記オフセット膜１４を覆うように層間絶縁膜１８が形成され、この層間絶縁膜２１上に形成される配線３１とシリコン基板１１（ソース・ドレイン領域１７）とを接続する接続孔２２を形成する際のエッチングストッパとなるエッチングストッパ膜１８が層間絶縁膜２１と半導体基板１１との間に形成されている。
【００１１】
上記オフセット膜１４、サイドウォール膜１５、エッチングストッパ膜１８は、少なくとも一つが窒化シリコン膜で形成されている。この窒化シリコン膜は、膜中の結合水素量が、赤外線吸収スペクトルから得たピーク面積値によって定量化したとき、Ｓｉ−Ｈ結合のＳｉ−Ｎ結合に対するピーク面積比が０．３％以下となっているものである。なお、Ｓｉ−Ｈ結合のＳｉ−Ｎ結合に対するピーク面積比が０．３％を超えると、後に説明するように、１０００℃、１０秒の活性化ＲＴＡ処理を行った後、シリコン基板１１へのホウ素の突き抜けが発生するようになる。なお、理想的には、Ｓｉ−Ｈ結合が０であることである。しかしながら、原料ガス成分に水素が入っているため、窒化シリコン膜中のＳｉ−Ｈ結合を０とすることは困難である。
【００１２】
また、上記窒化シリコン膜は、窒素：シリコンとの比が１：１以上１：３以下であることが好ましく、さらに、２００℃以上６００℃以下の成膜温度で形成されたものからなることが好ましい。なお、窒素：シリコンとの比が上記範囲外の場合には、窒化シリコン膜としての性能が十分に発揮されない。また成膜温度が２００℃よりも低いと成膜時間がかかりすぎ、また成膜状態が劣化した状態になるもしくは成膜が成されない。一方、成膜温度が６００℃を超えると、ホウ素の突き抜けが発生しやすくなる。
【００１３】
次に、１０００℃、１０秒のＲＴＡ処理後におけるホウ素の突き抜け量と、窒化シリコン膜中のＳｉ−Ｈ結合量との相関を図２によって示す。図２では、黒塗りの丸印が本発明を示し、その他の印は従来の技術を示す。なお、ホウ素の突き抜け量（単位はａｔｏｍｓ／ｃｍ²）は、基板裏面のＳＩＭＳ（二次イオン質量分析）測定によるシリコン基板中のホウ素の濃度分布から想定されるＳｉＯ／Ｓｉ界面を決定して面積積分で求めた値である。また、Ｓｉ−Ｈ結合量とは、窒化シリコン膜の赤外吸収スペクトルから得たＳｉ−Ｈ結合ピーク（２２００ｃｍ^-2付近）のピーク面積をＳｉ−Ｎ結合ピーク（８３０ｃｍ^-2付近）のピーク面積で割って規格化した値（単位は％）である。
【００１４】
上記図２に示すように、Ｓｉ−Ｈ結合量が０．３％以下で窒化シリコン膜を形成すれば、トランジスタの活性化のために１０００℃のＲＴＡ処理を行ってもホウ素の突き抜けを抑制することができることがわかる。Ｓｉ−Ｈ基がホウ素の突き抜け現象に及ぼす影響について詳細なメカニズムは必ずしも明らかではないが、Ｓｉ−Ｈ基は高温のＲＴＡ処理後に反応活性な水素ラジカルを生成し、それがゲート絶縁膜中のホウ素の拡散速度を増速させる原因と推測される。なお、窒化シリコン膜中には、昇温脱離しやすい未結合の遊離水素が通常は存在している。この遊離水素はホウ素突き抜けの現象とは関係が薄いと推測される。
【００１５】
また、窒化シリコン膜において、窒素：シリコンは１：１以上１：３以下とする。このようになる成膜条件を選択することによって、屈折率を所望の約２．０に合わせこむことが可能になり、窒素の過剰な窒化シリコン膜は、良好な電気的特性や加工性が得られるので、ゲート電極のオフセット膜やサイドウォール膜、および配線層と基板とを接続する接続孔を形成する際に用いるエッチングストッパ膜として、エッチング工程やその後の処理工程の加工マージンを損なうことなく適用することができる。
【００１６】
次に、ａｓ−ｄｅｐｏｓｉｔｅｄ時のホウ素の突き抜け量と窒化シリコン膜の成膜温度との関係を図３によって説明する。図３では、黒塗りの丸印が本発明を示し、その他の印は従来の技術を示す。
【００１７】
図３に示すように、窒化シリコン膜を、２００℃以上６００℃以下の成膜温度で形成することにより、ａｓ−ｄｅｐｏｓｉｔｅｄ時のホウ素の突き抜けが抑制されることがわかる。このように窒化シリコン膜を低温形成する手段としては、減圧ＣＶＤ法（もしくは熱ＣＶＤ法：原料ガスはラジカルに分解・活性化した後に供給してもよい）、プラズマＣＶＤ法、いわゆる触媒ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法等のいずれの成膜方法を用いてもよい。
【００１８】
以上、説明したように、本発明によれば、ホウ素の突き抜け原因の一つとされる窒化シリコン膜をＳｉ−Ｈ結合量が０．３％以下となるような膜構造にし、また窒素：シリコンの比は１：１以上１：３以下となるような組成とし、成膜温度は２００℃以上６００℃以下とすることにより、ａｓ−ｄｅｐｏｓｉｔｅｄ時も、トランジスタの活性化ＲＴＡ処理後もホウ素の突き抜けが発生することが無くなり、ＰＭＯＳトランジスタの電流駆動能力を低下させることなく高性能でばらつきの小さいデュアルゲート型ＭＩＳＦＥＴを容易に形成することが可能になる。
【００１９】
次に、本発明の製造方法を実現する一例として、図４の概略構成断面図に示すような触媒ＣＶＤ（ホットワイヤＣＶＤともいう）装置を用いた窒化シリコン膜の製造方法を以下に説明する。
【００２０】
図４に示すように、触媒ＣＶＤ装置１０１は、チャンバ１１１内に、触媒体１１９であるタングステンワイヤを基板１１７と対向するように設置したＣＶＤ装置であり、原料ガス１２０が１８００℃〜２０００℃に加熱された触媒体１１９と接触することによりラジカル等の反応活性種が生成され、基板１１７に損傷を与えることなく、低温で成膜が行われることが特徴である。
【００２１】
上記チャンバ１１１は、枚葉式のチャンバであり、その内部は圧力を調整するスロットルバルブ（図示せず）を介してターボ分子ポンプ（図示せず）によって排気部１１３より排気され、例えば０．１Ｐａ以下の低圧雰囲気に保たれる。この状態で成膜を行うことが可能となっている。
【００２２】
上記チャンバ１１１内に設置されるサセプタ１１５は、例えばシリンダ駆動により昇降可能となっており、チャンバ１１１に設けられたスリットバルブ１２を開けて基板１１７を搬送する際にはサセプタ１１５の基板載置面上にリフトピン１１６が立ち上がるように、またスリットバルブ１１２を閉じて成膜する際にはサセプタ１１５の基板載置面より下方にリフトピン１１６が引っ込むように、上記サセプタ１５が駆動する。さらに成膜時には、基板１７は、サセプタ１５内に埋設されたヒータ１１４により加熱され、その際、基板１１７の裏面温度を光ファイバ温度計（図示せず）によって測定することにより、基板温度をモニタするようになっている。
【００２３】
上記チャンバ１１１の上部には原料ガス２０を吹き出すためのブロッカープレート１２２とタングステンワイヤからなる触媒体１１９が設置されている。この触媒体１１９は交流電源１１８から供給される電力により１８００℃〜２０００℃に加熱され、その温度は例えば赤外放射温度計（図示せず）によりモニタされている。また、原料ガス１２０は、流量調整バルブ１２１を介して上記ブロッカープレート１２２上方に供給され、ブロッカープレート１２２に設けられた複数の孔を通って触媒体１１９に吹き付けられるようになっている。
【００２４】
次に、上記触媒ＣＶＤ装置１０１を用いて、本発明の製造方法により窒化シリコン膜を成膜する一例を以下に説明する。
【００２５】
例えば、ゲート電流のオフセット膜として用いる窒化シリコン膜の場合の膜厚は１７０ｎｍとし、エッチングストッパ膜として用いる場合の膜厚は２５ｎｍとした。
【００２６】
成膜条件は、一例として、原料ガスにはアンモニア（ＮＨ₃）とモノシラン（ＳｉＨ₄）とを用い、その流量比はＮＨ₃：ＳｉＨ₄＝１：２６１とした。またチャンバ内の圧力を１．１Ｐａ、触媒体と基板との距離を４０ｍｍ、触媒体の温度を２０００℃、基板温度を４０５℃に設定した。
【００２７】
上記条件により窒化シリコン膜の成膜を行ったところ、Ｎ／Ｓｉが１．２２で屈折率が１．９５の窒化シリコン膜が得られた。また、基板温度が４０５℃と低いので、ａｓ−ｄｅｐｏｓｉｔｅｄ時のホウ素の突き抜けは発生しなかった。さらに膜注入のＳｉ−Ｈ結合量は０．１％と低く、１０００℃、１０秒のＲＴＡ処理後もホウ素の突き抜けは発生しなかった。
【００２８】
したがって、本発明の製造方法で形成された窒化シリコン膜を用いて形成される、例えば０．１８μｍ世代のＰＭＯＳトランジスタは、ゲート絶縁膜として形成した窒化酸化シリコン膜中の窒素濃度を高濃度化しなくとも、高い電流駆動能力を有するとともに、しきい値電圧のばらつきが小さい高性能なトランジスタとなる。よって、このＰＭＯＳトランジスタを用いることによって、高性能なデュアルゲート型ＭＩＳＦＥＴを作製することができる。
【００２９】
以上、説明したように、ホウ素の突き抜け原因の一つとされる窒化シリコン膜を２００℃以上６００℃以下の低温で成膜しているので、ａｓ−ｄｅｐｏｓｉｔｅｄ時のホウ素の突き抜けを確実に阻止できる。また、Ｓｉ−Ｈ結合量が０．３％以下となるような膜構造を有しているので、トランジスタの活性化ＲＴＡ処理を、例えば１０００℃、１０秒の条件で行っても、ホウ素の突き抜けは確実に阻止される。したがって、トランジスタの活性化ＲＴＡ処理を低温化してデュアルゲート型ＭＩＳＦＥＴのＮＭＯＳトランジスタの能力を犠牲にすることなく、さらにホウ素の突き抜けに対して高い阻止能力を保持したゲート絶縁膜（例えば、高窒素濃度の窒化酸化シリコン膜もしくは酸化シリコン膜よりも誘電率の高い絶縁膜）を用いなくとも、ＰＭＯＳトランジスタの電流駆動能力が低下するという課題を回避して、ゲート電極のオフセット膜やサイドウォール膜、エッチングストッパ膜等の形成工程に広く用いることができる。
【００３０】
よって、従来よりも高性能で信頼性の高いデュアルゲート型ＭＩＳＦＥＴを低コストで作製することが可能になり、半導体装置の高集積化および高性能化に寄与するところが大きくなる。
【００３１】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、ＰＭＯＳトランジスタの電流駆動能力が低下するという課題を回避して、ゲート電極のオフセット膜やサイドウォール膜、エッチングストッパ膜等に窒化シリコン膜を用いて形成することが可能になる。よって、従来よりも高い性能と信頼性を有する半導体装置を形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法で作製されるデュアルゲート型ＭＩＳＦＥＴのＰＭＯＳトランジスタの一例を示す概略構成断面図である。
【図２】１０００℃、１０秒のＲＴＡ処理後におけるホウ素の突き抜け量と、窒化シリコン膜中のＳｉ−Ｈ結合量との関係を示す図である。
【図３】ａｓ−ｄｅｐｏｓｉｔｅｄ時のホウ素の突き抜け量と窒化シリコン膜の成膜温度との関係を示す図である。
【図４】本発明の製造方法を実現する触媒ＣＶＤ装置例を示す概略構成断面図である。
【符号の説明】
１１…シリコン基板、１３…ゲート電極、１４…オフセット膜、１５…サイドウォール膜、１８…エッチングストッパ膜

Claims

ゲート電極上に形成されたオフセット膜、前記ゲート電極側壁部に形成されたサイドウォール膜、および配線層と基板とを接続する接続孔を形成する際に用いられるエッチングストッパ膜のうちの少なくとも一つを窒化シリコン膜で形成する半導体装置の製造方法において、
前記窒化シリコン膜中の結合水素量を赤外線吸収スペクトルから得たピーク面積値によって定量化したとき、Ｓｉ−Ｈ結合のＳｉ−Ｎ結合に対するピーク面積比が０．３％以下となり、
窒素：シリコンの比が１：１以上１：３以下となるように、
前記窒化シリコン膜を、触媒ＣＶＤ法により、２００℃以上６００℃以下の成膜温度で成膜する
ことを特徴とする半導体装置の製造方法。