KR100494520B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

불휘발성 반도체 기억장치의 저(低)전계 영역에서의 누설전류를 증가시키는 일 없이 기록/소거 전류를 증가시키는 것이다.
게이트 절연막에 접하는 플로팅 게이트 전극의 실리콘막을 비(非) 단결정 실리콘막으로 한다. 다결정 실리콘막을 사용하는 경우는, 그 평균 막 두께를 8㎚ 이하로 한다. 또한, 플로팅 게이트 전극을 다층 구조로 한 경우는, 게이트 절연막에 접하는 최하층의 실리콘막으로 상기 실리콘막을 사용한다.
종래의 플로팅 게이트 전극을 사용한 경우에 비해서 스트레스 인가후의 저전계 누설전류를 증가시키는 일 없이 기록/소거 전류를 증가시킬수 있다. 이것에 의해, 기록/소거 속도가 대폭 단축된다.

Description

반도체 장치 및 그 제조방법
본 발명은 MIS형 구조를 가지는 반도체 장치에 관한 것이다. 또한, 본 발명은, 특히 불휘발성 반도체 기억장치 및 그 제조방법에 관한 것이다.
불휘발성 반도체 기억장치는, 통상 반도체 집적회로장치로서 구성되어 있다. 그 대표적인 예는, 전기적으로 기록 및 소거가 가능한 플래쉬 메모리(flash memory) 장치이다. 이 플래쉬 메모리 장치는, 예컨대 일본공개특허 소62-276878호 공보, 일본공개특허 평3-219496호 공보 혹은 IEDM, 1992, 92 - 991∼92 - 993에 게재의 쿠메(久米)씨의 논문 「A 1.28㎛2 Contactless Memory Cell Technology for a 3V-Only 64Mbit EEPROM」등에 기재되어 있다.
도 10에 이런 플래쉬 메모리 장치의 예(例)의 주요부의 단면 구조를 나타낸다. 메모리의 주요부는 소위 스택(stack)구조가 널리 사용되고 있다. 스택구조란, 예컨대 전기적인 스위치 회로의 상부에 기억용으로 제공되는 용량(capacitor)이 탑재된 개괄적 형태의 일반적인 호칭이다. 도 10에 있어서, 601은 단결정 Si(실리콘) 기판, 602는 소자분리 산화막, 603은 게이트 산화막(터널 절연막), 606은 플로팅 게이트 전극, 607은 층간절연막, 608은 제어 게이트 전극, 610은 소스, 611은 드레인, 609, 612, 613은 절연막, 614는 소스배선 및 615는 드레인 배선을 각각 나타내고 있다.
이 메모리의 주요부 구성을 이하에 상세히 설명한다. 게이트 산화막(603)에는 두께 7.5㎚∼10㎚의 실리콘 산화막이 사용되고 있다. 이 실리콘 산화막은 통상 Si 기판을 열산화하여 형성되고 있다. 플로팅 게이트 전극(606)은 인(phosphorus)을 고농도로 포함한 다결정 Si막이 사용되고 있고, 막 두께는 약 50㎚∼200㎚ 정도이다. 층간절연막(607)에는 감압(減壓) 화학 기상성장법(이하, LP-CVD라 한다)으로 형성한 SiO2막/Si3N4막/SiO2막의 적층막(607)이 사용되고 있다. 이 적층막(607)은 소위 ONO막(이하, 이 막을 ONO막이라고 약칭한다)이라고 불려지고 있다.
이 플래쉬 메모리의 정보의 제1 상태, 예컨대 기록(write)은 다음의 방법에 따르고 있다. 드레인(611)을 정(正)바이어스(예컨대, +4V), 제어 게이트 전극(608)을 부(負)바이어스(예컨대, -10V), 소스(610)를 개방하고, 한편 Si 기판(601)을 0V로 각각 설정한다. 이 상태에서는 플로팅 게이트 전극(606)에 축적된 전자는 드레인(611)측으로 빼내져 정보의 기억이 행해진다. 상기 각 전압은 각각 100 마이크로 초(microseconds) 폭(幅) 정도의 펄스를 사용해서 인가된다. 이 방법에 의하면, 플로팅 게이트 전극(606)중의 전자(電子)가 파울러-노르드하임(Fowler-Nordheim) 터널전류(이하, F-N 전류라 약칭한다)에 의해 드레인(611)측으로 빼내진다.
또한, 정보의 제2 상태, 예컨대 소거(erase)는 다음의 방법에 따르고 있다. 제어 게이트 전극(608)을 정 바이어스(예컨대, +10V), Si 기판(601)을 부 바이어스(예컨대, -4V), 소스(610) 및 드레인(611)을 개방상태로 각각 설정한다. 이 상태에서는 Si 기판(601)으로부터 플로팅 게이트 전극(606)으로 전자가 주입되어 정보를 소거한다. 전압은 각각 100 마이크로초 폭 정도의 펄스를 사용해서 인가된다.
한편, 상기 정보의 유지상태로서 제1 및 제2 상태를 각각 기록 및 소거라고 말했지만, 동일한 전하상태에 대해서 반대의 호칭을 하는 것도 있다. 이것은 동작방식에 따른다. 그러나, 문제의 소재(所在)는 같다. 이하, 전하상태에 대해서 편의상 상기 호칭을 사용한다. 이것은, 명세서 내용의 이해를 용이하게 하기 위함이다. 반대 호칭의 동작방식의 경우도, 그 전하상태에서 본원 명세서에서의 전하상태를 바꿔 읽음으로써, 본원 발명에 포함되는 것은 물론이다.
영국특허출원 No. 2,254,960호에는 고집적도에서 게이트 산화재와 게이트의 전도성을 향상하기 위해 사용된 도프된(doped) 불순물 사이의 반응을 방지함으로써, 파괴 전압을 향상시킨 산화 열화(oxide degradation)에 대한 영향을 적게 받는 MOS 장치가 기재되어 있다. 다결정 실리콘으로 이루어지는 게이트는 상층 다결정 실리콘과 하층 다결정 실리콘을 포함하고, 상기 하층 다결정 실리콘은 상기 상층 다결정 실리콘보다 큰 입자직경을 갖는다. 게이트는 초기에 비정질(하층) 실리콘층과 그 위에 다결정 실리콘층을 형성한 후, 다결정 실리콘층으로 불순물을 도핑(doping)하고, 필요한 입자직경을 가지는 층을 형성하기 위해 비정질 실리콘층을 다결정 실리콘층으로 변환함으로써 형성할 수 있다. 예를 들면, 다결정 실리콘층으로 변환된 비정질 실리콘층은 20∼100㎚의 두께를 가진다.
플래쉬 메모리에서의 정보의 기록/소거는 게이트 절연막을 통해서 플로팅 게이트 전극으로의 전자의 주입 및 빼냄 동작에 의해 행해지고 있다. 이 기록/소거 시간은 게이트 절연막중을 흐르는 F-N 전류량에 의존하고 있다. 이 F-N 전류량은 게이트 절연막의 막 두께에 크게 의존하기 때문에, 게이트 절연막이 얇으면 기록/소거 시간은 짧게 할 수 있다. 그러나, 게이트 절연막의 박막화(薄膜化)는 다음에 나타내는 문제를 유발한다. 이하, 도면을 사용해서 문제점의 개요를 설명한다.
도 15는 정전류(F-N 전류) 스트레스 인가 전후(前後)의 MOS 커패시터의 전계-전류 특성을 나타낸 도면이다. 스트레스 인가란 실장된 현실의 상태에서 스트레스를 가한 상태를 가속적으로 테스트하기 위한 방법을 의미하고 있다. 즉, 이 방법은 메모리 셀에 소정량의 전하를 주입하고, 이 전하 주입 전후의 메모리 특성을 비교 검토하는 것이다. 이 경우에 전하의 주입을 스트레스 인가라고 말하고 있다.
도 15에 있어서, 실선은 스트레스 인가전의 특성, 점선은 스트레스 인가후의 특성을 나타내고 있다. 이 예에서는 주입 전류밀도는 0.1A/㎠이고, 주입 전하량은 1C/㎠의 예이다. 도 15에서 명백한 바와 같이, 스트레스 인가후, 그 누설전류는 저전계(低電界) 영역(예컨대, ±8MV/㎝이하)에서 증대하고 있다. 이것은, 스트레스 인가를 위해 F-N 전류주입을 게이트 절연막에 행하면, 게이트 절연막으로 주입된 정공(正孔) 등이 게이트 절연막내에 새로운 준위(準位)를 형성한다. 그리고, 이 준위를 통한 누설전류가 증대하기 때문이다.
이 저전계 영역에서의 누설전류는 플래쉬 메모리의 전하 유지특성의 열화를 일으키는 주원인이 된다. 즉, 이 전하 유지특성의 열화의 구체적 요인은 일반적으로 플래쉬 메모리의 리텐션(retention) 불량(플로팅 게이트로부터 기판측으로 전하가 누설)이나 디스터번스(disturbance) 불량(기판측으로부터 플로팅 게이트측으로 전하가 누설)으로 불려지는 것이다.
도 16은 플래쉬 메모리 셀에서의 게이트 절연막의 막 두께와 전류밀도와의 관계를 나타낸 도면이다. 흑(黑)점의 특성은 게이트 절연막의 막 두께와 F-N 전류와의 관계, 백(白)점의 특성은 게이트 절연막의 막 두께와 저전계에서의 누설전류의 관계를 나타내고 있다. 도 16에서 이해되는 바와 같이, 상기 저전계에서의 누설전류는 게이트 절연막을 두껍게 하는 것으로 억제할 수 있다. 그러나, 저전계에서의 누설전류와 F-N 전류는 게이트 절연막의 막 두께에 대해서 트레이드 오프(trade off)의 관계를 가진다. 따라서, 게이트 절연막을 두껍게 하면 F-N 전류가 감소하여 기록/소거 시간의 증대라는 새로운 문제가 발생한다.
이 문제를 해결하는 하나의 수단으로서 종래의 열산화막에 미량의 질소를 도입한 산질화막을 사용함으로써, 저전계에서의 누설전류를 억제하는 방법이 제안되어 있다. 예컨대, 아이 이 이 이·일렉트론·디바이스·레터즈 12권 11호 1991년(IEEE ELECTRON DEVICE LETTERS, Vol. 12, No. 11, p587, November 1991)이다. 이 방법을 사용하여도 전하 유지특성을 보증하는 충분한 레벨에는 아직 도달하지 않는다.
본 발명의 목적은, 기록/소거 동작에 의한 게이트 절연막의 저전계에서의 누설전류를 억제하면서 F-N 전류를 증대시킨 불휘발성 반도체 장치를 제공하는 것이다. 또한, 본 발명의 목적은 그 제조방법을 제공하는데 있다. 따라서, 본 발명은 고신뢰성 또 고속 기록/소거의 불휘발성 반도체 장치를 제공할 수 있는 것이다.
본 명세서에 개시되는 발명중 대표적인 예의 개요를 설명하면, 이하와 같다.
본 발명의 반도체 장치의 하나의 형태는 다음의 특징을 가지고 있다. 즉, 그것은 게이트 절연막을 통해서 설치되고 또 평균 막 두께 10㎚ 이하, 보다 바람직하게는 8㎚ 이하인 비(非)단결정 실리콘막으로 이루어지는 플로팅 게이트 전극과, 상기 플로팅 게이트 전극에 적어도 일부를 적층하는 형태로 층간절연막을 통해서 설치된 제어 게이트 전극을 적어도 가지는 전기적으로 기록/소거 가능한 불휘발성 반도체 장치이다. 본 발명의 효과는 평균 막 두께 10㎚보다 이하에서 인지된다. 그리고, 평균 막 두께 8㎚ 이하에서 극히 현저하게 효과가 나타난다.
본 발명의 반도체 장치의 다른 형태는 다음의 특징을 가지고 있다. 즉, 그것은 게이트 절연막을 통해서 설치된 비정질 실리콘막으로 이루어지는 플로팅 게이트 전극과, 상기 플로팅 게이트 전극에 적어도 일부를 적층하는 형태로 층간절연막을 통해서 설치된 제어 게이트 전극을 적어도 가지는 전기적으로 기록/소거 가능한 불휘발성 반도체 장치이다.
상기 비(非)단결정 실리콘이란 다결정 실리콘 혹은 비정질 실리콘 혹은 그들 양자의 혼재 형태 등을 가리키고 있다. 이제까지 반도체 장치 분야의 제조공정, 제조방법에 의거하면 다결정 실리콘이 가장 사용하기 쉽다.
본 발명의 반도체 장치의 또 다른 형태는 다음과 같다. 즉, 그것은 게이트 절연막을 통해서 설치되고 또 복수의 도체 또는 반도체 막(膜)으로 구성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극에 적어도 일부를 적층하는 형태로 층간절연막을 통해서 설치된 제어 게이트 전극을 적어도 가지고, 전기적으로 기록/소거 가능한 불휘발성 반도체 장치이다. 그리고, 상기 플로팅 게이트 전극을 구성하는 층(層)중 게이트 절연막에 접하는 층은 막 두께가 평균 막 두께 10㎚ 이하, 보다 바람직하게는 평균 막 두께 8㎚ 이하인 비(非)단결정 실리콘막이다. 본 발명의 효과는 평균 막 두께 10㎚보다 이하에서 인지된다. 그리고, 평균 막 두께 8㎚ 이하에서 극히 현저하게 효과가 나타난다.
본 발명의 반도체 장치의 또 다른 형태는 다음과 같다. 즉, 그것은 게이트 절연막을 통해서 설치되고 또 복수의 도체 또는 반도체 막으로 구성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극에 적어도 일부를 적층하는 형태로 층간절연막을 통해서 설치된 제어 게이트 전극을 적어도 가지고, 전기적으로 기록/소거 가능한 불휘발성 반도체 장치이다. 그리고, 상기 플로팅 게이트 전극을 구성하는 층중 게이트 절연막에 접하는 층이 비정질 실리콘막이다.
비(非)단결정 실리콘이란 다결정 실리콘 혹은 비정질 실리콘 혹은 그들 양자의 혼재 형태 등을 가리키고 있다. 이제까지 반도체 장치 분야의 제조공정, 제조방법에 의거하면 다결정 실리콘이 가장 사용하기 쉽다.
상기 플로팅 게이트 전극을 구성하는 2층 이상의 도체 혹은 반도체 재료중, 상기 게이트 절연막에 접하는 층 이외의 층은 통상의 반도체 장치에 있어서 플로팅 게이트의 재료로서 사용하고 있는 재료라도 된다. 이들을 예시하면, 반도체 재료로서는 실리콘, 도체로서는 고농도로 불순물을 함유하는 다결정 실리콘, 텅스텐 혹은 티탄 나이트라이드 등을 들 수 있다.
또, 플로팅 게이트 전극에 있어서, 상기 게이트 절연막에 접하는 층보다 상층의 실리콘막이 인(P) 또는 비소(As)를 포함한 다결정 실리콘막을 많이 사용한다.
상기 플로팅 게이트 전극의 게이트 절연막에 접하는 층의 두께는 다결정 실리콘의 경우, 8㎚ 이하의 범위가 좋다. 또, 다결정 실리콘의 평균 입자직경은 20㎚ 이하로 하는 것이 보다 적합하다. 한편, 비정질 실리콘의 경우, 8㎚ 이하의 범위가 좋다. 또, 상기 플로팅 게이트 전극 전체로서의 두께는 불휘발성 반도체 기억장치에서의 통상의 두께로서 충분하다.
본 발명의 반도체 장치의 다른 형태에 의하면, 게이트 절연막을 통해서 설치된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극에 적어도 일부를 적층하는 형태로 층간절연막을 통해서 설치된 제어 게이트 전극을 적어도 가지고, 상기 플로팅 게이트 전극이 동일한 마스크를 사용해서 가공된 2층 이상의 도체 또는 반도체 막으로 구성되며, 게이트 절연막에 접하는 층의 박막(薄膜)이 평균 막 두께 10㎚ 이하, 보다 바람직하게는 평균 막 두께 8㎚ 이하의 실리콘막인 것을 특징으로 하는 전기적으로 기록/소거 가능한 불휘발성 반도체 장치이다.
이 경우, 상기 플로팅 게이트 전극의 게이트 절연막에 접하는 층의 두께는 다결정 실리콘의 경우, 8㎚ 이하의 범위가 극히 바람직하다. 또, 이 다결정 실리콘의 평균 입자직경은 20㎚ 이하로 하는 것이 보다 적합하다. 한편, 비정질 실리콘의 경우, 상기 플로팅 게이트 전극의 게이트 절연막에 접하는 층의 두께는 8㎚ 이하의 범위가 극히 바람직하다.
또, 플로팅 게이트 전극 전체로서의 두께는 통상의 두께로서 충분하다.플로팅 게이트 전극에 있어서, 상기 게이트 절연막에 접하는 층보다 상층의 실리콘막이 인(P) 또는 비소(As)를 포함한 다결정 실리콘막을 많이 사용한다.
본 발명은, 게이트 절연막에 관한 하기의 발견에 의거해서 완성되었다.
(1) MOS 커패시터의 F-N 전류와 게이트 전극이 되는 다결정 Si(실리콘) 막 두께의 관계에 대해서 검토를 행했다. 이 결과, 다결정 Si막의 막 두께를 8㎚보다 얇게하면 F-N 전류가 현저하게 증가하는 것을 발견하였다.
(2) 게이트 절연막에 접하는 게이트 전극을 비정질 Si막으로 하여도 상기 (1)과 같은 효과가 얻어지는 것을 발견하였다.
이러한 현상이 발생하는 이유는 다음과 같이 생각된다. 즉, 예컨대 다결정 실리콘막 표면(表面)에 있는 절연물, 예컨대 산소나 질소 등은 고온의 열처리를 행하면 실리콘 입자의 경계면을 확산해서 다결정 실리콘막의 이면(裏面)(즉, 게이트 절연막측의 면)에 도달한다. 이 때, 이면의 실리콘막과 반응하여 새로운 절연막을 형성한다. 이 현상은 미립자의 경계를 따라서 발생하는 경향이 있다. 이 때문에, 다결정 실리콘의 이면은 미세한 요철(凹凸) 형태를 가지게 된다. 이 결과, 전계가 인가된 경우, 이 미세한 볼록(凸)부에서 전계집중이 발생하고, 오히려 F-N 전류가 현저하게 증가하는 것으로 생각된다.
또한, 상기한 본 발명의 형태에 있어서, 비정질 실리콘막과 다른 게이트 재료를 사용하는 경우, 상기 게이트 절연막에 접하는 비정질 실리콘막과 다른 게이트 재료로 이루어지는 박막, 즉 도체 막 혹은 반도체 막과의 경계면에 절연물의 박층 (薄層)이 존재한다. 이 절연물의 박층은 대부분의 경우 실리콘 산화막, 실리콘 질화막 또는 그들의 복합막이다. 그리고, 이 절연물의 박층의 두께는 0.3㎚ 이상 1㎚ 이하로 되어 있다. 또, 이들 절연물중 열산화물층이 가장 유용하다.
일반적으로, CVD법에 의해 형성된 비정질 Si막은 600∼650℃ 이상의 온도에서 결정화가 진행하는 것으로 인식되고 있다. 그러나, 우리들은 막 두께가 약 10㎚ 이하인 영역에서 비정질 실리콘막의 결정화 온도가 높게 되는 것을 발견하였다. 단, 이 현상은 비정질 실리콘막상에 약 0.3㎚ 이상의 절연막이 존재하는 경우에만 관찰되었다.
도 29는 비정질 실리콘막이 질소 분위기중에서 약 450℃로 30분간 디실란(Si2H 6 )을 사용함으로써 형성될 때 비정질 실리콘과 결정화 온도와의 관계를 나타내는 도면이다.
도 29에 나타낸 바와 같이, 비정질 실리콘막의 결정화 온도는 그 막 두께가 약 10㎚ 이하로 될 때 갑자기 상승하는 것을 알았다. 예컨대, 비정질 실리콘막의 막 두께가 5㎚ 일 때 그 열처리 온도가 약 750℃라도 결정화는 발생하지 않는다. 즉, 막 두께 및 프로세스 온도는 비정질 실리콘막의 결정화를 발생시키지 않고 제어된다. 따라서, 이 점을 고려하는 경우 비정질 실리콘 게이트 전극을 가지는 최적의 전계효과 트랜지스터를 제작하는 것이 가능하다.
(발명의 실시형태)
우선, 본 발명의 기초가 되는 커패시터를 사용한 비교 실험에 대해서 설명한다.
MOS 커패시터의 전류-전압 특성(I-V 특성) 등의 특성 비교를 행하기 위해 3 종류의 평면 커패시터 구조를 준비하였다. 이들 단면도를 도 1, 도 2에 나타낸다. 도 1은 본 발명에 대응하는 구조이다. 또한, 도면중 100번대의 부호는 하층의 게이트용 Si막이 다결정 Si막인 경우를, 200번대의 부호는 하층의 게이트용 실리콘 막이 비정질 Si막인 경우를 각각 나타내고 있다. 양쪽의 기하학적 형상은 같다. 도 2는 종래의 커패시터 구조를 나타내는 단면도이다. 또한, 도 3에는 프로세스의 차이를 비교하기 위한 시료의 조건을 나타냈다.
우선, p형 단결정 Si 기판(101, 201, 301)의 각각의 위에 주지의 LOCOS법에 의해 500㎚의 소자분리 산화막(102, 202, 302)을 형성한다. 이어서, 850℃의 파이로제닉(pyrogenic) 산화법에 의해 막 두께가 7.7㎚인 게이트 절연막을 형성한다. 도 1 및 도 2에는 이 게이트 산화막을 각각 103, 203, 303으로 표시하고 있다. 이 비교 실험의 각 시료는 도 3에 나타냈다.
다음에, No.1과 No.6의 시료는 종래의 게이트 전극이다.
이들 시료의 게이트 전극은 200㎚의 인 도프 비정질 Si막(306)이다. 이 인 도프 비정질 Si막(306)은 Si2H6와 인화수소(PH3)를 사용한 감압 화학 기상성장법(이하, LP-CVD법이라 기술한다)에 따른다. 더구나, 인을 3×1020atoms/㎤의 농도로 함유시켰다(도 2).
한편, No.2∼No.5 및 No.7의 각 시료는 넌 도프(non-doped) 비정질 Si막, SiO2막 및 인 도프 비정질 Si막의 적층구조를 가지는 것이다.
각 층의 구체적인 두께는 다음과 같다. 넌 도프 비정질 Si막(104, 204)의 막 두께는 2∼8㎚, SiO2막(105, 205)의 막 두께는 0.5㎚ 및 인 도프 비정질 Si막(106, 206)의 막 두께는 200㎚이다. 이들 층은 동일한 장치에서 각각 차례대로 연속해서형성하였다. 이하, 그 상세를 설명한다.
우선, Si2H6를 사용한 LP-CVD법에 의해 게이트 산화막상(103, 203)에 넌 도프 비정질 Si막(104, 204)을 퇴적하였다. 퇴적장치에는 로드 록(load lock) 기구를 가지는 종형의 LP-CVD 장치를 사용하였다. 퇴적온도는 420℃, 퇴적압력은 70Pa, Si2H6의 유량은 매분 150cc로 하였다. 캐리어 가스로서 질소를 동시에 흐르게 형성하였다. 이 질소의 유량은 매분 2000cc이다.
비정질 Si막(104, 204)의 막 두께는 Si2H6 가스를 도입하는 시간으로 제어하였다. 각 시료에서의 비정질 Si막은 다음과 같다. 시료 No.2는 2㎚, No.3은 4㎚, No.4는 6㎚ 그리고 No.5는 8㎚이다(도 3 참조). 계속해서, Si2H6 가스를 차단하여 반응로(爐)내를 진공 배기한 후 산소가스를 노(爐)내로 흘리고, 감압 산소분위기중에서 비정질 Si막(104, 204)의 표면에 SiO2막(105, 205)을 형성하였다. SiO2막(105, 205)의 막 두께는 산소분압과 시간에 의해 제어하는 것이 가능하다. 본 실시예에서는 상기 SiO2막(105, 205)의 막 두께를 0.5㎚로 하였다. 계속해서, 감압 질소중에서 노내의 온도를 525℃로 상승시키고, 인을 3×1020atoms/㎤ 함유한 비정질 Si막(106, 206)을 200㎚의 막 두께로 퇴적하였다. 본 시료에 있어서도, 상기 인 도프 비정질 Si막(106, 206)의 형성에 Si2H6와 PH3를 사용하고, 먼저 기술한 인 도프 비정질 Si막(306)과 같은 조건으로 퇴적을 행했다.
본 실험에서 넌 도프 비정질 Si막(104, 204)의 형성방법에 대해서 검토를 행한 결과, 약 480℃ 이상의 온도에서 퇴적을 행한 경우, 박막 표면의 요철(凹凸)이 많게 되어 평탄한 연속막이 얻어지지 않는 것을 알았다. 또한, 퇴적속도가 빠르게 되기 때문에 막 두께 제어가 대단히 곤란하였다. 따라서, 상기 넌 도프 비정질 Si막(104, 204)은 480℃ 이하의 온도에서 형성하는 것이 바람직하다.
다음에, 상기 인 도프 비정질 Si막(106, 206)을 활성화하기 위해 전체 시료가 750℃에서 40분간 질소 어닐되었다.
또한, 시료 No.1∼No.5는 질소분위기중에서 900℃, 120분간 추가 열처리를 받았다.
계속해서, 주지의 리소그래피 및 드라이 에칭법에 의해 인 도프 다결정 Si막(106, 206, 306) 및 하층 Si막(104, 204)을 소정의 형상으로 가공하여 게이트 전극(104, 106, 204, 206, 306)을 형성한다. 이렇게 해서 도 1 및 도 2에 나타낸 MOS 커패시터가 작성된다.
우선, 최초에 투과형 전자현미경으로 게이트 전극인 Si막(104, 106, 204, 206, 306)의 결정성 및 그 입자직경을 관찰하였다. 900℃, 120분의 열처리를 추가한 시료(No.1∼No.5)의 상층전극(106, 206, 306)의 결정 입자직경은 시료에 관계없이 약 0.5㎛∼1.5㎛이었다. 이것에 비해서 도 1에 나타낸 하층의 극박(極薄) Si막(104)은 대단히 미소한 입자직경을 가진 다결정 Si막(104)으로 되어 있는 것을 확인하였다. 구체적으로는, 그들의 평균 입자직경은 퇴적막 두께의 약 2배∼2.5배 정도로 되어 있었다. 하층 Si막(104)을 8㎚ 퇴적한 시료(No.5)의 평균 입자직경은 약 20㎚ 정도였다.
한편, 고온의 열처리를 추가하지 않은 시료(No.6, No.7), 즉 750℃의 열처리만을 행한 시료의 인 도프 다결정 Si막(206, 306)의 결정 입자직경은 모두 0.3㎛∼1.0㎛ 정도였다. 또한, 시료 No.7의 하층 Si막(204)은 퇴적 직후의 결정성을 유지한 비정질 Si막(204)인 것 및 그 Si막상의 얇은 SiO2막(205)(막 두께 약 0.5㎚)은 변화없이 존재하고 있는 것을 확인하였다.
상기 각 시료에 대해서 정전류 스트레스 인가 전후의 전류-전계 특성의 비교를 행했다. 도 4는 게이트 산화막(103)상에 퇴적한 하층 극박 Si막(104, 204)의 막 두께와 저전계 누설전류(-6MV/㎝에서의)의 관계를 나타내고 있다. 도 5는 도 4와 같은 시료에 대해서 게이트 산화막(103)상에 퇴적한 하층 극박 Si막(104, 204)의 막 두께와 F-N 전류(-11MV/㎝)와의 관계를 나타내고 있다. 이 도면에 있어서는 하층 Si막 0㎚인 점이 종래법인 단층 게이트 전극(306)에 대응한다.
이들 도면에서 알 수 있는 바와 같이, 본 발명에 있어서는 스트레스 인가 후의 저전계 누설전류를 종래법과 적어도 동등하게 유지한 채 F-N 전류를 대폭 증가시킬수 있는 것을 이해한다. 즉, 상기 F-N 전류의 증가는 하층 Si막(104)의 막 두께가 8㎚보다 얇게 되는 영역에서 하층 Si막(104)의 박막화와 함께 증가하였다. 특히, 하층 Si막(104)의 막 두께가 2㎚인 시료에서는 종래 구조의 시료에 비해 F-N 전류를 약 1 자릿수 정도 증가시켰다.
도 6은 900℃, 120분의 열처리를 추가로 받은 시료의 정전류 스트레스에 의한 파괴 전하분포의 비교를 나타낸다. 도 6에 있어서, 종축(縱軸)은 누적불량률, 횡축(橫軸)은 파괴 전하량을 나타낸다.
본 발명에 의하면, 하층 Si막(104)이 얇게 됨에 따라 종래법에 비해 정전류 스트레스에 의한 파괴 전하량이 향상되는 것을 알았다.
한편, 상층전극(106)을 퇴적하기 전에, 미리 하층 비정질 Si막(104)을 열처리하여 다결정 Si막(104)으로 변환하여도 상술한 결과와 같은 결과가 얻어졌다.
도 7은 750℃, 40분의 열처리만을 행한 시료(No.6, No.7)의 정전류 스트레스에 의한 파괴 전하분포를 비교한 도면이다. 본 발명에서는 종래법에 비해 약 2배의 파괴수명의 향상을 보였다.
본 실시예에 있어서는, 하층 비정질 Si막(204)의 막 두께는 4㎚의 시료밖에 기술되어 있지 않지만, 이 하층 비정질 Si막의 막 두께가 약 8㎚ 정도까지는 상기 시료와 동등한 결과가 얻어졌다.
넌 도프 비정질 Si막을 형성한 후의 열처리 온도와, 그 막의 결정성의 관계에 대해서 검토한 결과, 막 두께가 약 8㎚보다도 두껍게 되면 상기 비정질 Si막의 결정화 온도가 감소하는 것을 알았다. 따라서, 약 800℃ 정도까지 비정질 상태를 유지하기 위해서는 비정질 Si막의 막 두께는 약 8㎚ 이하인 것이 바람직하다.
또한, 본 실시예에 있어서는 게이트 절연막(103, 203)에 Si 기판을 수증기중에서 산화한 SiO2막(103, 203)을 사용하였지만, 다음의 분위기중에서 형성한 산질화막을 사용하여도 같은 효과가 얻어졌다. 그들 분위기는 (1) 암모니아(NH3) 분위기중, (2) 아산화질소(N2O) 분위기중 혹은 (3) 일산화질소(NO) 분위기중이다. 또한, 여기서는 상층전극(106, 206)으로서 In-situ 비정질 Si막(106, 206)의 퇴적을 행했지만, In-situ 다결정 Si막을 퇴적한 경우에도 같은 효과가 얻어졌다.
본 발명에서 더 한층 중요한 것은 하층 극박 Si막(104, 204)과 상층전극(106, 206)과의 경계면에 존재하는 절연막(105, 205)의 막 두께이다. 본 실시예에서는 하층 극박 Si막(104, 204)의 퇴적 후, 동일한 CVD 장치내에서 상기 하층 극박 Si막(104, 204)을 산화하는 것에 의해 약 0.5㎚의 SiO2막(105, 205)을 형성하고 있다. 상기 극박 Si막(104, 204)의 표면에 형성되는 SiO2막(105, 205)의 막 두께에 대해서 검토한 바, 약 0.3㎚보다 얇게 되면 상층전극(106, 206)이 결정화 할 때, 하층 극박 Si막(104, 204)도 상층의 결정성에 맞게 동시에 결정화하여 거의 단층막과 같게 되는 것을 알았다.
한편, 상기 SiO2막(105, 205)의 막 두께가 약 1㎚보다 두껍게 되면 상기 절연막(105, 205)이 저항으로 되어 게이트 전압의 전압강하가 발생하였다. 즉, 본 발명에 있어서는, 전극 경계면에 존재하는 절연막(105, 205)의 막 두께를 0.3㎚∼1㎚ 정도로 하는 것이 중요하게 된다. 이 경계면의 절연막에 관해서는 질소 원자를 포함하는 분위기중에서 형성하였고, 질화막이나 산질화막에 대해서도 같은 결과가 얻어졌다.
실시예 1
다음에, 본 발명의 제1 실시예를 도면을 사용해서 설명한다.
본 실시예에서는 기록/소거 시간을 평가하기 위해 도 8∼도 10에 나타낸 메모리 셀을 제작하였다. 도 8 및 도 9의 시료는 이제까지 기술해 온 것과 같이 극히 얇은(극박(極薄)이라 한다) Si막(404, 504)의 막 두께를 패러미터(parameter)로 하였다. 또한, 도 8의 시료는 게이트 산화막(403)에 접하는 넌 도프 극박 Si막(404)을 900℃의 열처리에 의해 다결정 Si막(404)으로 변환한 시료이다. 도 9의 시료는 그 최고 열처리 온도가 750℃인 시료이다. 이하, 도 8∼도 10을 사용해서 상세한 설명을 행한다.
우선, P형 단결정 Si 기판(401, 501, 601)상에 주지의 LOCOS법에 의해 소자분리 산화막(402, 402, 602)을 형성한다. 이 소자분리 산화막으로 둘러싸인 영역내에 8㎚의 게이트 절연막(403, 503, 603)을 형성하였다. 이 게이트 절연막(403, 503, 603)의 형성은 파이로제닉 산화법에 따랐다. 다음에, 표준시료가 되는 종래법의 시료(도 11)는 LP-CVD법에 의해 인을 3×1020atoms/㎤ 함유한 다결정 Si막(606)을 100㎚ 퇴적하였다. 또한, 본 발명에서의 시료는 실시예 1에 나타낸 방법에서 비정질의 넌 도프 극박 Si막(404, 504)을 각각 2㎚, 4㎚, 6㎚, 8㎚, 10㎚ 퇴적한 후, 0.5㎚의 SiO2막(405, 505) 및 100㎚의 In-Situ 인 도프 다결정 Si막(406, 506)을 형성하였다. 본 실시예에 있어서는 상기 In-Situ 인 도프 다결정 Si막(406, 506)의 형성에 모노실란(SiH4)과 인화수소(PH3)를 사용해서 630℃의 온도에서 퇴적을 행했다.
계속해서, 750℃의 질소분위중에서 30분의 열처리를 행한 후, 플로팅 게이트 전극(404, 406, 504, 506, 606)이 되는 상기 인 도프 다결정 Si막(406, 506, 606)및 하층 극박 Si막(404, 504)의 한쪽의 측면(도면의 지면에 수평한 방향)을 소정의 형상으로 가공하였다. 이 가공은 주지의 리소그래피 및 드라이 에칭법에 따랐다.
다음에, LP-CVD법에 의해 SiO2/Si3N4/SiO2의 적층막으로 이루어지는 층간절연막(407, 507, 607)을 형성하였다. Si3N4의 상하층이 되는 SiO2막의 막 두께는 4㎚이다. 그 형성에는 SiH4와 아산화질소(N2O)를 사용하고, 제조온도는 700℃이다. Si3N4의 막 두께는 8㎚이다. 그 제조에는 디클로로실란(SiH2Cl2)과 암모니아(NH3)를 사용하고, 제조온도는 700℃이다. 계속해서, 제어 게이트 전극(408, 508, 608)이 되는 100㎚의 인 도프 다결정 Si막(408, 508, 608) 및 100㎚의 SiO2막(409, 509, 609)을 LP-CVD법으로 퇴적하였다. 또, 이들을 750℃의 질소 분위기중에서 20분의 열처리를 행했다. 계속해서, 상기 SiO2막(409, 509, 609), 제어 게이트 전극(408, 508, 608)이 되는 인 도프 다결정 Si막(408, 508, 608), 층간절연막(407, 507, 607) 및 플로팅 게이트 전극(404, 406, 504, 506, 606)의 또 한쪽의 측면(도면의 지면에 수직한 방향)을 소정의 형상으로 가공하여 제어 게이트 전극(408, 508, 608) 및 플로팅 게이트 전극(404, 406, 504, 506, 606)으로 하였다. 가공은 주지의 리소그래피 및 드라이 에칭법에 따랐다.
다음에, LP-CVD법으로 SiO2막을 10㎚ 퇴적한 후, 소스(410, 510, 610), 드레인(411, 511, 611)이 되는 영역에 인을 이온 주입한다. 이 후, 도 8에 나타낸 시료 및 도 10에 나타낸 종래법에 의한 시료는 900℃, 60분의 질소 어닐을, 또한 도 9에 나타낸 시료는 750℃, 300분의 질소 어닐을 행하는 소스 (410, 510, 610), 드레인(411, 511, 611)을 형성하였다.
다음에, LP-CVD법으로 100㎚의 SiO2막(412, 512, 612)을 퇴적한 후,이방성 드라이 에칭법에 의해 상기 SiO2막(412, 512, 612)의 전면(全面) 에칭을 행하고, 플로팅 게이트 전극(404, 406, 504, 506, 606), ONO막(407, 507, 607), 제어 게이트 전극(408, 508, 608)의 측벽부에 측벽절연막(412, 512, 612)을 형성하였다. 계속해서, 상압(常壓)-CVD법으로 인을 4mol% 함유한 SiO2막(PSG막)(413, 513, 613)을 300㎚ 퇴적한 후, 소스(140, 150, 160), 드레인(411, 511, 611) 표면을 노출하는 콘택트 홀을 형성하였다.
최후에, 알루미늄(Al)(414, 415, 514, 515, 614, 615)을 반응성 스퍼터링법으로서 500㎚ 퇴적한 후, 소정의 형상으로 가공하여 소스 배선(414, 514, 614), 드레인 배선(415, 515, 615)으로 하고, 도 8∼도 10에 나타내는 메모리 셀을 제작하였다.
도 8에 나타낸 시료는 최고 열처리 온도를 900℃로 한 것이기 때문에, 게이트 산화막 바로 위에 있는 극박 Si막(405)은 다결정 Si막(405)으로 되어 있었다. 한편, 도 9에 나타낸 시료 그것은 최고 열처리 온도가 750℃이기 때문에 비정질 Si막(504)의 상태를 유지하고 있었다.
이 구조의 불휘발성 반도체 기억장치를 사용해서 기록/소거 특성을 평가하였다. 소거동작은 플로팅 게이트 전극(404, 406, 504, 506, 606)으로 게이트 절연막(403, 503, 603)의 전면을 통한 F-N 전류에 의한 전하의 주입으로 행하고, 기록동작은 플로팅 게이트 전극(404, 406, 504, 506, 606)으로부터 드레인(411, 511, 611)으로의 게이트 절연막(403, 503, 603)의 F-N 전류에 의한 전하의 빼냄으로 행했다. 소거를 행할 때에는 제어 게이트 전극(408, 508, 608)에 +10V, 소스(410, 510, 610), 드레인(411, 511, 611)을 개방하고, Si 기판(401, 501, 601)을 -4V로 한 펄스를 인가하여 문턱치 전압을 확인하면서 소거를 행했다. 기록시에는 제어 게이트 전극(408, 508, 608)을 -10V, 드레인(411, 511, 611)을 +4V, 소스(410, 510, 610)를 개방하고, Si 기판(401, 501, 601)을 0V로 한 펄스를 인가하여 문턱치 전압을 확인하면서 기록을 행했다.
상기 메모리 셀의 하층 극박 Si막(404)의 막 두께와 기록 및 소거 시간의 관계를 도 11에 나타낸다. 도 11은 900℃, 60분의 열처리를 행한 시료에서 비교한 것이다. 종래의 방법으로 형성한 메모리 셀에 비해 소거 시간에 의미 있는 차이는 대부분 보이지 않았지만, 기록 시간에 관해서는 하층 극박 Si막(404)의 박막화에 따라 대폭 감소하였다.
도 12는 최고 열처리 온도가 750℃인 시료에서 비교한 것이다. 본 시료의 기록 시간도 종래법에 비해 대폭 짧게 되었다. 본 시료의 특징은 하층 극박 Si막(504) 의 막 두께가 약 6㎚ 정도까지는 기록 시간은 대부분 변화하지 않지만, 약 8㎚를 경계로 기록시간이 길게되는 경향을 나타낸다. 이것은 실시예 1에서 기술한 바와 같이 약 8㎚ 정도로부터 결정화가 진행하고 있는 것에 대응하고 있다. 투과형 전자현미경으로 관찰한 결과, 약 8㎚의 하층 극박 Si막(504)은 국소적으로 결정화가 진행하고 있고, 약 10㎚의 그것은 거의 다결정 Si막으로 되어 있었다.
본 실시예에서는 플로팅 게이트 전극으로서 인 도프 다결정 Si/극박 Si의 2층 구조로 하였지만, 인 도프 다결정 Si/ 넌 도프 다결정 Si/극박 Si 구조나 티탄 나이트라이드(TiN)/넌 도프 다결정 Si/극박 Si 구조 등 3층 구조로 하여도 같은 효과가 얻어졌다. 즉, F-N 전류의 증가는 게이트 절연막에 접하는 최하층의 Si막의 막 두께 또는 그 입자직경에 의존하고 있고, 그 상층에 형성하는 플로팅 게이트 전극재료에는 의존하지 않았다.
실시예 2
다음에, 본 발명의 제2 실시예를 설명한다. 이제까지, 최하층에 극박 Si막을 포함한 2층 또는 3층 구조의 플로팅 게이트 구조에 대해서 기술하였지만, 여기서는 플로팅 게이트 전극을 극박 Si 단층막으로 한 예에 대해서 설명한다.
도 13은 본 발명의 제2 실시예에서 제작한 불휘발성 반도체 기억장치의 단면도이다. 이 구조 및 프로세스 플로(flow)는 실시예 1의 도 10에 나타낸 종래의 구조와 대부분 같다. 상이점은 플로팅 게이트 전극(704)의 막 두게와 그 형성방법이다. 도 10에 나타낸 바와 같이, 종래의 플로팅 게이트 전극(606)은 인을 포함한 다결정 Si막(606)이고, 또한 그 막 두께도 50㎚ 이상으로 두꺼운 구조이다. 본 발명에 의한 플로팅 게이트 전극(704)은 실시예 1의 하층 극박 Si막(504)와 같은 방법으로 형성한 넌 도프 Si막(704)이고, 막 두께도 약 8㎚ 이하로 극히 얇은 것이 특징이다.
도 14에 플로팅 게이트 전극(704)의 막 두께를 2㎚∼10㎚로 한 때의 기록/소거 시간을 나타낸다. 소거/기록의 평가방법은 실시예 1과 같게 하였다.
소거 시간에 관해서는 종래법과 거의 동등하지만, 기록 시간은 플로팅 게이트 Si막(704)의 박막화, 특히 8㎚보다 얇게 되면 현저하게 짧게 되었다.
본 실시예에서는 최고 열처리 온도가 900℃로 높기 때문에 플로팅 게이트 전극은 다결정 Si막으로 되어 있지만, 실시예 2에 나타낸 바와 같이 750℃ 이하의 온도에서 형성한 경우, 즉 플로팅 게이트 전극을 넌 도프 비정질 Si막으로 한 경우도 종래법에 비해 기록시간이 대폭 단축되었다.
실시예 3
이하, 불휘발성 기억소자를 가지는 반도체 집적회로장치에 본 발명을 적용한 구체예를 설명한다.
또, 실시예를 설명하기 위해 전체 도면에 있어서, 동일한 기능을 가지는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
본 발명의 실시예인 반도체 집적회로장치의 개략 구성을 도 17(주요부 등가 회로도)에 나타낸다.
도 17에 나타낸 바와 같이, 반도체 집적회로장치는 복수의 메모리 블록(17)을 행렬(行列) 형태로 배치한 메모리 어레이를 탑재한다. 메모리 어레이에는 X 방향으로 연장하는 워드선(WL)이 복수개 배치됨과 동시에, Y 방향으로 연장하는 데이터선(DL)이 복수개 배치된다.
상기 메모리 블록(17)에는 기록동작 및 소거동작을 터널 효과로 행하는 불휘발성 기억소자(Q)가 배치된다. 이 불휘발성 기억소자(Q)는 워드선(WL)의 연장방향으로 복수개 배치되고, 또 데이터선(DL)의 연장방향으로 복수개 배치된다. 요컨대, 불휘발성 기억소자(Q)는 워드선(WL)과 데이터선(DL)이 교차하는 영역에 배치된다.
한편, 이제까지 본 명세서에서 상세히 기술한 본 발명의 직접적인 대상은 상기 불휘발성 기억소자(Q)의 구조에 관한 것이다.
상기 1개의 데이터선(DL)에는 그 연장방향을 따라서 배치된 복수개의 불휘발성 기억소자(Q)의 각각의 드레인 영역이 선택용 트랜지스터(St1) 및 로컬 데이터선(LDL)을 통해서 전기적으로 접속된다. 또한, 1개의 데이터선(DL)의 연장방향을 따라서 배치된 복수개의 불휘발성 기억소자(Q)의 각각의 소스 영역에는 로컬 소스선(LSL)을 통해서 선택용 트랜지스터(St2)가 전기적으로 접속된다. 로컬 소스선(LSL)은 선택용 트랜지스터(St2)를 통해서 소스선(SL)에 전기적으로 접속된다. 또한, 1개의 워드선(WL)에는 그 연장방향을 따라서 배치된 복수개의 불휘발성 기억소자(Q)의 각각의 제어 게이트 전극이 전기적으로 접속된다. 이렇게 구성되는 메모리 어레이는 불휘발성 기억소자(Q)의 소거동작을 워드선(WL)마다 또는 메모리 블록(17)마다 행할 수 있음과 동시에, 메모리 어레이 전체에서 행할 수 있다. 또, 워드선(WL)과 불휘발성 기억소자(Q)의 제어 게이트 전극은, 후술하는 바와 같이, 일반적으로는 일체로 형성된다.
다음에, 상기 반도체 집적회로장치에 탑재되는 불휘발성 기억소자(Q)의 구체적인 구조에 대해서 도 18(주요부 평면도), 도 19(도 18에 나타내는 A-A 절단선의 위치에서 자른 단면도) 및 도 20(도 18에 나타내는 B-B 절단선의 위치에서 자른 단면도)을 사용해서 설명한다. 또, 도 18에 있어서, 도면을 보기 쉽게하기 위해 후술하는 층간절연막(30), 데이터선(DL) 등은 도시를 생략하고 있다.
상기 불휘발성 기억소자(Q)는 도 18(주요부 평면도)에 나타낸 바와 같이, 게이트 길이 방향(X 방향)으로 연장하는 워드선(WL)의 연장방향으로 복수개 배치되고, 또 게이트 폭 방향(Y 방향)으로 연장하는 데이터선(도시하지 않음)의 연장방향으로 복수개 배치된다.
상기 불휘발성 기억소자(Q)는, 도 19에 나타낸 바와 같이, 단결정 실리콘으로 이루어지는 p형 반도체 기판(1)의 활성영역의 표면에 구성된다. 이 불휘발성 기억소자(Q)는, 주로 채널 형성영역인 p형 반도체 기판(1), 제1 게이트 절연막(3), 플로팅 게이트 전극(플로팅 게이트 또는 전하축적 게이트 전극으로도 부른다)(G1), 제2 게이트 절연막(13), 제어 게이트 전극(콘트롤 게이트 전극)(G2), 소스 영역인 n형 반도체 영역(6A), 드레인 영역인 n형 반도체 영역(6B), 소스 영역 및 드레인 영역인 한쌍의 n+형 반도체 영역(9), 문턱치 전압 제어영역인 p형 반도체 영역(15)으로 구성된다. 요컨대, 불휘발성 기억소자(Q)는 n 채널 도전형의 전계효과 트랜지스터로 구성된다.
상기 제1 게이트 절연막(3)은 예컨대 8㎚ 정도의 막 두께로 설정된 산화 실리콘막으로 형성된다. 상기 제2 게이트 절연막(13)은 예컨대 제1 산화 실리콘막, 질화 실리콘막, 제2 산화 실리콘막의 각각을 차례대로 적층한 다층 구조로 형성된다. 제1 산화 실리콘막은 예컨대 5㎚ 정도의 막 두께로 설정되고, 질화 실리콘막은 예컨대 10㎚ 정도의 막 두께로 설정되며, 제2 산화 실리콘막은 예컨대 4㎚ 정도의 막 두께로 설정된다.
본 발명에 관한 상기 플로팅 게이트 전극(G1)은 제1 게이트재(8, 20) 및 이 제1 게이트재(8, 20)의 표면상에 적층된 제2 게이트재(11)로 구성된다. 한편, 본 실시예에 있어서, 제1 게이트재는 이제까지 설명해 온 비(非)단결정 실리콘막(20)과 다결정 실리콘막(8)으로 구성되어 있다. 제1 게이트재의 하층(20)은, 구체예는 비정질 실리콘막을 퇴적한 후, 열처리에 의해 결정화 한 다(多)/단결정의 실리콘막(20)이고, 그 두께는 평균 막 두께 8㎚ 이하로 한다. 이하, 이 양층(兩層)을 가지고 제1 게이트재라 부른다.
제2 게이트재(11)는 저항치를 저감하는 불순물(에컨대 인(燐))이 도입된 다결정 실리콘막으로 형성된다. 이 다결정 실리콘막은, 예컨대 100㎚ 정도의 막 두께로 설정되고, 3.5×1020 atoms/㎤ 정도의 불순물 농도로 설정된다. 이 다결정 실리콘막으로 도입되는 불순물은 다결정 실리콘막의 퇴적중 또는 퇴적후에 도입된다. 제1 게이트재(8, 20)는, 최초 불순물을 포함하지 않은 다결정 실리콘막으로 형성되고, 예컨대 50㎚ 정도의 막 두께로 설정된다. 이 후, 2.5×1020 atoms/㎤ 정도의 불순물 농도로 설정된다. 이 제1 게이트재(8, 20)로 도입되는 불순물은 제2 게이트재(11)의 다결정 실리콘막으로부터 열확산(드라이브 인 확산)에 의해 도입된다.
상기 제1 게이트재(8, 20)의 게이트 길이 방향의 폭은 전하축적 게이트 전극(G1)의 게이트 길이를 규정한다. 이 제1 게이트재(8, 20)의 게이트 길이 방향의 폭은 예컨대 0.5㎛ 정도로 설정된다. 요컨대, 전하축적 게이트 전극(G1)의 게이트 길이는 0.5㎛로 설정된다.
상기 제1 게이트재(8, 20)의 게이트 길이 방향의 각각의 측벽면상에는 사이드월 스페이서(16)가 형성된다. 이 사이드월 스페이서(16)는 예컨대 CVD법으로 퇴적한 산화 실리콘막으로 형성된다.
상기 제어 게이트 전극(G2)은 예컨대 저항치를 저감하는 불순물(예컨대 인)이 도입된 다결정 실리콘막으로 형성된다. 이 다결정 실리콘막은, 예컨대 200㎚ 정도의 막 두께로 설정되고, 3.5×1020atoms/㎤ 정도의 불순물 농도로 설정된다.
상기 소스 영역인 n형 반도체 영역(6A)은, 열산화 절연막(필드 절연막)(2)과 제1 게이트재(8, 20)와의 사이의 p형 반도체 기판(1)의 활성영역의 표면에 형성되고, 예컨대 5×1019atoms/㎤ 정도의 불순물 농도로 설정된다. 상기 드레인 영역인 n형 반도체 영역(6B)은, 열산화 절연막(2)과 제1 게이트재(8, 20)와의 사이의 p형 반도체 기판(1)의 활성영역의 표면에 형성되고, 예컨대 5×1020atoms/㎤ 정도의 불순물 농도로 설정된다. 상기 소스 영역 및 드레인 영역인 한쌍의 n+형 반도체 영역(9)의 각각은, n형 반도체 영역(6A), n형 반도체 영역(6B)의 각각의 표면에 형성되고, 예컨대 7×1020 atoms/㎤ 정도의 불순물 농도로 설정된다. 요컨대, 한쌍의 n+형 반도체 영역(9)의 각각은 n형 반도체 영역(6A), n형 반도체 영역(6B)의 각각에 비해서 고불순물 농도로 설정되고, 불휘발성 기억소자(Q)는 드레인 영역의 채널 형성 영역측의 일부 영역이 그 이외의 영역의 불순물 농도에 비해서 낮은 불순물 농도로 설정된 LDD(Lightly Doped Drain) 구조로 구성된다.
상기 문턱치 전압 제어영역인 p형 반도체 영역(15)은, 소스 영역인 n형 반도체 영역(6A)하(下)의 p형 반도체 기판(1)의 활성영역의 표면에 형성되고, 예컨대 5×1017 atoms/㎤ 정도의 불순물 농도로 설정된다. p형 반도체 영역(15)은 제1 게이트재(8, 20)를 형성하는 공정의 후(後)이고, 상기 소스 영역인 n형 반도체 영역(6 A) 및 드레인 영역인 n형 반도체 영역(6B)을 형성하는 공정의 전(前)에, p형 반도체 기판(1)의 표면에 p형 불순물을 예컨대 이온 주입법으로 선택적으로 도입함으로써 형성된다.
상기 p형 반도체 기판(1)의 활성영역의 게이트 길이 방향의 폭은 p형 반도체 기판(1)의 비활성영역의 표면상에 형성된 한쌍의 열산화 절연막(필드 절연막)(2)으로 규정된다. 한쌍의 열산화 절연막(2)의 각각은 주지의 선택산화법으로 형성된 산화 실리콘막으로 형성되고, 예컨대 500㎚ 정도의 막 두께로 설정된다. 이 한쌍의 열산화 규소막(2)의 각각은 게이트 폭 방향을 향해서 연장하고, 워드선(WL)을 연장하는 방향에 배치된 불휘발성 기억소자(Q) 사이를 전기적으로 분리한다. 요컨대, 열산화 절연막(2)은 소자간 분리용 절연막으로서 사용된다.
상기 열산화 절연막(2) 아래에는 채널 스톱퍼 영역인 p형 반도체 영역(12)이 형성된다. 이 p형 반도체 영역(12)은 예컨대 4×1017 atoms/㎤ 정도의 불순물 농도로 설정된다.
상기 소스 영역인 n형 반도체 영역(6A), 드레인 영역인 n형 반도체 영역(6B)의 각각은, 게이트 폭 방향으로 배치된 복수의 불휘발성 기억소자(Q)의 n형 반도체 영역(6A), n형 반도체 영역(6B)의 각각과 일체로 형성되도록 게이트 폭 방향을 향해서 연속적으로 형성된다. 또한, 소스 영역 및 드레인 영역인 한쌍의 n+형 반도체 영역(9)의 각각은 게이트 폭 방향으로 배치된 복수의 불휘발성 기억소자(Q)의 소스 영역, 드레인 영역인 한쌍의 n+형 반도체 영역(9)의 각각과 일체로 형성되도록 게이트 폭 방향을 향해서 연속적으로 형성된다. 요컨대, 불휘발성 기억소자(Q)의 소스 영역, 드레인 영역의 각각은 게이트 폭 방향으로 배치된 다른 불휘발성 기억소자(Q)의 소스 영역, 드레인 영역의 각각에 전기적으로 접속된다.
상기 소스 영역인 n형 반도체 영역(6A) 및 소스 영역인 한쪽의 n+형 반도체 영역(9)은 로컬 소스선(LSL)으로서 사용된다. 또한, 상기 드레인 영역인 n형 반도체 영역(6B) 및 드레인 영역인 다른쪽의 n+형 반도체 영역(9)은 로컬 데이터선(LDL)으로서 사용된다. 요컨대, 본 실시예의 반도체 집적회로장치는 p형 반도체 기판(1) 내에 로컬 데이터선(LDL)을 매립한 구조로 구성됨과 동시에, AND형의 플래쉬 메모리로 구성된다.
상기 열산화 절연막(2)과 제1 게이트재(8, 20)와의 사이의 p형 반도체 기판(1)의 각각의 표면상에는 한쌍의 열산화 절연막(10)이 형성된다. 이 한쌍의 열산화 절연막(10)의 각각은 n형 반도체 영역(6A), n형 반도체 영역(6B), 한쌍의 n+형 반도체 영역(9)의 각각의 표면상에 형성된다. 한쌍의 열산화 절연막(10)의 각각은 게이트 폭 방향을 향해서 연장한다. 한쌍의 열산화 절연막(10)의 각각은 열산화법으로 형성되고, 예컨대 150㎚ 정도의 막 두께로 설정된다.
상기 플로팅 게이트 전극(G1)의 제2 게이트재(11)는, 제1 게이트재(8, 20)의 표면상 및 열산화 절연막(10)의 표면상에 형성된다. 요컨대, 제2 게이트재(11)의 게이트 길이 방향의 폭은, 전하축적 게이트 전극(G1)의 게이트 길이를 규정하는 제1 게이트재(8, 20)의 게이트 길이 방향의 폭에 비해서 넓게 구성된다. 이렇게 제2 게이트재(11)의 게이트 길이 방향의 폭을 제1 게이트재(8, 20)의 게이트 길이 방향의 폭에 비해서 넓게 구성함으로써, 전하축적 게이트 전극(G1)의 게이트 길이의 치수를 증가시키는 일 없이 전하축적 게이트 전극(G1)의 면적을 증가시킬수 있기 때문에, 불휘발성 기억소자(Q)의 동작속도의 고속화를 도모할 수 있음과 동시에, 불휘발성 기억소자(Q)의 전하축적량을 증가시킬수 있다.
상기 불휘발성 기억소자(Q)의 제어 게이트 전극(콘트롤 게이트 전극이라고도 한다)(G2)은, 게이트 길이 방향으로 연장하는 워드선(WL)과 일체로 형성되고, 게이트 길이 방향으로 배치된 다른 불휘발성 기억소자(Q)의 제어 게이트 전극(G2)에 전기적으로 접속된다. 제어 게이트 전극(G2) 및 워드선(WL)은 예컨대 다결정 실리콘막으로 형성된다. 이 다결정 실리콘막에는 저항치를 저감하는 불순물이 그 퇴적중 또는 퇴적후에 도입된다.
상기 불휘발성 기억소자(Q)의 제어 게이트 전극(G2)상(上) 및 워드선(WL)상 (上)을 포함하는 p형 반도체 기판(1)상의 전면에는 층간절연막(30)이 형성된다. 이 층간절연막(30)상에는 데이터선(DL)을 연장한다. 층간절연막(30)은 예컨대 산화 실리콘막으로 형성되고, 데이터선(DL)은 예컨대 알루미늄막 또는 알루미늄 합금막 등의 금속막으로 형성된다.
또, 게이트 폭 방향으로 배치되는 불휘발성 기억소자(Q)와 불휘발성 기억소자(Q)와의 사이의 p형 반도체 기판(1)의 표면에는 도 20에 나타낸 바와 같이, 채널 스톱퍼 영역인 p형 반도체 영역(14)이 형성된다.
다음에, 상기 불휘발성 기억소자(Q)를 가지는 반도체 집적회로장치의 제조방법에 대해서 도 21 내지 도 23(제조방법을 설명하기 위한 주요부 단면도) 및 도 24 내지 도 27(제조방법을 설명하기 위한 주요부 평면도)을 사용해서 설명한다.
우선, 단결정 실리콘으로 이루어지는 p형 반도체 기판(1)을 준비한다.
다음에, 도 21 내지 도 23에 나타낸 바와 같이, 상기 p형 반도체 기판(1)의 비활성 영역의 표면상에 한쌍의 열산화 절연막(필드 절연막)(2)을 형성한다. 이 한쌍의 열산화 절연막(2)의 각각은, 예컨대 주지의 선택산화법으로 형성한 열산화 규소막으로 형성되고, 게이트 폭 방향(Y 방향)을 향해서 연장한다. 한쌍의 열산화 절연막(2)의 각각은 p형 반도체 기판(1)의 활성영역의 게이트 길이 방향(X 방향)의 폭을 규정한다.
다음에, 상기 한쌍의 열산화 절연막(2)으로 규정된 p형 반도체 기판(1)의 활성영역의 표면상에 제1 게이트 절연막(3)을 형성한다. 이 제1 게이트 절연막(3)은 열산화법으로 형성한 산화 실리콘막으로 형성된다.
다음에, 상기 열산화 절연막(2), 제1 게이트 절연막(3)의 각각의 표면상을 포함하는 기판의 표면에 실시예 1에 나타낸 방법으로 비정질 실리콘막(20), 열산화 절연막 및 다결정 실리콘막(8)을 차례대로 형성한다. 상기 비정질 실리콘막(20) 및 다결정 실리콘막(8)은 불순물을 포함하지 않은 실리콘막이다. 상기 비정질 실리콘막(20)은 두께 4㎚의 비정질 실리콘막이고, 그 표면의 열산화 절연막은 비정질 실리콘막(20)을 저온(低溫) 감압 산소분위기내에서 열산화하여 얻어지는 두께 0.5㎚의 열산화 규소막이다.
다음에, 상기 제1 게이트 절연막(3)상의 비정질 실리콘막(20), 열산화 규소막 및 다결정 실리콘막(8)으로 이루어지는 적층막의 일부 표면상에 게이트 폭 방향을 향해서 연장하는 내산화성의 마스크(5)를 형성한다.
다음에, 상기 내산화성의 마스크(5) 및 적층막에 패터닝을 행하여 상기 제1 게이트 절연막(3)의 일부 표면상에 비정질 실리콘막(20), 열산화 규소막, 다결정 실리콘막(8) 및 그 상부의 표면이 내산화성의 마스크(5)로 덮여지고, 또 게이트 길이 방향의 폭이 규정된 제1 게이트재(8, 20)를 형성한다.
다음에, 상기 열산화 절연막(2)과 내산화성의 마스크(5)와의 사이의 한쪽의 p형 반도체 기판(1)의 표면에 상기 열산화 절연막(2) 및 내산화성의 마스크(5)에 대해서 자기정합으로 p형 불순물(예컨대 붕소)를 선택적으로 도입하고, 문턱치 전압 제어영역인 p형 반도체 영역(15)을 형성한다. 이 p형 불순물은 가속 에너지 100keV, 주입량 1×1014atoms/㎠, p형 반도체 기판(1)의 표면에 대해서 60°의 각도를 이루는 방향으로부터 도입된다.
다음에, 상기 열산화 절연막(2)과 내산화성의 마스크(5)와의 사이의 한쪽의 p형 반도체 기판(1)의 표면에 상기 열산화 절연막(2) 및 내산화성의 마스크(5)에 대해서 자기정합으로 n형 불순물(예컨대 비소)를 선택적으로 도입하고, 소스 영역인 n형 반도체 영역(6A)을 형성한다.
다음에, 상기 열산화 절연막(2)과 내산화성의 마스크(5)와의 사이의 다른쪽의 p형 반도체 기판(1)의 표면에 상기 열산화 절연막(2) 및 내산화성의 마스크(5)에 대해서 자기정합으로 n형 불순물(예컨대 비소)를 선택적으로 도입하고, 드레인 영역인 n형 반도체 영역(6B)을 형성한다.
다음에, 도 22 및 도 25에 나타낸 바와 같이, 상기 내산화성의 마스크(5), 제1 게이트재(8, 20)의 각각의 게이트 길이 방향의 측벽면상에 사이드월 스페이서(16)를 형성한다. 이 사이드월 스페이서(16)는 예컨대 산화 실리콘막으로 형성된다. 사이드월 스페이서(16)는 내산화성의 마스크(5)의 표면상을 포함하는 p형 반도체 기판(1)의 전면에 예컨대 CVD(Chemical Vapor Deposition)법으로 산화 실리콘막을 형성한 후, 이 산화 실리콘막에 이방성 에칭을 행함으로써 형성된다.
다음에, 상기 열산화 절연막(2)과 사이드월 스페이서(16)와의 사이의 p형 반도체 기판(1)의 표면에 상기 열산화 절연막(2) 및 사이드월 스페이서(16)에 대해서 자기정합으로 n형 불순물(예컨대 인)을 도입하고, n형 반도체 영역(6A), n형 반도체 영역(6B)의 각각의 표면에 소스 영역 및 드레인 영역인 한쌍의 n+형 반도체 영역(9)을 형성한다. 이 한쌍의 n+형 반도체 영역(9)의 각각은 n형 반도체 영역(6A, 6B)의 각각에 비해서 고불순물 농도로 설정된다.
다음에, 열산화처리를 행하고, 상기 열산화 절연막(2)과의 사이드월 스페이서(16)와의 사이의 p형 반도체 기판(1)의 표면상에 한쌍의 열산화 절연막(10)을 형성한다. 한쌍의 열산화 절연막(10)의 각각의 두께는 상기 열산화 절연막(2)에 비해서 얇고, 제1 게이트 절연막(3)에 비해서 두껍게 설정된다. 열산화처리는 표면반응이 p형 반도체 기판(1)의 산화량을 결정하는 경향의 강한 산화온도 영역에서의 수증기중에서 행해진다.
상기 산화처리에 있어서, 제1 게이트 절연막(3)에 접하는 두께 4㎚의 비정질 실리콘막은 다결정 실리콘막(20)이 된다. 이 때, 상기 비정질 실리콘막 표면에 형성되어 있던 산화 실리콘막은 소멸한다.
한편, 상기 산화에 의해 제1 게이트재(8, 20)와 p형 반도체 기판(1)과의 사이에 제1 게이트재(8, 20)의 게이트 길이 방향의 측벽면측으로부터 그 중앙부를 향해서 성장하는 게이트 버즈 비크(bird's beak)(열산화 절연막)가 형성되지만, 그 게이트 버즈 비크(열산화 절연막)의 변동은 매우 작게 된다. 이 게이트 버즈 비크의 변동이 작은 이유는 불순물 농도가 작으므로 속도 증가 작용이 없기 때문이다.
또한, 열산화 절연막(10)의 막 두께는 선택산화법으로 형성되는 열산화 절연막(2)에 비해 얇게 설정되기 때문에, 열산화 절연막(10)을 형성하는 열처리 시간은 열산화 절연막(2)을 형성하는 열처리 시간에 비해서 짧다.
다음에, 상기 마스크(5)를 제거한다. 이 때, 사이드월 스페이서(16)의 일부도 제거된다.
다음에, 상기 산화 절연막(10), 제1 게이트재(8, 20)의 각각의 표면상을 포함하는 p형 반도체 기판(1)의 전면에 예컨대 CVD법으로 다결정 실리콘막을 형성한다. 이 다결정 실리콘막에는 저항치를 저감하는 불순물(예컨대 인)이 그 퇴적중에 도입된다.
다음에, 상기 산화 절연막(10)상 및 제1 게이트재(8, 20)상의 다결정 실리콘막의 일부 표면상에 게이트 길이 방향의 폭이 규정된 마스크(20)를 형성한다. 이 마스크(20)는, 예컨대 포토레지스트막으로 형성되고, 게이트 폭 방향을 향해서 연장한다.
다음에, 상기 다결정 실리콘막에 패터닝을 행하여 도 7 및 도 10에 나타낸 바와 같이, 상기 산화 절연막(10), 제1 게이트재(8, 20)의 각각의 표면상에 불순물이 도입된 다결정 실리콘막으로 형성되고, 또 게이트 길이 방향의 폭이 규정된 제2 게이트재(11)를 형성한다.
다음에, 상기 열산화 절연막(2)하의 p형 반도체 기판(1)의 표면에 상기 마스크(20)에 대해서 자기정합으로 p형 불순물을 예컨대 이온 주입법으로 도입하고, 채널 스톱퍼 영역인 p형 반도체 영역(12)을 형성한다. 다음에, 상기 마스크(20)를 제거한다.
다음에, 열확산처리를 행하여 상기 제2 게이트재(11)에 도입된 불순물을 제1 게이트재(8, 20)로 확산시킨다. 열확산처리는 예컨대 850℃ 정도의 온도 분위기중에서 약 10분간 행한다. 이 공정에 의해, 제1 게이트재의 저항치는 제2 게이트재(11)로부터 확산에 의해 도입된 불순물에 의해 저감된다.
다음에, 상기 제2 게이트재(11)의 표면상에 제2 게이트 절연막(13)을 형성한다. 이 제2 게이트 절연막(13)은 제1 산화 실리콘막, 질화 실리콘막, 제2 산화 실리콘막의 각각을 예컨대 CVD법으로 차례대로 적층한 다층막으로 형성된다.
다음에, 상기 제2 게이트 절연막(13)의 표면상에 제3 게이트재를 형성한다. 이 제3 게이트재는 예컨대 저항치를 저감하는 불순물이 도입된 다결정 실리콘막으로 형성된다.
다음에, 도 27에 나타낸 바와 같이, 상기 제3 게이트재에 게이트 폭 방향의 폭을 규정하는 패터닝, 상기 제2 게이트재(11), 제1 게이트재(8, 20)의 각각에 게이트 폭 방향의 폭을 규정하는 패터닝을 차례대로 행하여 상기 제3 게이트재로 제어 게이트 전극(G2) 및 워드선(WL)을 형성함과 동시에, 상기 제2 게이트재(11), 제1 게이트재(8, 20)의 각각으로 플로팅 게이트 전극(G1)을 형성한다. 이 공정에 의해, 불휘발성 기억소자(Q)가 거의 완성된다.
다음에, 상기 불휘발성 기억소자(Q)와 게이트 폭 방향으로 배치된 다른 불휘발성 기억소자(Q)와의 사이의 p형 반도체 기판(1)의 표면에 이들 제어 게이트 전극(13)에 대해서 자기정합으로 p형 불순물을 도입하고, 채널 스톱퍼 영역인 p형 반도체 영역(14)을 형성한다. 이 공정에 의해, 게이트 폭 방향으로 배치되는 복수개의 불휘발성 기억소자(Q)의 채널 형성영역은 p형 반도체 영역(14)에 의해 서로 분리된다.
다음에, 상기 워드선(WL) 및 제어 게이트 전극(G2)을 포함하는 p형 반도체 기판(1)의 전면에 층간절연막(30)을 형성하고, 그 후, 상기 층간절연막(30)을 포함하는 p형 반도체 기판(1)의 전면에 데이터선(DL)을 형성한다. 데이터선(DL)은, 예컨대 알루미늄막 또는 알루미늄 합금막으로 이루어지는 금속막으로 형성된다.
또, 상기 열산화 절연막(10), 제1 게이트재(8, 20)의 각각의 표면상을 포함하는 p형 반도체 기판(1)의 전면에 예컨대 CVD법으로 다결정 실리콘막을 형성하는 공정의 후(後)이고, 마스크(20)를 형성하는 공정의 전(前)에, 상기 다결정 실리콘막에 불순물(예컨대 인)을 도입하는 공정을 구비하여도 된다.
이렇게 구성되는 불휘발성 기억소자(Q)는 제1 게이트재(8, 20)와 p형 반도체 기판(1)과의 사이에 제1 게이트재(8, 20)의 게이트 길이 방향의 측벽면으로부터 그 중앙부를 향해서 성장하는 게이트 버즈 비크의 변동을 5㎚ 이하로 저감할 수 있다. 이 게이트 버즈 비크의 변동의 저감은 기록후의 문턱치 전압의 변동을 억제할 수 있다.
또, 상기 불휘발성 기억소자(Q)의 실효 채널 길이는 0.3㎚이고, 제어 게이트 전극(G2)에서 계산한 문턱치 전압은 1.5V이며, 펀치스루(punch through) 내압은 8V이다.
또한, 상기 불휘발성 기억소자(Q)로의 데이터의 소거동작은 p형 반도체 기판(1)에 -4V의 기준전위를 인가하고, 제어 게이트 전극(G2)에 펄스 폭 0.5㎳, 전압 12V의 동작전위(기록전압 펄스)를 인가하여 채널영역 전면에서 전하축적 게이트 전극(G1)으로의 터널전류 주입에 의해 행한다. 소거후의 문턱치 전압은 6V로 상승한다. 한편, 데이터의 소거동작은 제어 게이트 전극(G2)에 -9V의 동작전위를 인가하고, 드레인 영역에 펄스 폭 0.5㎳, 전압 5V의 동작전위(소거전압 펄스)를 인가하여 전하축적 게이트전극(G1)으로부터 드레인 영역으로의 터널전류 방출에 의해 행한다. 소거후의 문턱치 전압은 1V로 저하한다. 이 기록동작, 소거동작의 테스트를 1Mbit의 용량을 가지는 반도체 집적회로장치에서 행한 결과, 일정 문턱치 전압 시프트를 얻기 위한 기록-소거전압의 변동을 0.02V 정도로 억제할 수 있었다.
본 실시예의 불휘발성 기억장치를 가지는 반도체 집적회로장치에 의하면, 상기 제1 게이트재에 소정의 비정질 실리콘막을 사용함으로써, F-N 전류의 증대를 도모할 수 있었다.
그 위에 추가해서, 본 실시예에 의하면, 게이트 절연막에 접하는 게이트 전극재의 불순물 농도를 저하하고, 게이트 버즈 비크에 의한 오버랩 영역의 면적의 변동을 저하함으로써, F-N 전류의 균일화를 도모할 수 있다.
그 위에 추가해서, 본 실시예에 의하면, 이하의 여러 작용 효과가 얻어진다.
(1) 제1 게이트재(8, 20)의 게이트 길이 방향의 폭의 치수 정밀도를 높일 수 있고, 제1 게이트재의 게이트 길이 방향의 폭으로 규정되는 플로팅 게이트 전극(G1)의 게이트 길이의 치수 정밀도를 높일 수 있다. 이 결과, 플로팅 게이트 전극(G1)과 드레인 영역이 겹쳐지는 오버랩 영역의 면적의 변동을 저감할 수 있음과 동시에, 플로팅 게이트 전극과 소스 영역이 겹쳐지는 오버랩 영역의 면적의 변동을 저감할 수 있기 때문에, 불휘발성 기억소자(Q)의 기록 특성 및 소거 특성의 균일화를 도모할 수 있다.
또한, 기록동작 및 소거동작을 터널 효과로 행하는 불휘발성 기억소자(Q)에 있어서, 기록후 문턱치 전압의 변동을 저감할 수 있다. 이 결과, 전원전위의 변동에 대한 불휘발성 기억소자(Q)의 동작마진을 증가시킬수 있다.
또한, 반도체 칩간(間)이나 반도체 웨이퍼간(間)에 걸쳐 균일한 특성의 불휘발성 기억소자(Q)을 제조할 수 있기 때문에, 신뢰성이 높은 대용량의 반도체 집적회로장치를 안정하게 제조할 수 있다.
(2) 내산화성의 마스크(5)에 대해서 자기정합으로 도입된 불순물이 제1 게이트재(8, 20)하(下)의 채널 형성영역측으로 확산하는 확산길이를 짧게 할 수 있다. 이 결과, 소스 영역과 드레인 영역과의 사이의 실효 채널길이를 확보할 수 있기 때문에, 불휘발성 기억소자(Q)의 펀치스루 내압을 높일 수 있다.
(3) 제1 게이트재(8, 20)의 게이트 길이 방향의 폭의 치수 정밀도를 더 높일 수 있다. 이 결과, 전하축적 게이트 전극(G1)과 드레인 영역이 겹쳐지는 오버랩 영역의 면적의 변동을 더 저감할 수 있기 때문에, 불휘발성 기억소자(Q)의 기록특성 및 소거특성의 균일화를 더 도모할 수 있다.
또, 제2 게이트재(11)를 형성하기 전(前)의 공정에 있어서, 제1 게이트재(8)를 불순물 농도가 1×1019atoms/㎤ 이하로 설정된 비정질 규소막(아모르퍼스 실리콘막(a-Si))으로 형성하여도 된다. 이 경우, 제1 게이트재(8)를 불순물 농도가 1×1019atoms/㎤ 이하로 설정된 다결정 실리콘막으로 형성한 경우와 같은 효과가 얻어진다.
불휘발성 기억소자의 용량을 증대시키기 위한 변형예도 당연히 실시할 수 있다. 이 변형예로 되는 반도체 집적회로장치의 개략 구성을 도 28(주요부 단면도)에 나타낸다.
도 28에 나타낸 바와 같이, 반도체 집적회로장치는 기록동작 및 소거동작을 터널 효과로 행하는 불휘발성 기억소자(Q)를 탑재한다. 이 불휘발성 기억소자(Q)는, 주로 채널 형성영역인 p형 반도체 기판(1), 제1 게이트 절연막(3), 플로팅 게이트 전극(G1), 제2 게이트 절연막(13), 제어 게이트 전극(G2), 소스 영역인 n형 반도체 영역(6A), 드레인 영역인 n형 반도체 영역(6B), 소스 영역 및 드레인 영역인 한쌍의 n+형 반도체 영역(9), 문턱치 전압 제어영역인 p형 반도체 영역(15)으로 구성된다.
상기 플로팅 게이트 전극(G1)은, 상술한 예와 마찬가지로 제1 게이트재(8, 20) 및 제1 게이트재(8, 20)의 표면상에 적층된 제2 게이트재(11)로 구성된다. 제2 게이트재(11)는 저항치를 저감하는 불순물로서 인(燐)이 도입된 다결정 실리콘막으로 형성된다.
상기 제2 게이트재(11)의 표면은 요철(凹凸) 형상으로 구성된다. 이 제2 게이트재(11)의 요철(凹凸) 형상은 상기 제2 게이트 절연막(13)을 형성하는 공정의 전(前)에, p형 반도체 기판(1)을 인산(燐酸) 용액중에 침지(浸漬)함으로써 형성된다. 이 p형 반도체 기판(1)을 인산 용액중에 침지하는 공정은 에컨대 140∼160℃ 정도의 인산 용액(H3PO4)중에 60분간 침지하는 조건하에서 행해진다.
이와 같이, 제2 게이트재(11)를 인이 도입된 다결정 실리콘막으로 형성하고, 이 제2 게이트재(11)를 형성하는 공정의 후(後)이고, 상기 제2 게이트 절연막(13)을 형성하는 공정의 전(前)에, 상기 반도체 기판(1)을 인산 용액중에 침지하는 공정을 구비함으로써, 제2 게이트재(11)의 표면을 요철(凹凸) 형상으로 할 수 있기 때문에, 제2 게이트재(11)의 표면적을 증가시킬수 있다. 이 결과, 전하축적 게이트 전극(G1)의 표면적을 증가시킬수 있기 때문에, 불휘발성 기억소자(Q)의 전하축적량을 높일 수 있다.
또, 제2 게이트재(11)의 표면의 요철(凹凸) 형상은 반구형의 입자(헤미스페리컬·그레인:HSG)를 CVD법으로 퇴적하여도 형성할 수 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 설명하면, 아래와 같다.
불휘발성 반도체 장치로 대표되는 플래쉬 메모리의 저전계 누설전류를 증가시키는 일 없이 기록/소거 전류(F-N)를 대폭 증가시킬수 있다. 기록/소거 전류(F-N)의 증가는 기록/소거 시간의 향상을 가져온다.
또한, 게이트 절연막의 파괴수명도 대폭 향상한다.
이것에 의해, 종래법에 비해 기록/소거 시간을 대폭 향상한 고신뢰성의 불휘발성 반도체 기억장치를 제공할 수 있다.
도 1은 본 발명의 기본 효과를 설명하기 위해 사용한 평면 커패시터의 단면도,
도 2는 본 발명과의 비교에 사용한 종래형의 평면 커패시터의 단면도,
도 3은 본 발명의 기본 효과를 설명하기 위해 사용한 각 시료의 조건을 나타내는 도면,
도 4는 정전류 스트레스 인가후 저전계에서의 누설전류의 전류밀도의 비교를 행하는 도면,
도 5는 정전류 스트레스 인가후의 기록/소거(F-N)전류의 비교를 행하는 도면,
도 6은 정전류 스트레스에 의한 파괴 전하분포의 비교(900℃의 열처리를 행한 커패시터로 비교)하는 도면,
도 7은 정전류 스트레스에 의한 파괴 전하분포의 비교(750℃의 열처리를 행한 커패시터로 비교)하는 도면,
도 8은 본 발명의 제1 실시예에 사용한 제1 메모리 셀의 단면도,
도 9는 본 발명의 제1 실시예에 사용한 제2 메모리 셀의 단면도,
도 10은 제2 실시예중에 비교를 위해 사용한 종래의 메모리 셀의 단면도,
도 11은 메모리 셀의 기록/소거 시간의 비교(900℃의 열처리)를 나타내는 도면,
도 12는 메모리 셀의 기록/소거 시간의 비교(750℃의 열처리)를 나타내는 도면,
도 13은 본 발명의 제 2 실시예에 사용한 메모리 셀의 단면도,
도 14는 메모리 셀의 기록/소거 시간의 비교(900℃의 열처리)를 나타내는 도면,
도 15는 정전류 스트레스 전후의 전류-전계 특성의 비교예를 나타내는 도면,
도 16은 게이트 절연막의 막 두께와 전류밀도의 일반적인 관계를 나타내는 도면,
도 17은 본 발명의 실시예 3인 반도체 집적회로장치에 탑재되는 메모리 어레이의 주요부의 등가 회로도,
도 18은 도 17의 반도체 집적회로장치의 주요부의 평면도,
도 19는 도 18에 나타낸 A - A 절단선으로 자른 주요부 단면도,
도 20은 도 18에 나타낸 B - B 절단선으로 자른 주요부 단면도,
도 21은 상기 반도체 집적회로장치의 제조방법을 설명하기 위한 주요부 단면도,
도 22는 상기 반도체 집적회로장치의 제조방법을 설명하기 위한 주요부 단면도,
도 23은 상기 반도체 집적회로장치의 제조방법을 설명하기 위한 주요부 단면도,
도 24는 상기 반도체 집적회로장치의 제조방법을 설명하기 위한 주요부 평면도,
도 25는 상기 반도체 집적회로장치의 제조방법을 설명하기 위한 주요부 평면도,
도 26은 상기 반도체 집적회로장치의 제조방법을 설명하기 위한 주요부 평면도,
도 27은 상기 반도체 집적회로장치의 제조방법을 설명하기 위한 주요부 평면도,
도 28은 실시예 3에 나타낸 메모리 셀의 변형예를 나타내는 주요부의 단면도,
도 29는 비정질 실리콘과 결정화 온도와의 관계를 나타내는 도면이다.
＜도면의 주요 부분에 대한 부호의 설명＞
1 p형 반도체 기판, 2 필드 절연막,
3 제1 게이트 절연막, 4 다결정 실리콘막,
5 내산화성의 마스크, 6 n형 반도체 영역,
7 내산화성의 마스크, 8 제1 게이트재,
9 n+형 반도체 영역, 10 열산화 절연막,
11 제2 게이트재, 12 p형 반도체 영역,
13 제2 게이트 절연막, 14 p형 반도체 영역,
15 p형 반도체 영역, 16 사이드월 스페이서,
17 메모리 블록, G1 전하축적(플로팅) 게이트 전극,
G2 제어 게이트 전극, Q 불휘발성 기억소자,
ST 선택용 트랜지스터, WL 워드선,
DL 데이터선, LSL 로컬 소스선,
LDL 로컬 데이터선,
101, 201, 301, 401, 501, 601, 701 다결정 실리콘 기판,
102, 202, 302, 402, 502, 602, 702 소자분리 산화막,
103, 203, 303, 403, 503, 603, 703 게이트 절연막(터널 절연막),
104, 204, 404, 504, 704 Si막,
105, 205, 405, 505 SiO2막,
104, 106, 204, 206, 306 게이트 전극,
404, 406, 504, 506, 606, 704 플로팅 게이트 전극,
407, 507, 607, 707 ONO층간막,
408, 508, 608, 708 제어 게이트 전극,
409, 413, 509, 513, 609, 613,709, 713 절연막,
412, 512, 612, 712 측벽 절연막,
410, 510, 610, 710 소스 영역,
411, 511, 611, 711 드레인 영역,
414, 514, 614, 714 소스 배선,
415, 515, 615, 715 드레인 배선.

Claims (51)

  1. 반도체 기판의 활성영역의 표면상에 제1 게이트 절연막을 통해서 형성된 플로팅 게이트 전극과,
    상기 플로팅 게이트 전극의 표면상에 제2 게이트 절연막을 통해서 형성된 제어 게이트 전극과,
    상기 반도체 기판의 활성영역의 표면상에 형성된 상기 플로팅 게이트 전극에 대한 소스 영역 및 드레인 영역과,
    를 포함하는 불휘발성 기억장치를 포함하며,
    상기 플로팅 게이트 전극은 비정질 제1 실리콘막을 포함하고, 상기 제1 막 상에 상기 제1 막보다 두꺼운 다결정 실리콘으로 이루어지는 제2 막을 포함하며, 상기 제2 막 상에서 게이트 전극의 길이 방향으로 상기 제2 막의 양측을 초과해서 연장하는 제3 막을 더 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제3 막의, 상기 제2 막에 인접한 표면의 반대쪽의 표면은 요철(凹凸)이 있는 반도체 장치.
  3. 상면에 게이트 절연막을 가지는 반도체 기판 및,
    도전체 막인 비정질 실리콘막을 상기 게이트 절연막 상에서 상기 게이트 절연막과 접촉하도록 10nm보다 작은 평균 막두께로 포함하고, 상기 비정질 실리콘막보다도 큰 평균 막 두께를 가지는 상층 다결정 실리콘막을 상기 게이트 절연막과 접촉하는 표면의 반대쪽의 상기 비정질 실리콘막의 표면 상에 포함하며, 상기 비정질 실리콘막과 상층 다결정 실리콘막과의 사이에 개재하는 0.3 내지 1nm의 막 두께를 가지는 절연막을 포함하는 전극을 포함하여 이루어지는 반도체 장치.
  4. 제 3항에 있어서,
    상기 전극은 상기 반도체 장치의 게이트 전극을 구성하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 게이트 전극은 플로팅 게이트 전극인 반도체 장치.
  6. 제 3항에 있어서,
    상기 비정질 실리콘막의 상기 평균 막 두께는 8㎚보다 작은 반도체 장치.
  7. 제 3항에 있어서,
    상기 반도체 기판은 실리콘 단결정 기판인 반도체 장치.
  8. 상면에 게이트 절연막을 가지는 반도체 기판 및,
    비정질 실리콘, 다결정 실리콘 및 이들의 혼합을 포함하는 군에서 선택된 재료로 이루어지고, 10nm보다도 작은 평균 막 두께를 가지는 도전성의 제1 막을 상기 게이트 절연막 상에 접촉하여 포함하며, 상기 제1 막보다도 큰 막 두께를 가지는 상층 다결정 실리콘막을 상기 게이트 절연막과 접촉하는 표면의 반대쪽의 상기 제1 막의 표면 상에 더 포함하며, 0.3 내지 1nm의 막 두께를 가지는 절연막이 상기 제1 막과 상기 상층 다결정 실리콘막과의 사이에 개재하는 전극을 포함하여 이루어지는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 막의 상기 평균 막 두께는 8nm보다 작은 반도체 장치.
  10. 제 8항에 있어서,
    상기 제1 막은 하층 다결정 실리콘막이고, 상기 상층 다결정 실리콘막은 상기 하층 다결정 실리콘막의 그레인 크기보다 큰 그레인 크기를 가지는 반도체 장치.
  11. 제 8항에 있어서,
    상기 제1 막은 적어도 1nm의 두께를 가지는 반도체 장치.
  12. 제 10항에 있어서, 상기 하층 다결정 실리콘막의 다결정 실리콘은 20nm보다 작은 평균 그레인 크기를 가지는 반도체 장치.
  13. 제1 게이트 절연막을 통하여 반도체 기판의 활성영역의 표면상에 형성되는 플로팅 게이트 전극과,
    제2 게이트 절연막을 통하여 상기 플로팅 게이트 전극의 표면상에 형성되는 제어 게이트 전극 및
    상기 반도체 기판의 상기 활성영역의 상기 표면상에 형성되는 소스 및 드레인을 포함하는 불휘발성 메모리 장치를 포함하며,
    상기 플로팅 게이트 전극은 비정질 실리콘, 다결정 실리콘 및 이들의 혼합으로 이루어지는 군(group)에서 선택되는 10nm보다 작은 평균 막 두께를 가지는 제1 막을 포함하고, 상기 플로팅 게이트 전극은 상기 제1 막의 두께보다도 큰 두께를 가지는 상층 다결정 실리콘막을 상기 제1 막의 표면상에 더 포함하며, 0.3 내지 1nm의 두께를 가지는 절연막이 상기 제1 막과 상기 상층 다결정 실리콘막의 사이에 개재하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 막은 상기 제1 게이트 절연막 상에서 상기 제1 게이트 절연막과 접촉하도록 제공되는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 막은 다결정 실리콘막이고, 상기 상층 다결정 실리콘막은 상기 제1 막의 그레인 크기보다도 큰 그레인 크기를 가지는 반도체 장치.
  16. 제 13항에 있어서,
    상기 제1 막은 적어도 1nm의 두께를 가지는 반도체 장치.
  17. 제 13항에 있어서,
    상기 제1 막은 다결정 실리콘으로 이루어지는 반도체 장치.
  18. 제1 게이트 절연막을 통하여 반도체 기판의 활성영역의 표면상에 형성되는 플로팅 게이트 전극과,
    제2 게이트 절연막을 통하여 상기 플로팅 게이트 전극의 표면상에 형성되는 제어 게이트 전극 및
    상기 반도체 기판의 상기 활성영역의 상기 표면상에 형성되는 소스 및 드레인을 포함하는 불휘발성 메모리 장치를 포함하며,
    상기 플로팅 게이트 전극은 비정질 실리콘, 다결정 실리콘 및 이들의 혼합으로 이루어지는 군에서 선택된 제료로 이루어지고, 8nm보다 작은 평균 막 두께를 가지는 제1막을 포함하고, 상기 플로팅 게이트 전극은 상기 제1 막의 표면 상에 상기 제1 막의 두께보다도 큰 두께를 가지는 상층 다결정 실리콘막을 더 포함하며, 0.3 내지 1nm의 두께를 가지는 절연막이 상기 제1막과 상기 상층 다결정 실리콘막 사이에 개재하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 막은 다결정 실리콘막인 반도체 장치.
  20. 제1 게이트 절연막을 통하여 반도체 기판의 활성영역의 표면상에 형성되는 플로팅 게이트 전극과,
    제2 게이트 절연막을 통하여 상기 플로팅 게이트 전극의 표면상에 형성되는 제어 게이트 전극 및
    상기 반도체 기판의 상기 활성영역의 상기 표면상에 형성되는 소스 및 드레인을 포함하는 불휘발성 메모리 장치를 포함하며,
    상기 플로팅 게이트 전극은 복수의 도전체 또는 반도체 막을 포함하고, 상기 플로팅 게이트 전극을 형성하는 상기 막 중에서, 상기 제1 게이트 절연막과 접촉하는 막은 비정질 실리콘막, 다결정 실리콘막 및 비정질 실리콘과 다결정 실리콘의 혼합으로 이루어지는 군에서 선택되고, 10nm보다 작은 평균 막 두께를 가지는 제1 막이며, 상기 플로팅 게이트 전극은 상기 제1 막보다도 큰 두께를 가지는 상층 다결정 실리콘막을 상기 제1 게이트 절연막과 접촉하는 표면의 반대쪽의 상기 제1 막의 표면 상에 더 포함하며, 0.3 내지 1nm의 두께를 가지는 절연막이 상기 제1 막과 상기 상층 다결정 실리콘막의 사이에 개재하는 반도체 장치.
  21. 제 20항에 있어서,
    상기 제1 게이트 절연막과 접촉하는 상기 막은 다결정 실리콘막인 반도체 장치.
  22. 제1 게이트 절연막을 통하여 반도체 기판의 활성영역의 표면상에 형성되는 플로팅 게이트 전극과,
    제2 게이트 절연막을 통하여 상기 플로팅 게이트 전극의 표면상에 형성되는 제어 게이트 전극 및
    상기 반도체 기판의 상기 활성영역의 상기 표면상에 형성되는 소스 및 드레인을 포함하는 불휘발성 메모리 장치를 포함하며,
    상기 플로팅 게이트 전극은 복수의 도전체 또는 반도체 막을 포함하고, 상기 플로팅 게이트 전극을 형성하는 상기 막 중에서, 상기 제1 게이트 절연막과 접촉하는 막은 비정질 실리콘막, 다결정 실리콘막 및 비정질 실리콘과 다결정 실리콘의 혼합막으로 이루어지는 군에서 선택되고 8nm보다 작은 평균 막 두께를 가지는 제1 막이며, 상기 플로팅 게이트 전극은 상기 제1 막보다도 큰 두께를 가지는 상층 다결정 실리콘막을 상기 제1 게이트 절연막과 접촉하는 표면의 반대쪽의 상기 제1 막의 표면 상에 더 포함하며, 0.3 내지 1nm의 두께를 가지는 절연막이 상기 제1 막과 상기 상층 다결정 실리콘막의 사이에 개재하는 반도체 장치.
  23. 제 22항에 있어서,
    상기 제1 게이트 절연막과 접촉하는 상기 막은 다결정 실리콘막인 반도체 장치.
  24. 제1 게이트 절연막을 통하여 반도체 기판의 활성영역의 표면상에 형성되는 플로팅 게이트 전극과,
    제2 게이트 절연막을 통하여 상기 플로팅 게이트 전극의 표면상에 형성되는 제어 게이트 전극 및
    상기 반도체 기판의 상기 활성영역의 상기 표면상에 형성되는 소스 및 드레인을 포함하는 불휘발성 메모리 장치를 포함하며,
    상기 플로팅 게이트 전극은 동일 마스크에 의하여 형성되는 복수의 도전체 또는 반도체 막을 포함하고, 상기 플로팅 게이트 전극을 형성하는 상기 막 중에서, 상기 제1 게이트 절연막과 접촉하는 막은 비정질 실리콘막, 다결정 실리콘막 및 비정질 실리콘과 다결정 실리콘의 혼합인 막으로 이루어지는 군에서 선택되고, 10nm보다 작은 평균 막 두께를 가지는 제1 막이며, 상기 플로팅 게이트 전극은 상기 제1 막의 두께보다도 큰 두께를 가지는 다결정 실리콘막을 상기 제1 게이트 절연막과 접촉하는 표면의 반대쪽의 상기 제1 막의 표면상에 더 포함하며, 0.3 내지 1nm의 두께를 가지는 절연막이 상기 제1 막과 상기 상층 다결정 실리콘막의 사이에 개재하는 반도체 장치.
  25. 제1 게이트 절연막을 통하여 반도체 기판의 활성영역의 표면상에 형성되는 플로팅 게이트 전극과,
    제2 게이트 절연막을 통하여 상기 플로팅 게이트 전극의 표면상에 형성되는 제어 게이트 전극 및
    상기 반도체 기판의 상기 활성영역의 상기 표면상에 형성되는 소스 및 드레인을 포함하는 불휘발성 메모리 장치를 포함하며,
    상기 플로팅 게이트 전극은 동일 마스크에 의하여 형성되는 복수의 도전체 또는 반도체 막을 포함하고, 상기 플로팅 게이트 전극을 형성하는 상기 막 중에서, 상기 제1 게이트 절연막과 접촉하는 막은 비정질 실리콘막, 다결정 실리콘막 및 비정질 실리콘과 다결정 실리콘의 혼합인 막으로 이루어지는 군에서 선택되고, 8nm보다 작은 평균 막 두께를 가지는 제1 막이며, 상기 플로팅 게이트 전극은 상기 제1 막의 두께보다도 큰 두께를 가지는 다결정 실리콘막을 상기 제1 게이트 절연막과 접촉하는 표면의 반대쪽의 상기 제1 막의 표면상에 더 포함하며, 0.3 내지 1nm의 두께를 가지는 절연막이 상기 제1 막과 상기 상층 다결정 실리콘막의 사이에 개재하는 반도체 장치.
  26. 반도체 기판의 활성영역의 표면상에 제1 게이트 절연막을 통해서 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극의 표면상에 제2 게이트 절연막을 통해서 형성된 제어 게이트 전극과를 각각 포함하는 불휘발성 기억소자를 가지는 반도체 장치의 제조방법에 있어서,
    (a) 상기 제1 게이트 절연막의 일부 표면상에, 비정질 실리콘, 다결정 실리콘 또는 비정질 실리콘과 다결정 실리콘의 혼합인 8nm보다 작은 평균 막 두께를 가지는 제1 막을 상기 제1 게이트 절연막의 일부 표면상에 형성하고, 상기 제1 막의 표면상에 절연박막과 다결정 실리콘막을 형성하는 공정과,
    (b) 상기 다결정 실리콘막의 일부를 제거하고, 상기 다결정 실리콘막의 표면을 제거하는 동안 상기 제1 막을 내산화성 마스크로 덮음으로써 게이트 길이 방향의 폭이 규정된 제1 게이트재를 형성하는 공정과,
    (c) 열산화처리를 행하여 상기 반도체 기판의 활성영역의 표면상에 열산화 절연막을 형성하는 공정과,
    (d) 상기 내산화성의 마스크를 제거하는 공정과,
    (e) 상기 열산화 절연막, 제1 게이트재의 각각의 표면상에 실리콘막으로 형성되고, 도 게이트 길이 방향의 폭이 규정된 제2 게이트재를 형성하는 공정과,
    (f) 상기 제2 게이트재의 표면상에 제2 게이트 절연막을 형성하는 공정과,
    (g) 상기 제2 게이트 절연막의 표면상에 제3 게이트재를 형성하는 공정을 포함하여 이루어지는 반도체 장치의 제조방법.
  27. 제 26항에 있어서,
    상기 절연막은 0.3 내지 1nm의 두께를 가지는 반도체 장치의 제조방법.
  28. 제 27항에 있어서,
    상기 절연막은 실리콘 산화막인 반도체 장치의 제조방법.
  29. 제 28항에 있어서,
    상기 실리콘 산화막은 자연(native) 산화막인 반도체 장치의 제조방법.
  30. 제 26항에 있어서,
    상기 절연박막은 자연 산화막인 반도체 장치의 제조방법.
  31. 제 26항에 있어서,
    상기 열처리를 행하여 상기 열산화 절연막을 형성하는 동안, 상기 절연박막이 제거되는 반도체 장치의 제조방법.
  32. 제 26항에 있어서,
    상기 제2 게이트재의 상기 폭은 상기 게이트 길이 방향의 상기 제1 게이트재의 폭보다도 큰 반도체 장치의 제조방법.
  33. 반도체 기판의 활성영역의 표면상에 제1 게이트 절연막을 통해서 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극의 표면상에 제2 게이트 절연막을 통해서 형성된 제어 게이트 전극과를 각각 포함하는 불휘발성 기억소자를 가지는 반도체 장치의 제조방법에 있어서,
    (a) 상기 제1 게이트 절연막의 일부 표면상에, 비정질 실리콘막, 다결정 실리콘막 또는 비정질 실리콘과 다결정 실리콘의 혼합인 막으로서 평균 막 두께가 10 nm보다 작은 막을 상기 제1 게이트 절연막상에 제1 층으로서 형성하며, 최상층(uppermost layer)의 표면이 내산화성의 마스크로 덮이고 게이트 길이 방향의 폭이 규정된 제1 게이트재를 형성하는 공정과,
    (b) 열산화처리를 행하여 상기 반도체 기판의 활성영역의 표면상에 열산화 절연막을 형성하는 공정과,
    (c) 상기 내산화성의 마스크를 제거하는 공정과,
    (d) 상기 산화 절연막과 제1 게이트재의 표면상에 실리콘막으로 형성되고, 또 게이트 길이 방향의 폭이 규정된 제2 게이트재를 형성하는 공정과,
    (e) 상기 제2 게이트재의 표면상에 제2 게이트 절연막을 형성하는 공정과,
    (f) 상기 제2 게이트 절연막의 표면상에 제3 게이트재를 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  34. 제 33항에 있어서,
    상기 제1 게이트재의 상기 제1 층은 상기 제1 게이트재 상에 형성되어 상기 제1 게이트재의 일부를 구성하는 제2, 도전체 층을 가지며, 상기 제1 층과 상기 제2, 도전체 층의 사이에 개재하도록 상기 제1 층 상에 절연박막을 형성하는 반도체 장치의 제조방법.
  35. 제 34항에 있어서,
    상기 제2, 도전체 층은 다결정 실리콘으로 이루어지는 반도체 장치의 제조방법.
  36. 제 35항에 있어서,
    상기 절연박막은 0.3 내지 1nm의 막 두께를 가지는 반도체 장치의 제조방법.
  37. 제 36항에 있어서,
    상기 절연박막은 실리콘 산화막인 반도체 장치의 제조방법.
  38. 반도체 장치의 제조방법으로서,
    막 두께를 가지는 비정질 실리콘막을 형성하는 공정 및,
    상기 비정질 실리콘막의 표면상에 상기 비정질 실리콘이 결정화되지 않도록 상기 비정질 실리콘막에 의거한 결정화 온도보다 낮은 소정의 온도에서 상기 비정질 실리콘막의 표면상에 절연막을 형성하는 공정을 포함하며,
    상기 절연막 형성공정 이후의 공정은 비정질 실리콘이 결정화하지 않도록 상기 비정질 실리콘막이 두께에 기초한 결정화 온도보다 낮은 소정의 온도에서 실행되는 반도체 장치의 제조방법.
  39. 제 38항에 있어서,
    상기 비정질 실리콘막은 480℃보다 낮은 온도에서 디실란(disilane)을 사용한 화학기상성장법에 의해 형성되는 반도체 장치의 제조방법.
  40. 제 38항에 있어서,
    상기 비정질 실리콘막은 8nm보다 작은 막 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  41. 제 38항에 있어서,
    상기 비정질 실리콘막은 5nm 이하의 막 두께를 가지고,
    상기 절연막 형성공정 및 상기 이후의 공정의 온도는 약 750℃ 이하인 반도체 장치의 제조방법.
  42. 제 38항에 있어서,
    상기 비정질 실리콘막은 3nm 이하의 막 두께를 가지고,
    상기 절연막 형성공정 및 상기 이후의 공정의 온도는 약 800℃보다 낮은 반도체 장치의 제조방법.
  43. 제 38항에 있어서,
    상기 비정질 실리콘막은 2nm 이하의 막 두께를 가지고,
    상기 절연막 형성공정 및 상기 이후의 공정의 온도는 약 850℃ 이하인 반도체 장치의 제조방법.
  44. 반도체 기판의 게이트 절연막 상에 비정질 실리콘, 다결정 실리콘 및 이들의 혼합으로 이루어지는 군에서 선택된 재료로 이루어지며, 막 두께가 10nm보다 작은, 전극의 제1 막을 형성하는 공정과,
    상기 제1 막 상에 절연박막을 형성하는 공정 및
    상기 절연박막 상에 상기 제1 막보다도 두꺼운, 상기 전극의 도전성의 제2 막을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  45. 제 44항에 있어서,
    상기 제2 막 형성공정 이후에 열처리를 실행하는 공정을 더 구비하고,
    상기 열처리를 하는 동안 상기 절연박막이 제거되는 반도체 장치의 제조방법.
  46. 제 45항에 있어서,
    상기 절연박막은 0.3 내지 1nm의 막 두께를 가지는 반도체 장치의 제조방법.
  47. 제 46항에 있어서,
    상기 절연박막은 실리콘 산화막인 반도체 장치의 제조방법.
  48. 제 44항에 있어서,
    상기 제1 막은 8nm보다 작은 막 두께를 가지는 반도체 장치의 제조방법.
  49. 반도체 기판의 게이트 절연막 상에 비정질 실리콘으로 이루어지는, 전극의 제1 막을 형성하는 공정과,
    상기 제1 막 상에 절연박막을 형성하는 공정 및
    상기 절연박막 상에 상기 제1 막보다 두꺼운, 상기 전극의 도전성의 제2 막을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  50. 제 49항에 있어서,
    상기 제2 막 형성공정 이후에 열처리를 실행하는 공정을 더 포함하고,
    상기 열처리를 하는 동안 상기 절연박막이 제거되는 반도체 장치의 제조방법.
  51. 제 50항에 있어서,
    상기 제2 막에는 불순물이 도포되고, 상기 열처리를 하는 동안 상기 제2 막으로부터 상기 제1 막으로 불순물이 확산하는 반도체 장치의 제조방법.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6469343B1 (en) * 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
US6194267B1 (en) * 1997-09-30 2001-02-27 Texas Instruments Incorporated Integrated circuit having independently formed array and peripheral isolation dielectrics
JP2000311956A (ja) 1999-04-27 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP3602010B2 (ja) 1999-08-02 2004-12-15 シャープ株式会社 半導体記憶装置の製造方法
US6458677B1 (en) * 1999-10-25 2002-10-01 Advanced Micro Devices, Inc. Process for fabricating an ONO structure
KR100669093B1 (ko) * 1999-11-05 2007-01-16 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
JP2001168306A (ja) * 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US6333228B1 (en) * 2000-03-24 2001-12-25 Taiwan Semiconductor Manufacturing Company Method to improve the control of bird's beak profile of poly in split gate flash
JP2002184879A (ja) * 2000-12-19 2002-06-28 Hitachi Ltd 半導体装置およびその製造方法
US6524940B2 (en) * 2001-04-26 2003-02-25 Applied Materials, Inc. Methods and devices utilizing the ammonium termination of silicon dioxide films
US6754108B2 (en) * 2001-08-30 2004-06-22 Micron Technology, Inc. DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US6963103B2 (en) * 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7135734B2 (en) * 2001-08-30 2006-11-14 Micron Technology, Inc. Graded composition metal oxide tunnel barrier interpoly insulators
US7087954B2 (en) * 2001-08-30 2006-08-08 Micron Technology, Inc. In service programmable logic arrays with low tunnel barrier interpoly insulators
US6778441B2 (en) * 2001-08-30 2004-08-17 Micron Technology, Inc. Integrated circuit memory device and method
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US20050266099A1 (en) * 2002-04-25 2005-12-01 Alon Shalev Methods and apparatus for modifying properties of the bbb and cerebral circulation by using the neuroexcitatory and/or neuroinhibitory effects of odorants on nerves in the head
US6703298B2 (en) * 2002-05-23 2004-03-09 Tower Semiconductor Ltd. Self-aligned process for fabricating memory cells with two isolated floating gates
KR100466193B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
JP2006515999A (ja) * 2002-11-14 2006-06-15 ブレインズゲート リミティド 刺激のための外科用ツール及び技法
US6740927B1 (en) * 2003-01-06 2004-05-25 Applied Intellectual Properties Co., Ltd. Nonvolatile memory capable of storing multibits binary information and the method of forming the same
JP2004235313A (ja) * 2003-01-29 2004-08-19 Renesas Technology Corp 半導体装置
JP2004363443A (ja) * 2003-06-06 2004-12-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7550800B2 (en) * 2003-06-06 2009-06-23 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
KR100543655B1 (ko) * 2003-06-30 2006-01-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7183161B2 (en) * 2004-09-17 2007-02-27 Freescale Semiconductor, Inc. Programming and erasing structure for a floating gate memory cell and method of making
US7306552B2 (en) * 2004-12-03 2007-12-11 Samsung Electronics Co., Ltd. Semiconductor device having load resistor and method of fabricating the same
US7485526B2 (en) * 2005-06-17 2009-02-03 Micron Technology, Inc. Floating-gate structure with dielectric component
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
JP5032056B2 (ja) * 2005-07-25 2012-09-26 株式会社東芝 不揮発性半導体メモリ装置の製造方法
JP2007165401A (ja) * 2005-12-09 2007-06-28 Nec Electronics Corp 半導体装置および半導体装置の製造方法
US7678213B1 (en) * 2005-09-13 2010-03-16 Design Analysis Inc. Operating methods for a batch commercial metal coil laminating line
US8343291B1 (en) * 2005-09-13 2013-01-01 Loen Mark V Operating methods for a batch commercial metal coil laminating line
US7859026B2 (en) * 2006-03-16 2010-12-28 Spansion Llc Vertical semiconductor device
US20080031052A1 (en) * 2006-08-01 2008-02-07 Macronix International Co., Ltd. A double-bias erase method for memory devices
JP2008244108A (ja) * 2007-03-27 2008-10-09 Toshiba Corp 半導体装置および半導体装置の製造方法
US8068370B2 (en) * 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US8643079B2 (en) * 2008-05-05 2014-02-04 Micron Technology, Inc. Nanocrystal formation using atomic layer deposition and resulting apparatus
CN101621035B (zh) * 2008-07-02 2011-08-17 中芯国际集成电路制造(上海)有限公司 具有otp功能的非晶硅monos或mas存储单元结构
JP5956731B2 (ja) * 2010-09-02 2016-07-27 株式会社半導体エネルギー研究所 半導体記憶装置
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
TWI737507B (zh) * 2020-09-30 2021-08-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構及其製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6324644A (ja) * 1986-07-17 1988-02-02 Fujitsu Ltd 多層構造の形成方法
US4748133A (en) * 1987-06-26 1988-05-31 Motorola Inc. Deposition of amorphous silicon for the formation of interlevel dielectrics in semiconductor memory devices
JPH0298173A (ja) * 1988-10-04 1990-04-10 Nec Corp 半導体記憶装置の製造方法
JP2558931B2 (ja) * 1990-07-13 1996-11-27 株式会社東芝 半導体装置およびその製造方法
US5289026A (en) * 1991-08-14 1994-02-22 Intel Corporation Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices
US5272099A (en) * 1992-11-27 1993-12-21 Etron Technology Inc. Fabrication of transistor contacts
JP2833389B2 (ja) * 1992-12-09 1998-12-09 日本電気株式会社 不揮発性半導体記憶装置の製造方法
US5298447A (en) * 1993-07-22 1994-03-29 United Microelectronics Corporation Method of fabricating a flash memory cell
US5441904A (en) * 1993-11-16 1995-08-15 Hyundai Electronics Industries, Co., Ltd. Method for forming a two-layered polysilicon gate electrode in a semiconductor device using grain boundaries
JP2590746B2 (ja) * 1994-07-29 1997-03-12 日本電気株式会社 半導体装置の製造方法
TW374247B (en) * 1994-09-15 1999-11-11 Semiconductor Energy Lab Co Ltd Method of fabricating semiconductor device
JP4083821B2 (ja) * 1994-09-15 2008-04-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US5915174A (en) * 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
JP4070249B2 (ja) * 1994-11-22 2008-04-02 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US5956581A (en) * 1995-04-20 1999-09-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US5557122A (en) * 1995-05-12 1996-09-17 Alliance Semiconductors Corporation Semiconductor electrode having improved grain structure and oxide growth properties
US5981364A (en) * 1995-12-06 1999-11-09 Advanced Micro Devices, Inc. Method of forming a silicon gate to produce silicon devices with improved performance
US5661687A (en) * 1996-09-30 1997-08-26 Symbios Logic Inc. Drain excluded EPROM cell
US5840607A (en) * 1996-10-11 1998-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming undoped/in-situ doped/undoped polysilicon sandwich for floating gate application
US5789296A (en) * 1996-12-05 1998-08-04 Mosel Vitelic Inc. Method for manufacturing split gate flash memory
US6114230A (en) * 1997-12-18 2000-09-05 Advanced Micro Devices, Inc. Nitrogen ion implanted amorphous silicon to produce oxidation resistant and finer grain polysilicon based floating gates
US6140246A (en) * 1997-12-18 2000-10-31 Advanced Micro Devices, Inc. In-situ P doped amorphous silicon by NH3 to form oxidation resistant and finer grain floating gates

Also Published As

Publication number Publication date
US6144062A (en) 2000-11-07
TW416148B (en) 2000-12-21
US6521943B1 (en) 2003-02-18
US6723625B2 (en) 2004-04-20
US20030022444A1 (en) 2003-01-30
JPH10261725A (ja) 1998-09-29
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