KR20000067424A - 불휘발성 반도체 메모리 장치의 게이트 제조 방법 - Google Patents
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Abstract
본 발명은 불휘발성 반도체 메모리 장치의 제조 방법에 관한 발명이다. 본 발명에 따르면, 상기 불휘발성 반도체 메모리 장치의 ONO막을 형성함에 있어서, 질화막 상부에 폴리실리콘막을 증착한 후, 이를 ONO의 신뢰성을 열화시키지 않는 낮은 온도에서 산화시켜 ONO막의 상부산화막을 형성한다. 그 결과, ONO막의 커플링 계수 및 전하 보유 특성이 향상되어 반도체 장치의 전체적인 신뢰성이 향상된다.
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 불휘발성 반도체 메모리 장치의 플로팅 게이트와 콘트롤 게이트 사이에 위치하는 층간유전막 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있는데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 플래쉬 EEPROM에 대한 수요가 증가하고 있는 추세이다. 플래쉬 EEPROM 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있다.
도 1은 통상적인 플래쉬 메모리 장치의 메모리 셀의 구조를 나타내는 단면도이다.
도 1을 참조하면, 상기 메모리 셀은, 필드 산화막(12)에 의해 액티브 영역과 필드 영역(즉, 필드 산화막이 형성된 영역)으로 구분되어진 반도체 기판(10)의 상부에 F-N 터널링을 위한 터널 산화막(14)을 개재하여 형성된 플로팅 게이트(floating gate;16)와, 플로팅 게이트(16)의 상부에 층간 유전막(18)을 개재하여 형성된 콘트롤 게이트(22)로 구성된다. 상기 플로팅 게이트(16)는 액티브 영역과 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트(16)와 격리된다. 그리고 상기 콘트롤 게이트(22)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(16)를 포함하여 이웃한 셀의 콘트롤 게이트(22)와 연결됨으로써 워드라인을 형성한다. 또한 상기 콘트롤 게이트(22)는 낮은 비저항 값을 갖기 위하여 일반적으로 폴리실리콘층(20)과 금속 실리사이드층(21)이 적층된 폴리사이드(polycide) 구조로 형성한다.
상기 메모리 셀의 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 채널간의 열전자 일부가 상기 터널 산화막(14)을 통해 플로팅 게이트(16)에 주입됨으로써 이루어진다. 이러한 프로그램 동작을 수행하기 위하여 일반적으로, 벌크(bulk) 기판에 0V가 인가되고 셀 어레이의 워드라인으로 제공되는 콘트롤 게이트(22)에 20V 이상의 고전압이 인가되며, 터널 산화막(14)의 양단에는 10MV/cm 이상의 전압이 유기되어 전자가 기판으로부터 상기 플로팅 게이트(16)로 주입된다. 한편, 상기 메모리 셀의 소거(erase) 동작은 콘트롤 게이트에 0V를 인가하고 벌크 기판에 -20V를 인가하여 콘트롤 게이트와 기판 사이의 전압 차에 의해 상기 플로팅 게이트에 주입된 전자를 기판으로 방출시킴으로써 이루어지게 된다.
상기와 같은 메모리 셀에 있어서, 상기 터널 산화막(14)은 내구력의 특성이 우수한 막질을 선택하게 되는데, 대략 1.0E6 이상의 프로그램 및 소거동작을 감안하여 제조된다. 그리고 상기 터널 산화막(14)의 전하특성을 좌우하는 플로팅 게이트(16)는 일반적으로 면저항을 잘 조절할 수 있는 폴리실리콘에 포클(POCl3)공정이나 임플란트 공정을 수행함으로써 약 1000∼1500Å두께로 형성한다. 그리고 상기 층간 유전막(18) 상부에 형성되는 콘트롤 게이트(22)는 폴리실리콘(20)과 금속 실리사이드(21)를 합하여 약 1500∼3000Å두께로 형성한다.
그리고, 상기 콘트롤 게이트(22)에 인가된 전압을 플로팅 게이트(16)에 전달함으로써 플로팅 게이트(16)에 축적되어 있는 전하의 특성을 유지시키며, 대전된 플로팅 게이트(16)의 누설전류를 방지하는 역할을 수행하는 층간 유전막(18)의 특성은 커플링 계수 및 전하 보유 특성으로 나뉘어 불휘발성 반도체 메모리 장치의 동작특성을 결정짓는 중요한 요인이 된다. 그러나, 도핑된 폴리실리콘으로 이루어진 플로팅 게이트(16)의 상부에 얇은 산화막을 형성하는 것은 현실적으로 매우 어려울 뿐만 아니라 누설 전류가 증가한다는 문제가 있다. 따라서 현재에는 상기 층간 유전막(18)으로서, 산화막보다 유전 상수가 큰 산화막과 질화막의 복합막인 ONO (oxide-nitride-oxide)막을 주로 사용하고 있다. 즉, 열산화 공정에 의해 제1 산화막을 성장시킨 후 그 상부에 저압 화학 기상 침적(low pressure chemical vapor deposition; LPCVD) 방법으로 질화막을 침적하고 다시 열산화 공정에 의해 제2 산화막을 성장시킴으로써 층간 유전막(18)을 형성한다. 통상적인 256Mb급 이상의 플래쉬 메모리 장치의 경우, 플로팅 게이트(16)로 사용되는 도핑된 폴리실리콘막을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후, 그 위에 약 130Å 두께의 질화막을 침적하고 이 질화막을 산화시켜 약 40Å 두께의 제2 산화막을 성장시킴으로써, 등가 산화막 두께가 약 100∼200Å인 층간 유전막(18)을 형성한다.
그러나, 플로팅 게이트 상부에서 I2P나 POCl3등의 도펀트 농도에 의한 산화막 증가 현상에 의하여 상기 ONO막의 하부산화막인 제1 산화막의 두께를 조절함에 어려움이 있고, 질화막 또한 약 50∼150Å 두께로 얇게 형성하여야 하며, 누설전류에 대한 특성을 향상시키기 위해 상부산화막인 제2 산화막 또한 질화막 상부에서 산화막을 약 20∼70Å 정도로 형성하기 위하여 약 850∼950℃정도의 고온하에서 산화공정을 진행하여야 하는 문제가 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 불휘발성 반도체 메모리 장치의 게이트 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은, 커플링 계수 및 전하 보유 특성이 우수한 ONO막을 구비한 불휘발성 반도체 메모리 장치의 게이트 제조 방법을 제공하는데 있다.
상기 목적들을 달성하기 위하여 본 발명은, 불휘발성 반도체 메모리 장치의 게이트 제조 방법에 있어서: 반도체 기판 상부에 게이트 절연막 및 플로팅 게이트로서 기능하는 제1도전막을 형성하는 단계와; 상기 제1도전막의 상부에 고유전막의 하부산화막으로서 기능하는 제1산화막 및 질화막을 형성하는 단계와; 상기 질화막의 상부에 폴리실리콘막을 형성한 뒤, 이를 산화시켜 고유전막의 상부산화막으로서 기능하는 제2산화막을 형성하는 단계와; 상기 제2산화막의 상부에 콘트롤 게이트로서 기능하는 제2도전막을 형성하는 단계를 포함함을 특징으로 불휘발성 반도체 메모리 장치의 게이트 제조 방법을 제공한다.
이때, 상기 폴리실리콘막은 약 530∼650℃의 온도의 고진공하에서 SiH2Cl2와 Cl2, 또는 Cl기가 함유된 가스를 이용하여 에피택셜 성장법에 의하여 약 10∼50Å 두께로 형성한다.
그리고, 상기 폴리실리콘을 형성하기 위한 소오스 가스로는 SiH2Cl2, Si2H6또는 SiH4을 이용하고, 상기 소오스 가스의 캐리어 가스로는 H2또는 N2가스를 이용한다.
또한, 상기 폴리실리콘막은 건식 또는 습식 산화공정을 이용하여 산화시킬 수 있으며, 건식 산화시킬 경우에는 O2, HCl, N2O, NO 또는 NH3가스중 어느 하나를 이용하여 산화시킨다.
도 1은 통상적인 플래쉬 메모리 장치의 메모리 셀의 구조를 나타내는 단면도이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 게이트 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 2a를 참조하면, P형의 반도체 기판(100)의 표면에 사진 및 이온주입 공정을 사용하여 N형 불순물을 주입한 후 고온 열처리를 통해 이 N형 불순물을 원하는 깊이까지 확산시킴으로써 N형 웰(도시하지 않음)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 N형 웰을 제외한 기판 표면 및 N형 웰 내의 셀 어레이 영역에 P형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 P형 웰(도시하지 않음)을 형성한다. 통상적으로, 주변 회로부의 PMOS 트랜지스터가 형성되어질 웰을 P형 웰이라 칭하고, 상기 N형 웰 내의 셀 어레이 영역에 형성되어질 웰을 포켓 P형 웰(pocket p-well)이라 한다.
통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 또는 버퍼 폴리실리콘 LOCOS(polysilicon buffered LOCOS; PBL) 공정을 실시하여 기판(100)의 상부에 5000∼6000Å 두께의 필드 산화막(102)을 형성함으로써 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 액티브 영역과 필드 영역의 경계 부분에 생긴 불필요한 막들을 제거하기 위하여 희생 산화막을 형성한 후, 습식 식각 공정으로 희생 산화막을 모두 제거한다.
액티브 영역의 상부에 산화막 또는 산질화막(oxynitride)을 약 70∼100Å의 두께로 얇게 성장시킴으로써 메모리 셀의 터널 산화막(104)을 형성한다. 플래쉬 메모리 장치의 특징 중의 하나인 저장된 데이터를 보존하는 능력은 터널 산화막(104)의 신뢰성에 좌우되기 때문에, "프로그램"과 "소거" 동작을 반복하는 횟수에 제한적인 요소로 작용하게 된다. 통상적으로 메모리 제품으로 사용하기 위해서는 100만회 이상의 "프로그램"과 "소거" 동작을 반복할 수 있어야 한다. 바람직하게는, 내구성(endurance)이 우수한 터널 산화막(104)을 형성하기 위하여 700mTorr 이하의 낮은 압력에서 O2, H2및 N2O 가스를 사용한 습식 산화 방법으로 형성한다. 이와 같이 저압에서 터널 산화막(104)을 형성하게 되면 막의 치밀성을 증가시키면서 두께를 용이하게 컨트롤할 수 있다.
계속해서, 상기 터널 산화막(104)이 형성된 결과물의 상부에 플로팅 게이트(106)로서, 예컨대 폴리실리콘층을 약 1000∼1500Å의 두께로 화학기상증착 방법 또는 스퍼터링 방법을 이용하여 침적한다. 이때, 상기 플로팅 게이트(106)에는 전압 및 저항을 적절히 조절할 수 있도록 하기 위해 인(P)을 다량 함유한 POCl3을 침적하거나 인을 이온주입하여 플로팅 게이트(106)를 N+형으로 도핑시킨다. 그리고 나서, 사진 및 식각공정으로 셀 어레이 영역의 필드 산화막(102) 상부의 플로팅 게이트(106)를 제거함으로써, 비트라인을 따라 이웃한 메모리 셀 간의 플로팅 게이트(106)를 서로 분리시킨다.
이어서, 상기 플로팅 게이트(106)가 형성되어 있는 결과물의 상부에 약 700∼750℃의 온도하에서 열산화공정 또는 화학기상증착공정을 실시하여 약 20∼80Å두께의 산화막을 증착한 후, N2O 또는 NO 가스 분위기하에서 어닐공정을 실시하여 약 20∼50Å두께의 산화막을 성장시킴으로써, ONO막(113)중의 하부산화인 제1 산화막(108)을 형성한다.
도 2b를 참조하면, 상기 제1 산화막(108) 상부에 약 950℃의 온도하에서 약 40분간 화학기상증착공정을 실시하여 약 20∼100Å두께의 질화막(110)을 형성한다. 상기 질화막은(110)은 ONO막(113) 중의 가운데에 위치하는 질화막이다.
도 2c를 참조하면, 상기 질화막(110)이 형성되어 있는 결과물의 상부에 약 10∼50Å 이하로 폴리실리콘막을 형성한다. 이때, 상기 폴리실리콘막은 약 530∼650℃의 온도의 고진공하에서 DSC(SiH2Cl2)와 Cl2, 또는 Cl기가 함유된 가스를 이용하여 에피택셜 성장법에 의하여 형성하는 것이 바람직하다. 그리고, 상기 폴리실리콘을 형성하기 위한 소오스 가스로는 SiH2Cl2, Si2H6또는 SiH4이 이용되며, 상기 소오스 가스의 캐리어 가스로는 H2또는 N2가스가 이용된다.
계속해서, 상기 폴리실리콘막에 건식 또는 습식 산화공정을 실시하여 ONO막(113)의 상부산화막인 제2 산화막(112)을 형성한다. 이때, 상기 폴리실리콘막을 건식 산화시킬 경우에는 O2, HCl, N2O, NO 또는 NH3가스를 이용하여 산화시키는 것이 바람직하다. 이어서, 상기 제2 산화막(112) 상부에 컨트롤 게이트(118)로서, N+형으로 도핑된 폴리실리콘층(114)과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층(116)을 차례로 적층한다. 바람직하게는, 컨트롤 게이트(118)의 총 두께가 약 1500∼3000Å가 되도록 형성한다. 이어서, 사진 및 식각공정을 통해 상기 컨트롤 게이트(118), ONO막(113) 및 및 플로팅 게이트(106)를 차례로 식각하여 메모리 셀의 스택형 게이트 전극을 형성한다.
상기한 바와 같이, 본 발명에서는 질화막(110) 상부에 산화막 형성을 위한 별도의 폴리실리콘을 형성한 뒤, 이를 산화시켜 ONO막(113)의 상부산화막인 제2 산화막(112)을 형성한다. 이처럼 산화를 위한 폴리실리콘을 별도로 구비한 뒤, 이를 산화시켜 제2 산화막(112)을 형성할 경우, 질화막을 직접 산화시켜 얻은 종래의 상부산화막에 비해 신뢰성 면에서 보다 우수한 특성을 가진다. 즉, 종래에는 질화막을 산화시키기 위하여 높은 온도에서 산화공정을 실시하는 것이 불가피하였으며, 이러한 고온 산화공정시의 열적 스트레스로 인해 소자불량이 유발되었다. 그러나, 본 발명에서는 비교적 낮은 온도에서 산화가 가능한 폴리실리콘을 산화시키게 되므로 소자불량이 유발되지 않아 결과적으로 반도체 장치의 신뢰성을 향상시키는 것이다.
또한 본 발명에 따르면, 상기 폴리실리콘막을 약 10∼50Å두께로 형성한 후에 이를 산화시킬 경우에 약 20∼70Å두께의 산화막을 얻을 수 있으므로, 폴리실리콘막의 증착두께를 조절함으로써 ONO막의 상부산화막(112) 두께를 용이하게 조절할 수 있는 장점이 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는 플래쉬 메모리 장치의 ONO막을 형성함에 있어서, 질화막 상부에 산화를 위한 별도의 폴리실리콘막을 증착한 후, 이를 열다발이 유발되지 않는 낮은 온도에서 산화시켜 ONO막의 상부산화막을 형성한다. 그 결과, ONO막의 커플링 계수 및 전하 보유 특성이 향상되어 반도체 장치의 전체적인 동작특성이 향상되는 효과를 얻게 된다.
Claims (5)
- 불휘발성 반도체 메모리 장치의 게이트 제조 방법에 있어서:반도체 기판 상부에 게이트 절연막 및 플로팅 게이트로서 기능하는 제1도전막을 형성하는 단계와;상기 제1도전막의 상부에 고유전막의 하부산화막으로서 기능하는 제1산화막 및 질화막을 형성하는 단계와;상기 질화막의 상부에 폴리실리콘막을 형성한 뒤, 이를 산화시켜 고유전막의 상부산화막으로서 기능하는 제2산화막을 형성하는 단계와;상기 제2산화막의 상부에 콘트롤 게이트로서 기능하는 제2도전막을 형성하는 단계를 포함함을 특징으로 불휘발성 반도체 메모리 장치의 게이트 제조 방법.
- 제 1항에 있어서, 상기 폴리실리콘막은 약 530∼650℃의 온도의 고진공하에서 SiH2Cl2와 Cl2, 또는 Cl기가 함유된 가스를 이용하여 에피택셜 성장법에 의하여 약 10∼50Å 두께로 형성함을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 제조 방법.
- 제 2항에 있어서, 상기 폴리실리콘을 형성하기 위한 소오스 가스로는 SiH2Cl2, Si2H6또는 SiH4을 이용하고, 상기 소오스 가스의 캐리어 가스로는 H2또는 N2가스를 이용함을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 제조 방법.
- 제 3항에 있어서, 폴리실리콘막은 건식 또는 습식 산화공정을 이용하여 산화시킴을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 제조 방법.
- 제 4항에 있어서, 상기 폴리실리콘막을 건식 산화시킬 경우에는 O2, HCl, N2O, NO 또는 NH3가스중의 어느 하나를 이용하여 산화시킴을 특징으로 하는 불휘발성 반도체 메모리 장치의 게이트 제조 방법.
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| KR1019990015225A KR20000067424A (ko) | 1999-04-28 | 1999-04-28 | 불휘발성 반도체 메모리 장치의 게이트 제조 방법 |
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Publications (1)
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| KR20000067424A true KR20000067424A (ko) | 2000-11-15 |
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ID=19582665
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Country Status (1)
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| KR (1) | KR20000067424A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394127B2 (en) | 2004-02-20 | 2008-07-01 | Samsung Electronics Co., Ltd. | Non-volatile memory device having a charge storage oxide layer and operation thereof |
-
1999
- 1999-04-28 KR KR1019990015225A patent/KR20000067424A/ko not_active Application Discontinuation
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