KR20030022037A - 불균일한 표면의 플로팅 게이트 및 제어 게이트를 갖는비휘발성 메모리 셀 - Google Patents

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Abstract

본 발명은 불균일한 게이트 표면 영역에 의해 제어 게이트와 플로팅 게이트간 결합 계수를 증가시키는 비휘발성 메모리 셀 트랜지스터를 제공한다. 본 발명의 메모리 셀에서, 플로팅 게이트는, 게이트간 유전체와 제어 게이트 사이의 계면 표면적 뿐만 아니라, 플로팅 게이트와 게이트간 유전체 사이의 계면 표면적을 상당히 증가시키는, 편평하지 않고 불균일한 표면으로 형성된다. 결과적으로, 게이트간 커패시턴스 및 게이트 결합 계수가 상당히 증가된다. 높은 게이트 결합 계수는 높은 프로그램 및 소거 효율 및 판독 속도를 갖는 작은 크기의 고성능 메모리 셀의 제조를 가능하게 하고, 보다 낮은 동작 전압에서 동작할 수 있다. 보다 높은 게이트 결합 비율은 플래시 칩 설계를 간소화하는, 특히, 낮은 전원 전압에 대해, 메모리 셀의 동작 전압을 낮출 수 있다.

Description

불균일한 표면의 플로팅 게이트 및 제어 게이트를 갖는 비휘발성 메모리 셀{NON-VOLATILE MEMORY CELL WITH NON-UNIFORM SURFACE FLOATING GATE AND CONTROL GATE}
본 발명은 비휘발성 메모리 셀에 관한 것으로, 특히, 불균일한 표면의 플로팅 게이트 및 제어 게이트를 갖는 비휘발성 메모리 셀에 관한 것이다.
종래 기술에 따른 비휘발성 메모리 셀 구조가 도1a 및 도1b에 도시되어 있다. 도1a는 종래 메모리 장치의 워드라인에 따른 셀의 단면도를 도시하고 있고, 도1b는 비트라인을 따른 셀의 단면도를 도시하고 있다. STI 영역(11A-11B) 사이에 터널 옥사이드 영역(15)을 형성하기 위해 산화(oxidation)가 수행된다. 그리고, 도1a 및 도1b에 도시된 바와 같이, 제1 폴리실리콘층(12)(폴리1)이 증착되고 패터닝된다(patterned). 폴리실리콘층(12)은 메모리 셀의 플로팅 게이트를 형성한다. ONO(oxide-nitride-oxide) 혼합층(13)과 같은 폴리실리콘간 유전체(inter-polysilicon dielectric)가 메모리 어레이내의 폴리실리콘층(12) 위에 증착되고, 플래시 칩의 주변 영역내에서 제거된다.
ONO 혼합층(13) 위에 제2 폴리실리콘층(14)(폴리2)이 증착되고, 그 후에 텅스텐 실리사이드(tungsten silicide)(WSix), 또는 코발트 실리사이드(cobalt silicide)와 같은 다른 게이트 스택 또는 다른 층들이 증착된다. ONO 혼합층(13)은 폴리실리콘층(12)으로부터 폴리실리콘층(14)을 절연시킨다. 폴리실리콘층(14)(폴리2)에 대한 메모리 셀 제어 게이트, 및 폴리실리콘(14)이 주변 트랜지스터 게이트로 사용되는 경우에는 주변 트랜지스터 게이트를 정의하기 위해 게이트 마스크가 사용된다. 이어서, 메모리 셀에 대한 게이트 스택이 셀프-얼라인 에칭 공정(self-aligned etch process)을 이용하여 형성된다.
메모리 셀의 성능을 결정하는 중요한 파라미터는 게이트 결합 계수이다. 게이트 결합 계수는 플로팅 게이트의 전위에 중요한 영향을 준다. 보다 높은 게이트결합 계수는 플로팅 게이트의 전위를 메모리 셀의 제어 게이트에 주어진 전위에 대한 제어 게이트의 전위에 근접하게 만든다. 주어진 제어 게이트에 대한 전위가 주어진 제어 게이트 바이어스에 대한 제어 게이트의 전위에 근접할수록, 보다 높은 프로그램 및 소거 효율 및 판독 속도를 포함한, 메모리 셀의 성능이 보다 좋아진다. 높은 게이트 결합 비율은 플래시 칩 설계를 간소화하는, 특히 보다 낮은 전원 전압에 대해, 메모리 셀의 동작 전압을 낮출 수 있다.
폴리실리콘층(12)(폴리1)의 상부면은 비교적 평탄하고 균일하다. 폴리실리콘층(12)(폴리1)과 폴리실리콘층(14)(폴리2) 사이에 커패시터(폴리실리콘간 커패시터로 언급됨)가 형성된다. 폴리실리콘간 커패시터의 커패시턴스는 ONO 혼합층(13) 및 ONO 혼합층(13)과 폴리실리콘층(12, 14) 사이의 표면 영역의 두께에 의해 결정된다. ONO 두께 혼합의 일례는 각각 40/60/40 Å이다.
게이트 결합 계수를 결정하는 중요한 요인은 터널 옥사이드 커패시턴스에 대한 폴리실리콘간 커패시턴스이다. 폴리실리콘간 커패시턴스가 증가함에 따라, 그리고, 터널 옥사이드 커패시턴스가 감소함에 따라, 게이트 결합 계수는 증가한다. 터널 옥사이드 커패시턴스는, 최대 판독 전류를 제공하면서 전하 보존 특성을 보장하는 최소 두께에 기반하여 선택된 터널 옥사이드 두께에 의해 결정되고, 독립적으로 스케일링될 수 없다. 플래시 셀에서의 터널 옥사이드 두께의 일례는 약 90-95Å이다. 폴리실리콘간 커패시터의 표면적을 증가시키거나, 또는 ONO 혼합층(13)의 두께를 감소시킴으로써, 폴리실리콘간 커패시턴스가 증가될 수 있다. 그러나, ONO 혼합층 두께가 감소됨에 따라, 전하 캐리어를 보존하기 위한 플로팅 게이트의 능력이감소되기 때문에, ONO 혼합층(13)의 두께는 많이 감소될 수 없다. 통상적으로, 플래시와 같은 비휘발성 기술에서, ONO 혼합층(13)의 두께는, 플로팅 게이트내의 전하 보유력이 절충될 수 있는 값 이상의 최소 가능 값 또는 그 값에 근접하게 감소된다.
게이트 결합 계수는 또한 터널 옥사이드 표면적에 대한 폴리실리콘간 커패시터의 표면적의 비율을 증가시킴으로써 증가될 수 있다. ONO 커패시터의 표면적은 셀 액티브 폭 및 폴리실리콘층(12)과 STI 영역(11A-11B)간 오버랩을 포함한 폴리실리콘층(12)의 전체 폭, 및 폴리실리콘층(12) 측벽에 의해 결정된다. 터널 옥사이드 커패시터의 표면적은 셀 액티브 폭에 의해 결정된다. 따라서, 폴리1(층(12))과 절연막간 오버랩을 증가시킴으로써 게이트 결합이 증가될 수 있다. 이것은 폴리1-폴리1 간격을 결정하기 위해 절연막 공간(절연막 크기)을 증가시킬 필요가 있다. 그러나, 절연막 공간의 증가는 보다 큰 셀 크기를 초래한다. 사실상, 셀 크기 감소의 일반적 경향은 플래시 메모리 트랜지스터의 액티브 셀 폭에서의 감소, 절연막 간격 및 폴리실리콘(12)과 STI(11A-11B)간 오버랩의 감소를 초래하였다.
보다 작은 폴리실리콘(12)과 STI(11A-11B) 오버랩은 게이트 결합 계수를 감소시키고, 결과적으로, 프로그램 및 소거 효율과 판독 속도를 포함한 메모리 셀의 성능에 불리하게 작용한다. 따라서, 메모리 셀 트랜지스터의 크기를 축소하는 것은 종래 기술에서 셀 성능을 향상시키는 능력을 제한한다.
따라서, 메모리 칩의 성능을 저하시키지 않고 트랜지스터의 크기를 감소시킬 수 있도록 비휘발성 메모리 트랜지스터의 게이트 결합 계수를 향상시키기 위한 셀구조 및 이를 형성하기 위한 방법을 제공하는 것이 요구된다.
본 발명은 불균일한 게이트 표면 영역으로 인한 제어-플로팅 게이트 결합 계수를 증가시키는 비휘발성 메모리 셀을 제공한다. 본 발명의 메모리 트랜지스터에서, 게이트간 유전체와 제어 게이트 사이의 계면 표면적 뿐만 아니라, 플로팅 게이트와 게이트간 유전체 사이의 계면 표면적을 상당히 증가시키는, 편평하지 않고 불균일한 표면을 갖는 플로팅 게이트가 형성된다. 결과적으로, 게이트간 커패시턴스 및 게이트 결합 계수가 상당히 증가된다. 높은 게이트 결합 계수는 높은 프로그램 및 소거 효율 및 판독 속도를 갖는 작은 크기의 메모리 셀의 제작을 가능하게 한다. 본 발명의 메모리 셀은 플래시 메모리 셀, EEPROM 셀, 및 플로팅 게이트를 갖는 모든 형태의 비휘발성 메모리 셀을 포함한다.
도1a 및 도1b는 종래 스택형-게이트 비휘발성 메모리 셀의 워드라인 및 비트라인에 따른 각각의 단면도.
도2a 및 도2b는 본 발명의 제1 실시예에 따른 스택형-게이트 비휘발성 메모리 셀의 워드라인 및 비트라인에 따른 각각의 단면도.
도3a 및 도3b는 본 발명의 제2 실시예에 따른 스택형-게이트 비휘발성 메모리 셀의 워드라인 및 비트라인에 따른 각각의 단면도.
도4는 본 발명의 일실시예에 따른 스플릿-게이트 비휘발성 메모리 셀의 단면도.
도2a 및 도2b는 본 발명의 제1 실시예에 따른, 스택형-게이트 비휘발성 메모리 셀의 워드라인 및 비트라인을 따른 각각의 단면도를 도시하고 있다. 메모리 셀들을 서로로부터 절연하기 위해, LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation)과 같은 여러 형태의 기술들이 사용될 수 있다. 도2a는 STI 영역(11A-11B)이 셀을 절연하는데 사용되었지만, 다른 절연 기술이 사용될 수도 있다. 메모리 셀이 실리콘 기판상에 형성된다. 실리콘 기판 위에 터널옥사이드층(15)이 성장된다.
예를 들면, 종래의 화학적 증기 증착(CVD)을 이용하여, 터널 옥사이드(15) 위에 제1 폴리실리콘층이 증착된다. 그리고 나서, 본 발명의 제1 실시예에서는, 편평하지 않고, 불균일한 표면을 형성하는 폴리실리콘의 부가적인 증착, 예를 들면, 폴리실리콘의 반구형 입자 증착(hemispherical grained deposition)이 수행되고, 도2a 및 도2b에 도시된 바와 같은 불균일한 표면을 갖는 플로팅 게이트(22)를 형성하기 위해 폴리실리콘층의 패터닝이 뒤따른다. 반구형 입자 증착의 세부 사항은 M.Sakao 등의 "A Capacitor-Over-Bit-Line(COB) Cell with a Hemispherical-Grain Storage Node for 64Mb DRAMs" IEDM, p655-658, 1990에 논의되어 있고, 이것은 여기서 참고문헌으로 포함된다.
본 발명의 제2 실시예에서는 제1 폴리실리콘층의 통상의 CVD 후에, 예를 들면, 시드(seed) 방법을 이용하여, 편평하지 않고 불균일한 표면을 형성하기 위해, 증착된 폴리실리콘층의 형태를 수정하도록 설계된 처리 단계가 뒤따른다. 시드 방법은, 폴리실리콘층의 표면 위에 비결정 실리콘 시드를 생성하기 위해, 증착된 폴리실리콘층의 표면을 Si2H6가스로 조사(irradiating)하고, 임의의 조건하에서 고온(예로, 580℃)으로 웨이퍼를 어닐링(annealing)하는 단계를 포함한다. 시드 방법의 보다 상세한 세부사항은 H.Watanabe 등의 "Hemispherical Grained Silicon(HSG-Si) Formation on In-Situ Phosphorous Doped Amorphous-Si Using the Seed Method", SSDM, p.422-424, 1992에 논의되어 있다. 편평하지 않거나 불균일한폴리실리콘층 표면을 형성하는 다른 방법이 본 발명의 장점을 달성하기 위해 사용될 수도 있다.
두 실시예에서, 플로팅-게이트(22)는 도2a 및 도2b에 도시된 바와 같이, 편평하지 않고 불균일한(예로, 반구형 입자) 표면으로 인해, 큰 표면적을 가진다. 이 실시예에서, (STI 영역(11A-1B) 위의) 플로팅 게이트(22)의 측벽은 비교적 편평하지만, 플로팅 게이트(22)의 상부면은 도2a에 도시된 바와 같이 반구형 입자 형태를 가진다. 플로팅 게이트(22)의 반구형 입자 폴리실리콘 표면의 형성 후에, 폴리실리콘 패터닝 단계를 수행하는 것은 플로팅 게이트(22)의 측벽을 편평하게 한다.
이어서, 폴리실리콘간 유전체(23)가 플로팅 게이트(22)의 상부에 형성된다. 폴리실리콘간 유전체(23)는 통상적으로 ONO 혼합층 또는 ONON(oxide-nitride-oxide-nitride) 혼합층이다. 유전체(23)의 일부가 장치의 주변 영역으로부터 제거될 수 있다. 유전체(23)가 증착됨에 따라, 이것은 도2a 및 도2b에 도시된 바와 같이, 플로팅 게이트(22)의 불균일한, 예로, 반구형의 상부면을 따라, 편평하지 않고 불균일한, 예로, 반구형 입자 패턴으로 증착된다. 플로팅 게이트(22)와 유전체(23) 사이의 계면의 불균일한 반구형 패턴으로 인해, 이 계면의 표면적은 매우 커진다.
그리고 나서, 폴리실리콘간 유전체(23) 위에 제2 폴리실리콘 게이트층(24)이 증착된다. 텅스텐 실리사이드(WSix) 또는 코발트 실리사이드 등과 같은 다른 층들이 게이트층(24) 위에 형성될 수 있다. 게이트층(24)이 폴리실리콘간 유전체(23)의 불균일한, 예로, 반구형의 상부면 위에 증착되기 때문에, 층(24)과 유전체(24)의 계면도 역시 도2a 및 도2b에 도시된 바와 같이 불균일하고, 유전체(23)와 게이트층(24)의 계면에 보다 큰 표면적을 제공한다.
그리고 나서, 메모리 어레이 셀의 제어 게이트를 정의하기 위해 게이트 마스크 및 게이트 에칭이 수행된다. 메모리 어레이 셀의 게이트 스택은 셀프-얼라인 에칭 공정을 이용하여 형성될 수 있다. 폴리실리콘층(24)은 메모리 셀을 위한 제어 게이트를 형성한다. 주변 트랜지스터의 게이트들이 메모리 어레이 셀의 제어 게이트와 동시에 형성될 수 있다. 그리고 나서, 주지된 기술에 따라 메모리 셀 및 주변 트랜지스터의 형성을 완료하기 위해 나머지 단계들이 형성된다. 예를 들면, 도2b에 도시된 드레인 및 소스 영역(21A, 21B)을 형성하기 위해, 게이트층의 형성 후에, 도판트가 기판에 임플란팅된다.
플로팅 게이트(22)와 폴리실리콘간 유전체(23) 사이뿐만 아니라 게이트층(24)과 폴리실리콘간 유전체(23) 사이의 불균일한 계면에 의해 제공된, 증가된 폴리실리콘간 커패시터의 표면적은 폴리실리콘간 커패시턴스를 매우 증가시키고, 이것은 제어 게이트와 플로팅 게이트의 결합 계수를 상당히 증가시킨다. 2개의 폴리실리콘층과 폴리실리콘간 유전체 사이의 편평하지 않고 불균일한 3차원의 둥글고 반복적인 계면에 의해 달성된 상당히 높은 제어 게이트와 플로팅 게이트 결합 계수는, 셀 프로그램/소거 효율 및 판독 속도를 저하하지 않고, 메모리 셀 크기를 실질적으로 감소시킬 수 있게 한다.
본 발명은 플로팅-게이트 비휘발성 메모리 기술 분야에서 광범위한 응용성을 가지며, 특정한 공정 단계로 제한되지 않는다. 반복적인 입자 패턴을 가진, 편평하지 않고 불균일한 플로팅 게이트와 제어 게이트(통상적으로 폴리실리콘으로 이루어짐)의 계면은 여러 형태의 비휘발성 메모리 셀 구조 및 공정 단계뿐만 아니라, 메모리 어레이 및 주변 트랜지스터의 집적 방법(예로, EPROM, EEPROM 및 플래시 기술), 및 플로팅 게이트를 갖는 모든 형태의 비휘발성 메모리 셀에 적용될 수 있다.
도3a 및 도3b는 본 발명의 제2 실시예에 따른 스택형-게이트 비휘발성 메모리 셀의 워드라인 및 비트라인에 따른 각각의 단면도를 도시한 도면이다. 이 실시예에서, 제1 폴리실리콘층은 통상적인 CVD 증착을 이용하여 형성된다. 그리고 나서, 메모리 어레이 셀에 대한 플로팅 게이트(32)를 형성하기 위해, 증착된 폴리실리콘이 패터닝(예로, 에칭)된다. 이어서, 편평하지 않고 불균일한 표면을 갖는 폴리실리콘층, 예로, 반구형 입자의 폴리실리콘이 플로팅 게이트(32) 위에 (위에서 논의된 바와 같이) 증착되고, STI 영역(11A-11B) 위의 나머지 폴리실리콘을 제거하기 위해 에칭백(etch back) 단계가 뒤따른다. 증착 및 에칭 단계는 플로팅 게이트(32)의 불균일한, 예로, 반구형 입자로 이루어진 표면을 유지하는 방식으로 수행된다.
또다른 실시예에서, 제1 폴리실리콘층이 증착되고 패터닝된 후에, 불균일한 입자 표면을 갖는 폴리실리콘의 또다른 층의 선택적인 증착 또는 선택적인 에피택셜 성장(epitaxial growth)이 수행된다. 이전의 폴리실리콘층이 존재하는 곳에서만 선택적인 증착이 수행되고, 절연 영역(예로, STI 또는 LOCOS) 위에 남은 폴리실리콘이 없기 때문에 에칭백 단계는 필요하지 않다. 또 다른 실시예에서, 플로팅 게이트(32)의 형태는, 예를 들면, 전술된 시드 방법을 이용하여 변경된다. 두 경우 모두, 불균일한, 예로, 반구형의 플로팅 게이트(32) 형태가 도3a에 도시된 바와 같이 그것의 상부면 및 측벽을 따라 유지된다.
이어서, 플로팅 게이트(32)의 상부에 폴리실리콘간 유전체(33)(예로, ONO)가 증착되고, 주변 영역으로부터 제거된다. 유전체(33)는 플로팅 게이트(32)의 불균일한 표면을 따라 형성되기 때문에, 플로팅 게이트(32)의 불균일한 표면의 상부에 증착됨에 따라, 불균일한, 예로, 반구형의 패턴을 형성한다. 그리고 나서, 제2 폴리실리콘 게이트층(34)이 폴리실리콘간 유전체(33)의 상부에 증착된다. 게이트층(34)은 불균일한, 예로, 반구형 패턴의 유전체(33)를 따라 증착되어, 도3a 및 도3b와 같은, 불균일한 게이트층(34)과 폴리실리콘간 유전체(33) 계면을 생성하게 된다.
다음으로, 게이트층(34) 위에 또다른 유전층이 형성될 수 있다. 그리고 나서, 메모리 어레이 셀에 대한 제어 게이트를 형성하기 위해 게이트 마스크 및 에칭 단계가 수행된다. 게이트층(34)은 비휘발성 메모리 셀에 대한 제어 게이트를 형성한다. 주변 트랜지스터에 대한 게이트도 역시 게이트 마스크 및 에칭 단계 동안에 형성될 수 있다. 그리고 나서, 셀 및 주변 트랜지스터의 형성을 완성하기 위해, 주지된 공정 단계가 더 수행된다.
플로팅 게이트(32)와 유전체(33) 사이, 및 유전체(33)와 게이트층(34) 사이의 불균일한, 예로, 반구형의 계면은 플로팅 게이트(32)의 상부 및 측벽 표면을 둘러싼 폴리실리콘간 커패시터의 표면적을 매우 증가시킨다. 따라서, 도3a 및 도3b의 실시예는 주어진 셀 크기에 대해 보다 큰 게이트 결합 계수를 제공하여, 전술된 바와 같이 보다 양호한 메모리 셀 성능을 달성할 수 있다. 따라서, 장치 성능 요건의절충없이, 메모리 셀의 크기가 감소될 수 있다. 높은 게이트 결합 계수는, 높은 프로그램 및 소거 효율 및 판독 속도를 가진 작은 크기의 고성능 메모리 셀의 형성을 가능하게 하고, 보다 낮은 동작 전압에서 동작할 수 있다. 보다 높은 게이트 결합 비율은 또한 플래시 칩 설계를 간소화하는 메모리 셀, 특히, 보다 낮은 전원 전압에 대하여 동작 전압을 낮출 수 있다.
전술된 바와 같이, 본 발명은 비휘발성 메모리 기술 분야에서 광범위한 응용성을 가지며, 플로팅 게이트를 포함하는 모든 셀 기술에 응용될 수 있다. 예를 들면, 도4는 이중-폴리실리콘 스플릿-게이트 비휘발성 메모리 셀의 단면도를 나타내는데, 여기서, 플로팅 게이트(41) 및 폴리실리콘간 유전체(42)가 본 발명에 따라 형성된다. 3중-폴리실리콘 플래시 셀 및 EEPROM 셀과 같은 다른 플로팅-게이트 셀 구조도 본 발명의 특징 및 장점을 구현하기 위해 이 기술분야에서 통상의 지식을 가진 자에 의해 수정 또는 변경될 수 있다.
상기의 실시예에서는, 폴리실리콘간 커패시턴스에 주로 초점을 맞추었지만, 이 기술분야에서 통상의 지식을 가진 자는, 보다 큰 효과적인 커패시턴스가 요구되는 비휘발성 메모리 셀의 다른 영역에 본 발명의 사상을 적용할 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면 메모리 칩의 성능을 저하시키지 않고 트랜지스터의 크기를 감소시킬 수 있도록 비휘발성 메모리 트랜지스터의 게이트 결합 계수를 향상시키기 위한 셀 구조 및 이를 형성하기 위한 방법이 제공된다.
여기서, 본 발명이 특정한 실시예를 참조하여 설명되었지만, 다양한 수정, 변경 및 대체가 앞의 설명에서 의도되었고, 일부 예에서는, 본 발명의 일부 특징들이 제시된 것과 같은 본 발명의 범위에서 벗어나지 않는 한, 다른 특징의 사용없이 적용될 수 있다는 것이 이해될 것이다. 따라서, 본 발명의 본질적인 범위 및 사상에서 벗어나지 않는 한, 본 발명의 원리에 특정한 상황 또는 물질을 적응시키기 위해 많은 변경들이 이루어질 수 있다. 본 발명은 기재된 특정 실시예로 제한되지 않고, 청구범위의 범주내에 있는 모든 실시예 및 등가물을 포함하도록 의도된다. 여러 처리 기술이, 각각의 게이트간 커패시턴스를 증가시키기 위해, 편평하지 않고 불균일한 플로팅 게이트와 제어 게이트 계면을 형성하는데 사용될 수 있다.

Claims (36)

  1. 비휘발성 메모리 셀을 형성하기 위한 방법에 있어서,
    반도체 영역의 위에, 상기 반도체 영역으로부터 절연되는 적어도 하나의 불균일한(non-uniform) 표면을 갖는 플로팅 게이트를 형성하는 단계;
    유전체가 불균일한 표면을 포함하도록, 상기 플로팅 게이트의 불균일한 표면 위에 상기 유전체를 형성하는 단계;
    상기 유전체와의 계면이 불균일하도록, 상기 유전체의 불균일한 표면 위에 제어 게이트층을 형성하는 단계; 및
    제어 게이트를 형성하기 위해 상기 제어 게이트층을 패터닝하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 플로팅 게이트는 폴리실리콘으로 이루어지는
    방법.
  3. 제1항에 있어서,
    상기 제어 게이트층은 폴리실리콘으로 이루어지는
    방법.
  4. 제1항에 있어서,
    상기 플로팅 게이트의 불균일한 표면은 반구형 입자로 된 표면(hemispherical grained surface)인
    방법.
  5. 제1항에 있어서,
    상기 유전체의 불균일한 표면은 상기 플로팅 게이트의 반구형 입자로 된 표면의 윤곽을 따르는 반구형 입자로 된 표면인
    방법.
  6. 제1항에 있어서,
    상기 플로팅 게이트의 불균일한 표면은, 상기 플로팅 게이트의 표면 위에 비결정 실리콘 시드(seeds)를 생성하기 위해 상기 플로팅 게이트의 표면을 Si2H6가스로 조사(irradiating)하고, 상기 플로팅 게이트층을 어닐링(annealing)함으로써 형성되는
    방법.
  7. 제1항에 있어서,
    상기 플로팅 게이트를 형성하는 단계는,
    제1 폴리실리콘층을 형성하는 단계; 및
    상기 불균일한 표면을 형성하기 위해 상기 제1 폴리실리콘층 위에 폴리실리콘 입자(grains)를 증착하는 단계를 포함하는
    방법.
  8. 제7항에 있어서,
    상기 폴리실리콘 입자를 증착한 후에, 상기 플로팅 게이트를 형성하기 위해 상기 제1 폴리실리콘층을 패터닝하는 단계
    를 더 포함하는 방법.
  9. 제7항에 있어서,
    상기 플로팅 게이트가 자신의 상부 및 측벽 표면을 따라 불균일한 표면을 갖도록, 상기 폴리실리콘 입자를 증착하기 전에, 상기 플로팅 게이트를 형성하기 위해 상기 제1 폴리실리콘층을 패터닝하는 단계
    를 더 포함하는 방법.
  10. 제9항에 있어서,
    상기 셀을 다른 인접 셀들로부터 절연시키는 절연 영역의 일부분 위에 증착된 폴리실리콘 입자를 제거하는 단계
    를 더 포함하는 방법.
  11. 제7항에 있어서,
    상기 플로팅 게이트가 자신의 상부 및 측벽 표면을 따라 불균일한 표면을 갖도록, 상기 플로팅 게이트를 형성하기 위해 상기 제1 폴리실리콘층을 패터닝한 후에, 상기 제1 폴리실리콘층에 불균일한 입자로 된 폴리실리콘의 선택적인 증착이 뒤따르는 단계
    를 더 포함하는 방법.
  12. 제7항에 있어서,
    상기 플로팅 게이트가 자신의 상부 및 측벽 표면을 따라 불균일한 표면을 갖도록, 상기 플로팅 게이트를 형성하기 위해 상기 제1 폴리실리콘층을 패터닝한 후에, 상기 제1 폴리실리콘층에 불균일한 입자로 된 폴리실리콘의 선택적인 에피택셜 성장(epitaxial growth)이 뒤따르는 단계
    를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 불균일한 입자로 된 폴리실리콘은 반구형 입자로 된 폴리실리콘인
    방법.
  14. 제1항에 있어서,
    상기 유전체는 옥사이드-나이트라이드-옥사이드 혼합층으로 이루어지는
    방법.
  15. 제1항에 있어서,
    상기 유전체는 옥사이드-나이트라이드-옥사이드-나이트라이드 혼합층으로 이루어지는
    방법.
  16. 비휘발성 메모리 셀에 있어서,
    반도체 영역의 위에, 상기 반도체 영역으로부터 절연되는 플로팅 게이트 - 상기 플로팅 게이트는 실질적으로 불균일한 상부면을 가짐 - ;
    상기 플로팅 게이트의 불균일한 표면 위에 형성되는 유전체 - 상기 유전체는 상기 플로팅 게이트의 불균일한 표면의 윤곽을 따르는 불균일한 표면을 포함함 - ; 및
    상기 유전체의 불균일한 표면 위에 형성되는 제어 게이트 - 상기 제어 게이트는 상기 유전체의 불균일한 표면의 윤곽을 따르는 불균일한 표면을 포함함 -
    를 포함하는 비휘발성 메모리 셀.
  17. 제16항에 있어서,
    상기 플로팅 게이트 및 상기 제어 게이트는 폴리실리콘으로 이루어지는
    비휘발성 메모리 셀.
  18. 제16항에 있어서,
    상기 유전체는 옥사이드-나이트라이드-옥사이드 혼합층으로 이루어지는
    비휘발성 메모리 셀.
  19. 제16항에 있어서,
    상기 유전체는 옥사이드-나이트라이드-옥사이드-나이트라이드 혼합층으로 이루어지는
    비휘발성 메모리 셀.
  20. 제16항에 있어서,
    상기 플로팅 게이트의 불균일한 상부면은 반구형 입자로 된 표면인
    비휘발성 메모리 셀.
  21. 제20항에 있어서,
    상기 유전체의 불균일한 표면은 상기 플로팅 게이트의 반구형 입자로 된 표면의 윤곽을 따르는 반구형 입자로 된 표면인
    비휘발성 메모리 셀.
  22. 제20항에 있어서,
    상기 제어 게이트의 불균일한 하부면은 상기 유전체의 반구형 표면의 윤곽을 따르는 반구형 표면인
    비휘발성 메모리 셀.
  23. 제16항에 있어서,
    상기 플로팅 게이트의 불균일한 상부면은, 상기 플로팅 게이트의 표면 위에 비결정 실리콘 시드를 생성하기 위해 상기 플로팅 게이트의 표면을 Si2H6가스로 조사하고, 상기 플로팅 게이트층을 어닐링함으로써 형성되는
    비휘발성 메모리 셀.
  24. 제16항에 있어서,
    상기 플로팅 게이트의 불균일한 상부면은 제1 폴리실리콘층 위에 반구형 폴리실리콘 입자를 증착함으로써 형성되는
    비휘발성 메모리 셀.
  25. 제24항에 있어서,
    상기 제1 폴리실리콘층은 상기 반구형 폴리실리콘 입자를 증착하기 전에, 상기 플로팅 게이트를 형성하기 위해 패터닝되는
    비휘발성 메모리 셀.
  26. 제24항에 있어서,
    상기 제1 폴리실리콘층은 상기 반구형 폴리실리콘 입자를 증착한 후에, 상기 플로팅 게이트를 형성하기 위해 패터닝되는
    비휘발성 메모리 셀.
  27. 제16항에 있어서,
    상기 메모리 셀은 EPROM, EEPROM 및 플래시 셀 중 하나인
    비휘발성 메모리 셀.
  28. 반도체 메모리 셀에 있어서,
    그 사이에 채널 영역을 형성하는 드레인 영역 및 소스 영역;
    상기 채널 영역 위에, 상기 채널 영역으로부터 절연되어 확장된 플로팅 게이트 - 상기 플로팅 게이트는 적어도 하나의 실질적으로 불균일한 표면을 가짐 - ; 및
    상기 플로팅 게이트 위에, 상기 플로팅 게이트로부터 절연되는 제어 게이트
    를 포함하고,
    여기서, 상기 메모리 셀은 비휘발성 메모리 셀인
    메모리 셀.
  29. 제28항에 있어서,
    상기 플로팅 게이트의 불균일한 표면은 상기 제어 게이트에 가장 근접한 플로팅 게이트의 표면인
    메모리 셀.
  30. 제28항에 있어서,
    상기 플로팅 게이트 및 상기 제어 게이트를 구성하는 층들 중 적어도 하나는 폴리실리콘으로 이루어지는
    메모리 셀.
  31. 제28항에 있어서,
    상기 플로팅 게이트는,
    제1 폴리실리콘층; 및
    반구형 입자로 된 폴리실리콘을 포함하는
    메모리 셀.
  32. 제31항에 있어서,
    상기 플로팅 게이트는 유전체에 의해 상기 제어 게이트로부터 절연되고, 상기 유전체는 상기 유전체와 플로팅 게이트간 계면 및 상기 유전체와 제어 게이트간 계면의 각각에서 불균일한 표면을 갖는
    메모리 셀.
  33. 제28항에 있어서,
    상기 유전체 상부의 제어 게이트는 폴리실리콘으로 이루어지는
    메모리 셀.
  34. 제28항에 있어서,
    상기 플로팅 게이트는 자신의 상부 및 측벽 표면의 각각에서 불균일한 표면을 갖는
    메모리 셀.
  35. 제28항에 있어서,
    상기 메모리 셀을 인접한 메모리 셀로부터 절연하기 위해 구성된 절연 영역 - 여기서, 상기 플로팅 게이트는 상기 절연 영역과 오버랩됨 -
    을 더 포함하는 메모리 셀.
  36. 제28항에 있어서,
    상기 메모리 셀을 인접한 메모리 셀 구조로부터 절연하기 위해 구성된 절연 영역 - 여기서, 상기 플로팅 게이트는 상기 절연 영역과 오버랩되지 않음 -
    을 더 포함하는 메모리 셀.
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