DE3922423C2 - Ferroelektrischer Speicher - Google Patents

Ferroelektrischer Speicher

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Description

Die Erfindung bezieht sich auf einen ferroelektrischen Speicher gemäß Oberbegriff des Anspruches 1.
Ein derartiger ferroelektrischer Speicher ist bei­ spielsweise aus der DE 26 27 249 A1 bekannt, bei dem zur Vermeidung einer langsamen Aufladung die nicht angesteuer­ ten Leiterbahnen auf Massepotential gehalten werden, wäh­ rend an den angesteuerten Leiterbahen nahezu die volle Spannung erscheint. Zu diesem Zweck sind Schalttransistoren vorgesehen, die im Ruhezustand niederohmig sind und als Ab­ leitwiderstände wirken, die bei der Ansteuerung der ent­ sprechenden Leiterbahn hochohmig werden. Allerdings kann bei dem bekannten Speicherelement, bei dem als Speichermedium ein bipolar aufgeladener, in Form einer Folie oder einer dünnen Schicht ausgebildeter Elektret dient, ein Übersprechen zwischen benachbarten Speicherzellen nicht in zufriedenstellender Weise verhindert werden.
Aus der US 3 159 820 ist eine ferroelektrische Speichervorrichtung bekannt, bei der die Auskoppelschaltung über Kapazitäten geringer Eingangsimpedanz an die Speicherzellen angeschlossen ist, um bei der Strommessung den negativen Einfluß der nicht selektierten Speicherelemente zu verringern.
Es ist allgemein bekannt, daß ferroelektrisches Material eine Hystereseeigenschaft aufweist, so daß Daten unter Verwendung der Hystereseeigenschaft gespeichert werden können. Fig. 8 zeigt die Hystereseeigenschaft, wobei die Abszisse die elektrische Feldstärke E und die Ordi­ nate die Polarisationsintensität P bezeichnet. In der Zeichnung bedeutet Ec ein elektrisches Feld, das eine umzupolende Polarisationsrichtung verursacht, oder das elektrische Feld (sogenannte Koerzitiv-Feldstärke), welches auftritt, wenn der Polarisationswert bei "0" gesetzt ist. Es bezeichnet ein elektrisches Feld (als invertiertes elektrisches Feld bezeichnet), welches die Umkehr der Richtung der Hystereseschleife verursacht. Wenn die elektrische Feldstärke 0 beträgt, wird die Po­ larisation wie in Fig. 8 gezeigt in einen der beiden Zustände A und C gesetzt, die jeweils entsprechend den digitalen Signalen "1" und "0" gesetzt werden. D. h. wenn die Polarisation in den Zustand A gesetzt wird, wird ein digitales Signal "1" gespeichert, und wenn die Polarisation sich im Zustand C befindet, wird ein digi­ tales Signal "0" gespeichert.
Es soll angenommen werden, daß ein Signal "1" in dem ferroelektrischen Material gespeichert ist und die Po­ larisation sich im Zustand A befindet. Falls bei dieser Bedingung ein positiver ausgehender Ausleseimpuls Ec an das ferroelektrische Material angelegt wird, ändert sich der Polarisationszustand von A nach B und wird erneut nach A zurückgesetzt. Dabei ist die Änderung der Pola­ risationsintensität für den Änderungsbetrag von Er klein, so daß die Variation der mit dem ferroelektri­ schen Material zusammenhängenden Kapazität CL klein sein wird. Im Gegensatz dazu, wenn ein Signal "0" in dem ferroelektrischen Material gespeichert ist und die Po­ larisation im Zustand C ist, und ein positiv ausgehender Ausleseimpuls Ec angelegt wird, ändert sich der Polari­ sationszustand von C nach D, und wird erneut auf C zu­ rückgesetzt. Da diesmal die Änderung der Polarisations­ intensität zwischen den Polarisationszuständen C und D groß ist, wird eine große Variation in der Kapazität CL verursacht. Auf diese Weise ist die Kapazitätsänderung klein, wenn ein Signal "1" gespeichert wird, und man erhält ein kleines Ausgangssignal, und wenn das Signal "0" gespeichert ist, ist die Kapazitätsänderung groß, und man erhält ein großes Ausgangssignal. Damit können die "1"- und "0"-Zustände entsprechend dem Ausgang bestimmt wer­ den, und als Folge davon können Daten ausgelesen wer­ den, und als Folge davon können Daten ausgelesen wer­ den.
Wie aus Fig. 8 ersichtlich, kann ein Aufnahmeimpuls mit dem Spannungspegel Es angelegt sein, um den Polarisa­ tionszustand des ferroelektrischen Materials von "0" nach "1" zu ändern, und ein Impuls mit dem Spannungspe­ gel -Es kann angelegt sein, um den Polarisationszustand von "1" nach "0" zu ändern.
Der Erfindung liegt die Aufgabe zugrunde, einen fer­ roelektrischen Speicher zur Verfügung zu stellen, bei dem ein Übersprechen zwischen benachbarten Speicherzellen ver­ mindert werden kann.
Diese Aufgabe wird durch einen ferroelektrischen Spei­ cher mit den Merkmalen des Anspruches 1 gelöst.
Eine bevorzugte Weiterbildung der Erfindung ist im Un­ teranspruch 2 angegeben.
Weitere Einzelheiten, Aspekte und Vorteile der Erfin­ dung ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung. Es zeigt:
Fig. 1 eine schematische Ansicht zur Veranschaulichung eines ferroelektrischen Speichers gemäß der Erfindung;
Fig. 2 einen ferroelektrischen Speicher mit einer Schaltung zum Verhindern des Übersprechens zwischen benachbarten Speicherzellen;
Fig. 3 eine äquivalente Schaltung des ferroelektrischen Speichers gemäß Fig. 2;
Fig. 4 einen ferroelektrischen Speicher entsprechend einem Ausführungsbeispiel der vorliegenden Er­ findung;
Fig. 5 eine äquivalente Schaltung des ferroelektrischen Speichers gemäß Fig. 4;
Fig. 6 und 7 den detaillierten Aufbau der in dem oben ge­ nannten Ausführungsbeispiel verwendeten Auswahl­ einrichtung; und
Fig. 8 die Hystereseeigenschaft eines ferroelektrischen Materials.
Fig. 1 zeigt einen ferroelektrischen Speicher entspre­ chend einem Ausführungsbeispiel der Erfindung. Wie es in Fig. 1 gezeigt ist , weist der ferroelektrische Speicher 1 einen ferroelektrischen Dünnfilm 3 von 0,3 µm Dicke auf, der auf der Oberfläche eines isolierenden Substrates, das eine Dicke von 200 µm zur Erreichung einer genügend großen mechanischen Festigkeit aufweist, gebildet ist. Das Material des Substrates 2 kann aus Glas, Keramik, Metall, polymeres Material, Halbleitermaterial oder dergleichen entsprechend der jeweiligen Anwendung aus­ gewählt sein. Für das Material des ferroelektrischen Dünnfilmes 3 kann ein anorganisches Material wie z. B. Blei-Zirkon-Titanat (PZT) oder Bariumtitanat (BaTiO3) oder KNO3, oder polymeres Material wie z. B. Vinyliden­ fluorid-Reihen-Copolymer verwendet werden. Ein erster Elektrodenaufbau 4, der eine Vielzahl von parallel mit einem gleichmäßigen Abstand angeordneter Streifenelek­ troden, die sich in einer Richtung (X-Richtung) er­ strecken, aufweist, ist zwischen dem Substrat 2 und dem ferroelektrischen Dünnfilm 3 angeordnet. Ferner ist ein zweiter Elektrodenaufbau 5, der eine Vielzahl von Streifenelektroden aufweist, welche so angeordnet sind, daß sie sich in einer Richtung (Y-Richtung) senkrecht zur Feldrichtung der Streifenelektroden des ersten Elektrodenaufbaus 4 erstrecken, auf der entgegengesetz­ ten (oberen) Oberfläche des ferroelektrischen Dünnfilmes 3 angeordnet. Der erste und der zweite Elektrodenaufbau 4 und 5 ist jeweils aus Al, TiW, Mo, Ta oder dergleichen gebildet. Die Dicke von jeder Streifenelektrode beträgt 0,1 um, dessen Breite 0,5 um, und der Abstand zwischen benachbarten Streifenelektroden beträgt 0,5 um. Gemein­ same Elektroden 6 und 7 sind auf denjenigen Abschnitten des Substrates 2 angeordnet, die von dem ersten und dem zweiten Elektrodenaufbau 4 und 5 getrennt sind, und sind so angeordnet, daß sie sich in die jeweiligen Feldrich­ tungen der Streifenelektroden des ersten und des zweiten Elektrodenaufbaues 4 und 5 wie in Fig. 1 gezeigt er­ strecken. Ferner sind fotoleitende Elemente 8 und 9 auf und zwischen den jeweiligen gemeinsamen Elektroden 6 und 7 und den jeweiligen Elektrodenaufbauten 4 und 5 als Auswahleinrichtung zum selektiven Verbinden der gemein­ samen Elektroden 6, 7 mit den Enden der Streifenelek­ troden der ersten und zweiten Elektrodenaufbauten 4, 5 gebildet. Amorphes Silizium, kristallines Silizium, Polyvenylcarvazol (PVK) oder dergleichen wird als Mate­ rial für die fotoleitenden Elemente 8 und 9 unter Beachtung der Antwortzeit und des Widerstandes verwen­ det.
Bei der Herstellung des ferroelektrischen Speichers 1 wird zunächst das Material des Substrates 2 entsprechend dem verwendeten ferroelektrischen Material ausgewählt. D. h., wenn der ferroelektrische Dünnfilm aus einem anorganischen Material wie z. B. PZT oder BaTiO3 gebil­ det wird, kann es notwendig sein, den Wärmebehandlungs­ prozeß bei hoher Temperatur durchzuführen, um die Kri­ stallrichtung zu steuern, wobei organisches polymeres Material für das Material des Substrates 2 nicht geeig­ net ist. In diesem Fall wird es bevorzugt, Wafer aus amorphem Silizium, einkristallinem Silizium, Saphirein­ kristall oder dergleichen, oder andere anorganische, hitzebeständige Wafer als Substrat 2 zu verwenden. In dem Falle, wo zur Bildung des ferroelektrischen Dünn­ filmes Venylidenfluorid-Reihen-Copolymere oder Venyli­ dencyanit-Reihen-Copolymere verwendet werden, ist es möglich, die Bildung eines Überzugfilmes und einen Trocknungsprozeß bei niedriger Temperatur zu bewirken, und daher kann zur Bildung des Substrates 2 auch ther­ moplastisches Material verwendet werden.
Da zumindest der Oberflächenabschnitt des Substrates 2 isolierend sein muß, ist es notwendig, den Oberflächen­ abschnitt eines elektrisch leitenden Substrates wie z. B. eines Metallsubstrates zu oxidieren, oder einen dün­ nen isolierenden Film aus SiO2, Al2O3 oder dergleichen auf der Oberfläche des Substrates zu bilden.
Fig. 2 zeigt ein Ausführungsbeispiel, bei dem eine Gegenmaßnahme zum Verhindern des Übersprechens zwischen der ausgewählten Speicherzelle und einer be­ nachbarten Speicherzelle bei dem obigen ferroelektri­ schen Speicher zur Verbesserung des Rauschabstandes vorgenommen ist.
Fig. 2 stellt ein Diagramm zur Erläuterung eines Aus­ führungsbeispieles eines ferroelektrischen Speichers dar, bei dem eine Einrichtung zum Verhindern des Über­ sprechens vorgesehen ist. Fig. 3 zeigt ein Schaltdia­ gramm der äquivalenten Schaltung der ausgewählten Spei­ cherzelle 21 bei dem Ausführungsbeispiel nach Fig. 2. In Fig. 3 stellt CX die resultierende Kapazität dar von Speicherzellen, die bei den Schnittpunkten (X-Richtung) zwischen einer ausgewählten Elektrode von den Streifen­ elektroden des ersten Elektrodenaufbaues 4 und den nicht ausgewählten Elektroden des zweiten Elektrodenaufbaues 5 angeordnet sind, und CY stellt die resultierende Kapa­ zität von Speicherzellen dar, die bei den Schnittpunkten (Y-Richtung) zwischen den nicht ausgewählten Elektroden der Streifenelektroden des ersten Elektrodenaufbaues 4 und einer ausgewählten Elektrode der Streifenelektroden des zweiten Elektrodenaufbaues 5 angeordnet sind. Da die nicht ausgewählten Streifenelektroden des ersten und des zweiten Elektrodenaufbaues 4 und 5 geerdet sind, kann in diesem Fall die resultierende Kapazität CXY der nicht ausgewählten Speicherzellen vernachlässigt werden.
Wie in Fig. 2 gezeigt, sind die Auswahleinrichtungen 8 und 9 zum selektiven Verbinden des ersten und des zwei­ ten Elektrodenaufbaues 4 und 5 mit den jeweiligen ge­ meinsamen Elektroden 6 und 7 jeweils aus gepaarten Schaltern 8a, 8b oder 9a, 9b, die mit den jeweiligen Streifenelektroden verbunden sind, gebildet. Die mit den jeweiligen Streifenelektroden des ersten Elektrodenauf­ baues 4 verbundenen Schalter 8a sind sämtlich mit der Treiberschaltung 81 zum Erzeugen einer Abgabe eines Einschreibimpulses über die erste gemeinsame Elektrode 6 verbunden, und die Schalter 8b sind sämtlich geerdet.
Vorzugsweise sind die mit den jeweiligen Streifenelek­ troden des zweiten Elektrodenaufbaues 5 verbundenen Schalter 9a sämtlich über die zweite gemeinsame Elek­ trode 87 mit dem Ausgangsverstärker 82 verbunden, und die Schalter 9b sind sämtlich geerdet. Einer der Schal­ ter 8a und 8b oder der Schalter 9a und 9b wird einge­ schaltet, während der andere Schalter ausgeschaltet wird. Bei dem obigen Aufbau sind die nicht ausgewählten Streifenelektroden sämtlich geerdet. Bei diesem Fall ist die Ausgangsimpedanz der Treiberschaltung 81 beträcht­ lich kleiner als die Impedanz (1/ω CY) aufgrund der resultierenden Kapazität CY gesetzt, und die Eingangs­ impedanz des Verstärkers 82 ist beträchtlich kleiner als die Impedanz (1/ω CX) der resultierenden Kapazität CX gesetzt. Dadurch wird sichergestellt, daß eine Spannung an die ausgewählte Speicherzelle 21 angelegt werden kann, ohne die Spannung beim Punkt A in Fig. 3 hin­ sichtlich der Ausgangsspannung der Treiberschaltung 81 zu verringern, und daß der größte Teil des durch die ausgewählte Speicherzelle fließenden Stromes an den Verstärker 81 angelegt werden kann, wodurch das Auslesen von Daten aus der ausgewählten Speicherzelle mit hoher Zuverlässigkeit erfolgt. Da die Kapazitäten CX und CY der zur ausgewählten Speicherzelle benachbarten Zellen geerdet sind, wie deutlich aus Fig. 2 ersichtlich, fließt entsprechend diesem Ausführungsbeispiel der größte Teil des Auslesestromes über die ausgewählte Speicherzelle in den Verstärker, so daß Daten aus der ausgewählten Speicherzelle korrekt gelesen werden kann, ohne einen Einfluß durch CX und CY zu erhalten oder ein übersprechen zu verursachen.
Fig. 4 zeigt in einem Diagramm ein Ausfüh­ rungsbeispiel der Erfindung, bei dem das Übersprechen verhindert wird, und Fig. 5 stellt eine äquivalente Schaltung einer ausgewählten Speicherzelle bei dem Ausführungsbei­ spiel dar. Wie in Fig. 4 gezeigt, sind die Enden der Streifenelektroden des ersten und des zweiten Elektro­ denaufbaues, die nicht mit den Auswahleinrichtungen 8 und 9 verbunden sind, über jeweilige Widerstände R geerdet. Wie bei der vorherigen Ausführungsform ist jede der Auswahleinrichtungen 8 und 9 zum selektiven Verbin­ den der Streifenelektroden der ersten und zweiten Elek­ trodenaufbauten 4 und 5 mit den ersten und zweiten ge­ meinsamen Elektroden 6 und 7 aus einer Vielzahl von ge­ paarten parallelen Schaltern 8a und 8b oder 9a und 9b gebildet, wobei jedes Paar mit einem entsprechenden Paar der Streifenelektroden verbunden ist. Bei diesem Aus­ führungsbeispiel sind beide Schalter 8a und 8b oder 9a und 9b in dieselbe Schaltpositionen gesetzt. Ferner weist jede der ersten und der zweiten gemeinsamen Elek­ troden 6 und 7 ein Paar von gemeinsamen Elektroden­ abschnitten 6a und 6b oder 7a und 7b auf. Der über den Schaltabschnitt 8 mit dem ersten Elektrodenaufbau 4 verbundene gemeinsame Elektrodenabschnitt 6a ist mit dem Ausgangsanschluß des Verstärkers 83 verbunden, und der über den Schaltabschnitt 8 mit dem ersten Elektroden­ aufbau 4 verbundene gemeinsame Elektrodenabschnitt 6b ist mit dem negativen Eingangsanschluß des Verstärkers 83 verbunden. Der positive Eingangsanschluß des Ver­ stärkers 83 ist mit der Treiberschaltung 81 zum Erzeugen eines Lese/Schreib-Impulses verbunden. Der über den Schaltabschnitt 9 mit dem zweiten Elektrodenaufbau 5 verbundene gemeinsame Elektrodenabschnitt 7a ist mit dem negativen Eingangsanschluß des Verstärkers 82 verbunden, und der über den Schaltabschnitt 9 mit dem zweiten Elektrodenaufbau 5 verbundene gemeiname Elektroden­ abschnitt 7b ist über den Widerstand Rf mit dem Aus­ gangsanschluß des Verstärkers 82 verbunden. Der positive Eingangsanschluß des Verstärkers 82 ist geerdet. Auf diese Weise bilden die Verstärker 82 und 83 jeweils eine Schaltung mit negativer Rückkopplung.
Da jede Auswahleinrichtung den EIN-Widerstand aufweist, kann die äquivalente Schaltung der ausgewählten Spei­ cherzelle, wie in Fig. 5 gezeigt, erhalten werden. Wie oben beschrieben, bilden die Verstärker 82 und 83 je­ weils eine invertierende Schaltung, wobei EIN-Widerstände r1, r2, r3 und r4 der Auswahleinrichtung in den Schaltungen mit negativer Rückkopplung enthalten sind. Unter der Annahme, daß die offene Schleifenverstärkung der Ver­ stärker 83 gleich α1 beträgt, beträgt die Ausgangsimpe­ danz des Verstärkers 83 gleich r2/α1, wenn die Trei­ berschaltung 81 vom Punkt A in Fig. 5 aus gesehen wird. Da in diesem Fall die Ausgangsimpedanz vernachlässigt werden kann, falls α1 genügend größer als r2 ist, kann eine Auslesespannung an die ausgewählte Speicherzelle angelegt werden, ohne einen Einfluß der resultierenden Kapazität CY, die das Übersprechen verursacht, zu em­ pfangen. Unter der Annahme, daß die offene Schleifen­ verstärkung des Verstärkers 82 gleich α2 beträgt, be­ trägt ferner die Eingangsimpedanz des Verstärkers 82 gleich (r3+Rf)/ α2, was sich aus der Sicht des Punktes B in Fig. 18 ergibt. Da in diesem Fall die Eingangsim­ pedanz vernachlässigt werden kann, falls α2 genügend größer als (r3+Rf) beträgt, wird kein Strom von der ausgewählten Speicherzelle in den resultierenden Kon­ densator CX, der das Übersprechen verursacht, fließen. Damit wird der größte Teil des Stromes an den Ausgangs­ verstärker 82 angelegt, womit Daten mit hohe Zuverläs­ sigkeit ausgelesen werden können. Da der Einfluß durch den EIN-Widerstand des Schalters eliminiert werden kann, können bei dem Schaltungsaufbau dieses Ausführungsbei­ spieles die Daten im Vergleich mit dem vorigen Ausfüh­ rungsbeispiel zuverlässiger ausgelesen werden.
Fig. 6 und 7 zeigen den Aufbau der Auswahleinrichtung, die den gleichzeitigen EIN-AUS-Betrieb im Hinblick auf die gepaarten Elektrodenabschnitte 6a und 6b oder 7a und 7b, die in dieser Ausführungsform verwendet werden, be­ wirken kann.
Fig. 6 zeigt ein Ausführungsbeispiel, bei dem Halblei­ terschalter als die Auswahleinrichtung verwendet werden, und Fig. 7 zeigt einen CMOS-Schalter, der als ein Bei­ spiel des Halbleiterschalters verwendet wird.
Wie in Fig. 6 gezeigt, sind zwei parallele Halbleiter­ schalter 86 als Auswahleinrichtung mit jeder der Strei­ fenelektroden des ersten und des zweiten Elektrodenauf­ baues verbunden, und gepaarte Halbleiterschalter 86 sind mit gemeinsamen Elektrodenabschnitten 8a und 8b oder 7a und 7b verbunden. Das Steuergate von jedem Halbleiter­ schalter ist mit dem Decoder 87, der als Steuerabschnitt arbeitet, verbunden. Jedes Paar von Halbleiterschaltern wird als Reaktion auf Auswahlsignale, die vom Decoder 87 entsprechend eines Steuersignales von einer Steuer­ schaltung (nicht gezeigt) erzeugt sind, gesteuert, und damit werden dessen Schaltabschnitte zur gleichen Zeit gesteuert. Wie in Fig. 7 gezeigt, weist der als ein Beispiel eines Halbleiterschalters 86 verwendete CMOS-Schalter einen aus den CMOS-Transistoren Tr 1 und Tr 2 gebildeten Schalttransistorabschnitt 88 und einen Ladungslöschungstransistorabschnitt 89 mit CMOS-Transi­ storen Tr 3 und Tr 4, die mit den Ausgangsanschlüssen der Schalttransistoren verbunden sind und eine Fläche auf­ weisen, die ungefähr halb so groß wie die der Schalt­ transistoren ist, auf. Der so gebildete Halbleiter­ schalter ist bei seinem Eingangsanschluß Vin mit dem ersten gemeinsamen Elektrodenabschnitt 6a oder 6b und bei seinem Ausgangsanschluß Vout mit dem ersten Elek­ trodenaufbau 4 verbunden. Die Gateelektroden der Tran­ sistoren Tr 1 und Tr 4 sind zusammen verbunden, und die Gateelektroden der Transistoren Tr 2 und Tr 3 sind mit­ einander verbunden. Ferner sind diese Elektroden mit dem Decoder 87 zum Empfangen von Signalen in einer inver­ tierten Relation verbunden. Die Source-Drain-Pfade der Transistoren Tr 3 und Tr 4 des Ladungslöschungstransistor­ abschnittes 89 sind kurzgeschlossen, und lediglich des­ sen Gatekapazitäten werden verwendet. Das Gate des Transistors Tr 3 wird mit einem Signal in einer inver­ tierten Relation hinsichtlich eines Signales, das an das Gate des Transistors Tr 1 angelegt ist, versorgt, so daß das Leck des Gatesignales kompensiert wird, welches ver­ ursacht wird, wenn der Transistor Tr 1 durch den Transi­ stor Tr 3 ausgeschaltet wird. Dies gilt auch für die Be­ ziehung zwischen den Transistoren Tr 2 und Tr 4. Durch die Verwendung der Auswahleinrichtung kann die Einrichtung zum mechanischen Betreiben des Lichtstrahles weggelassen werden, und es kann ein Hochgeschwindigkeitsbetrieb er­ reicht werden.
Der Auslesebetrieb kann durch die Verwendung der Schal­ tung dieses Ausführungsbeispieles zuverlässig bewirkt werden. Wenn jedoch Daten in eine ausgewählte Speicher­ zelle in der Schaltung geschrieben werden, kann es vor­ kommen, daß die Daten in eine dazu benachbarte Spei­ cherzelle geschrieben werden. Dies kann auftreten, da dieselbe Spannung an die Kondensatoren CL und CY ange­ legt ist, falls angenommen wird, daß ein Schaltungs­ abschnitt zwischen dem Punkt C und dem Ausgangsanschluß der äquivalenten Schaltung nach Fig. 5 geerdet ist.

Claims (2)

1. Ferroelektrischer Speicher mit:
einem ferroelektrischen Dünnfilm (3) mit einer ersten und einer zweiten Oberfläche, die sich gegenüberstehen;
einem ersten Elektrodenaufbau (4) mit einer Vielzahl von Streifenelektroden, die parallel auf der ersten Oberflä­ chen des ferroelektrischen Dünnfilmes (3) angeordnet sind;
einem zweiten Elektrodenaufbau (5) mit einer Vielzahl von Streifenelektroden, die parallel auf der zweiten Oberfläche des ferroelektrischen Dünnfilmes (3) angeord­ net sind und die Streifenelektroden des ersten Elektro­ denaufbaues (4) schneiden;
einer ersten Elektrodenanordnung (6) und einer zweiten Elektrodeanordnung (7), die separat von den Endab­ schnitten des jeweiligen ersten und des zweiten Elektro­ denaufbaues (4, 5) angeordnet sind und sich jeweils in die Richtung erstrecken, in der die Streifenelektroden des ersten und des zweiten Elektrodenaufbaues (4, 5) an­ geordnet sind; und
einer Auswahleinrichtung (8, 9) zum jeweiligen Verbinden des ersten und des zweiten Elektrodenaufbaues (4, 5) mit der ersten und der zweiten Elektrodenanordnung (6, 7) und zum selektiven Aktivieren von zumindest einer Elek­ trode von den Streifenelektroden des ersten und des zweiten Elektrodenaufbaues (4, 5);
dadurch gekennzeichnet, daß
sämtliche Streifenelektroden über Widerstände (R) geer­ det sind,
die Auswahleinrichtung (8, 9) eine ausgangsseitige Schalteinrichtung (9) mit Schalterpaaren (9a, 9b) auf­ weist, die die ausgewählte Streifenelektrode des ersten Elektrodenaufbaus (4) mit der zweiten Elektrodenanord­ nung (7), welche getrennt voneinander angeordnete Elektrodenabschnitte (7a, 7b) aufweist, verbindet, und
ein in Rückkopplung geschalteter Ausgangsvertärker (82) mit einem nichtinvertierenden Eingangsanschluß und einem invertierenden Eingangsanschluß vorgesehen ist, wobei der nichtinvertierende Eingangsanschluß geerdet ist, der invertierende Eingangsanschluß mit dem Elektrodenab­ schnitt (7a) verbunden ist, und der Ausgangsanschluß des Ausgangsverstärkers (82) über einen Rückkopplungswider­ stand (Rf) mit dem anderen Elektrodenabschnitt (7b) ver­ bunden ist.
2. Ferroelektrischer Speicher nach Anspruch 1, dadurch ge­ kennzeichnet, daß
die Auswahleinrichtung (8, 9) eine eingangsseitige Schalteinrichtung (8) mit Schalterpaaren (8a, 8b) auf­ weist, die die ausgewählte Streifenelektrode des zweiten Elektrodenaufbaus (5) mit der ersten Elektrodenanordnung (6), welche getrennt voneinander angeordnete weitere Elektrodenabschnitte (6a, 6b) aufweist, verbindet, und
ein in Rückkopplung geschalteter Eingangsverstärker (83) mit einem nichtinvertierenden und einem invertierenden Eingangsanschluß vorgesehen ist, wobei der nichtinver­ tierende Eingangsanschluß mit dem Ausgang einer Treiber­ schaltung (81) verbunden ist, der invertierende Ein­ gangsanschluß mit dem einen Elektrodenabschnitt (6b) verbunden ist, und der Ausgangsanschluß des Eingangsver­ stärkers (83) mit dem anderen Elektrodenabschnitt (6a) verbunden ist.
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JP63321639A JP2788265B2 (ja) 1988-07-08 1988-12-20 強誘電体メモリ及びその駆動方法,製造方法

Publications (2)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19819542A1 (de) * 1998-04-30 1999-11-11 Siemens Ag Schaltungsanordnung mit einem Sensorelement und einem nichtflüchtigen Speichermittel
DE10156470A1 (de) * 2001-11-16 2003-05-28 Infineon Technologies Ag Halbleiteranordnung mit Transistoren auf Basis organischer Halbleiter und nichtflüchtiger Schreib-Lese-Speicherzellen
DE10200475A1 (de) * 2002-01-09 2003-07-24 Samsung Sdi Co Nichtflüchtiges Speicherelement und Anzeigematrizen daraus

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0336763A (ja) * 1989-07-03 1991-02-18 Hitachi Ltd 半導体集積回路装置
DE4143405C2 (de) * 1990-03-26 1995-05-04 Murata Manufacturing Co Permanenter ferroelektrischer Speicher mit wahlfreiem Zugriff
US5254482A (en) * 1990-04-16 1993-10-19 National Semiconductor Corporation Ferroelectric capacitor test structure for chip die
US5530667A (en) * 1991-03-01 1996-06-25 Olympus Optical Co., Ltd. Ferroelectric memory device
US5579258A (en) * 1991-11-28 1996-11-26 Olympus Optical Co., Ltd. Ferroelectric memory
SE501106C2 (sv) * 1992-02-18 1994-11-14 Peter Toth Optiskt minne
US5390142A (en) * 1992-05-26 1995-02-14 Kappa Numerics, Inc. Memory material and method for its manufacture
US5350705A (en) * 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
JPH0677434A (ja) * 1992-08-27 1994-03-18 Hitachi Ltd 半導体記憶装置
US5424716A (en) * 1992-10-06 1995-06-13 The Whitaker Corporation Penetration detection system
JP3364268B2 (ja) * 1992-10-21 2003-01-08 パイオニア株式会社 分極反転層形成方法
US5313176A (en) * 1992-10-30 1994-05-17 Motorola Lighting, Inc. Integrated common mode and differential mode inductor device
JPH07122661A (ja) * 1993-10-27 1995-05-12 Olympus Optical Co Ltd 強誘電体メモリ装置
US5666305A (en) * 1993-03-29 1997-09-09 Olympus Optical Co., Ltd. Method of driving ferroelectric gate transistor memory cell
JPH06302179A (ja) * 1993-04-13 1994-10-28 Casio Comput Co Ltd 電子機器
US5416042A (en) * 1994-06-09 1995-05-16 International Business Machines Corporation Method of fabricating storage capacitors using high dielectric constant materials
DE19640213C1 (de) * 1996-09-30 1998-03-05 Siemens Ag Speicheranordnung mit selbstjustierender nicht integrierter Kondensatoranordnung
NO309500B1 (no) * 1997-08-15 2001-02-05 Thin Film Electronics Asa Ferroelektrisk databehandlingsinnretning, fremgangsmåter til dens fremstilling og utlesing, samt bruk av samme
US5959878A (en) * 1997-09-15 1999-09-28 Celis Semiconductor Corporation Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same
NO308149B1 (no) * 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
JP3239109B2 (ja) 1998-08-28 2001-12-17 株式会社半導体理工学研究センター 強誘電体不揮発性メモリとその読み出し方法
US6441414B1 (en) * 1998-10-13 2002-08-27 Symetrix Corporation Ferroelectric field effect transistor, memory utilizing same, and method of operating same
JP3120112B2 (ja) * 1998-12-01 2000-12-25 科学技術庁金属材料技術研究所長 微小物の精密配置法
JP3217326B2 (ja) 1999-03-19 2001-10-09 富士通株式会社 電磁波シールド構造を有する強誘電体メモリ
JP3377762B2 (ja) 1999-05-19 2003-02-17 株式会社半導体理工学研究センター 強誘電体不揮発性メモリ
US6333202B1 (en) * 1999-08-26 2001-12-25 International Business Machines Corporation Flip FERAM cell and method to form same
JP4303389B2 (ja) * 2000-02-24 2009-07-29 ローム株式会社 強誘電体メモリ装置の製造方法
NO312180B1 (no) * 2000-02-29 2002-04-08 Thin Film Electronics Asa Fremgangsmåte til behandling av ultratynne filmer av karbonholdige materialer
GB2362976B (en) * 2000-05-31 2005-04-27 Seiko Epson Corp Memory device
JP3915868B2 (ja) * 2000-07-07 2007-05-16 セイコーエプソン株式会社 強誘電体メモリ装置およびその製造方法
JP3901432B2 (ja) 2000-08-22 2007-04-04 セイコーエプソン株式会社 強誘電体キャパシタを有するメモリセルアレイおよびその製造方法
WO2002082510A1 (en) * 2000-08-24 2002-10-17 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
JP3940883B2 (ja) * 2000-09-18 2007-07-04 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
NO316580B1 (no) 2000-11-27 2004-02-23 Thin Film Electronics Asa Fremgangsmåte til ikke-destruktiv utlesing og apparat til bruk ved fremgangsmåten
US20020164850A1 (en) 2001-03-02 2002-11-07 Gnadinger Alfred P. Single transistor rare earth manganite ferroelectric nonvolatile memory cell
JP2002359358A (ja) * 2001-03-26 2002-12-13 Seiko Epson Corp 強誘電体メモリ及び電子機器
JP4058971B2 (ja) * 2001-03-26 2008-03-12 セイコーエプソン株式会社 強誘電体メモリ及び電子機器
US20050057580A1 (en) * 2001-09-25 2005-03-17 Atsuhiro Yamano El display panel and el display apparatus comprising it
US6683803B2 (en) * 2001-12-14 2004-01-27 Thin Film Electronics Asa Apparatus and methods for data storage and retrieval
US6828685B2 (en) * 2002-06-14 2004-12-07 Hewlett-Packard Development Company, L.P. Memory device having a semiconducting polymer film
US7066088B2 (en) * 2002-07-31 2006-06-27 Day International, Inc. Variable cut-off offset press system and method of operation
JPWO2004017410A1 (ja) * 2002-08-19 2005-12-08 セイコーエプソン株式会社 強誘電体メモリおよびその製造方法
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6714435B1 (en) 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
JP2004178734A (ja) 2002-11-28 2004-06-24 Sanyo Electric Co Ltd メモリ装置
JP2004241632A (ja) * 2003-02-06 2004-08-26 Seiko Epson Corp 強誘電体メモリおよびその製造方法
WO2005015653A1 (en) * 2003-08-07 2005-02-17 The University Of Sheffield Field effect transistor
KR100641921B1 (ko) * 2003-10-17 2006-11-02 주식회사 하이닉스반도체 반도체 소자의 워드라인 형성 방법
KR100626912B1 (ko) * 2004-04-23 2006-09-20 주식회사 하이닉스반도체 불휘발성 강유전체 수직 전극 셀과 수직 전극 셀을 이용한불휘발성 강유전체 메모리 장치 및 그 수직 전극 셀 제조방법
US7253502B2 (en) * 2004-07-28 2007-08-07 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal organic memory device, electrical assembly utilizing same, and information handling system utilizing same
US7339448B2 (en) * 2004-12-14 2008-03-04 Freudenberg-Nok General Partnership Water resistant encoding material
NO20052904L (no) * 2005-06-14 2006-12-15 Thin Film Electronics Asa Et ikke-flyktig elektrisk minnesystem
US7706165B2 (en) * 2005-12-20 2010-04-27 Agfa-Gevaert Nv Ferroelectric passive memory cell, device and method of manufacture thereof
JP4550094B2 (ja) * 2007-08-31 2010-09-22 富士通セミコンダクター株式会社 データ記憶装置
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
US9601178B2 (en) 2011-01-26 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6105266B2 (ja) 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US9058868B2 (en) 2012-12-19 2015-06-16 International Business Machines Corporation Piezoelectronic memory
US9214224B2 (en) * 2013-02-28 2015-12-15 Hewlett Packard Enterprise Development Lp Memory elements with series volatile and nonvolatile switches
US9941472B2 (en) 2014-03-10 2018-04-10 International Business Machines Corporation Piezoelectronic device with novel force amplification
US9251884B2 (en) 2014-03-24 2016-02-02 International Business Machines Corporation Non-volatile, piezoelectronic memory based on piezoresistive strain produced by piezoelectric remanence
CN104216182B (zh) * 2014-08-22 2017-03-01 京东方科技集团股份有限公司 阵列基板及其制造方法和显示面板
US11437402B2 (en) * 2020-04-21 2022-09-06 Ferroelectric Memory Gmbh Memory cell circuit, memory cell arrangement, and methods thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE195671C (de) * 1906-12-01
US2791759A (en) * 1955-02-18 1957-05-07 Bell Telephone Labor Inc Semiconductive device
US3159820A (en) * 1958-11-24 1964-12-01 Int Standard Electric Corp Information storage device
US4707897A (en) * 1976-02-17 1987-11-24 Ramtron Corporation Monolithic semiconductor integrated circuit ferroelectric memory device, and methods of fabricating and utilizing same
US3681765A (en) * 1971-03-01 1972-08-01 Ibm Ferroelectric/photoconductor memory element
US3710353A (en) * 1971-12-30 1973-01-09 Ibm Thermal capacitative-ferroelectric storage device
US3871745A (en) * 1972-03-27 1975-03-18 Nippon Telegraph & Telephone Visual information storage and display device
US4713157A (en) * 1976-02-17 1987-12-15 Ramtron Corporation Combined integrated circuit/ferroelectric memory device, and ion beam methods of constructing same
DE2627249A1 (de) * 1976-06-18 1977-12-29 Battelle Institut E V Speicherelement fuer einen loeschbaren, digitalen permanentspeicher
GB2142494A (en) * 1983-05-20 1985-01-16 Rikagaku Kenkyusho Methods of recording information in and reading information from a ferroelectric polymer material
JPS6075821A (ja) * 1983-09-30 1985-04-30 Hitachi Ltd 情報保持装置
PT80512A (de) * 1984-06-01 1985-06-01 Bayer Ag Verfahren zum ein- und auslesen von signalen auf basis elektrisch polariserbarer schichten
DE3439283A1 (de) * 1984-10-26 1986-04-30 Bayer Ag, 5090 Leverkusen Verfahren zum ein- und auslesen von signalen auf basis elektrisch polarisierbarer schichten
DE3602887A1 (de) * 1986-01-31 1987-08-06 Bayer Ag Nichtfluechtiger elektronischer speicher
FR2621757A1 (fr) * 1987-10-09 1989-04-14 Thomson Csf Reseau neuronal programmable a polymere ferroelectrique

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19819542A1 (de) * 1998-04-30 1999-11-11 Siemens Ag Schaltungsanordnung mit einem Sensorelement und einem nichtflüchtigen Speichermittel
DE19819542C2 (de) * 1998-04-30 2002-10-24 Infineon Technologies Ag Schaltungsanordnung mit einem Sensorelement und einem nichtflüchtigen Speichermittel
DE10156470A1 (de) * 2001-11-16 2003-05-28 Infineon Technologies Ag Halbleiteranordnung mit Transistoren auf Basis organischer Halbleiter und nichtflüchtiger Schreib-Lese-Speicherzellen
DE10156470B4 (de) * 2001-11-16 2006-06-08 Infineon Technologies Ag RF-ID-Etikett mit einer Halbleiteranordnung mit Transistoren auf Basis organischer Halbleiter und nichtflüchtiger Schreib-Lese-Speicherzellen
US7208823B2 (en) 2001-11-16 2007-04-24 Infineon Technologies Ag Semiconductor arrangement comprising transistors based on organic semiconductors and non-volatile read-write memory cells
DE10200475A1 (de) * 2002-01-09 2003-07-24 Samsung Sdi Co Nichtflüchtiges Speicherelement und Anzeigematrizen daraus

Also Published As

Publication number Publication date
JP2788265B2 (ja) 1998-08-20
DE3922423A1 (de) 1990-01-11
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