JPWO2008050521A1 - 3次元電子回路装置 - Google Patents
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Abstract
Description
図1(a),図1(b)〜図4(a),図4(b)は本発明の実施の形態1を示す。
図5(a),図5(b)〜図7は本発明の実施の形態2を示す。
し付ける前の状態を示しており、第1,第2回路基板101,102の端面電極108に
は導電性突起13が設けられている。導電性突起13は、半田ボールで形成することができる。
その径は、50ミクロンである。
図8(a),図8(b)と図9は本発明の実施の形態3を示す。
図10(a),図10(b)は、本発明の実施の形態4を示す。
図11は、本発明の実施の形態5を示す。
図12は、本発明の実施の形態6を示す。
【発明の名称】3次元電子回路装置
【技術分野】
【0001】
本発明は、高密度、高機能実装が必要なモバイル製品(例:携帯電話装置)に有用な3次元電子回路装置に関するものである。
【背景技術】
【0002】
近年、携帯電話装置に代表されるモバイル製品は、カメラ付き、TV内蔵といった高付加価値、高機能、軽薄短小化が要求されており、構成部品の小型化、実装の高密度化、回路基板の高機能化が強く求められている。その状況のなかで、高密度実装を実現するため平面に部品が配置されている2次元実装から、部品を立体的に積み重ねて実装する3次元実装が注目されている。三次元実装としては、ベアチップを積層した三次元パッケージ(例えば、スタック型CSP)を用いたものや、半導体チップを独立単体の仮パッケージとした後にこれを複数重ね合わせて三次元化を図ったパッケージ積層三次元装置を用いたもの等が挙げられる。さらには、電子部品(半導体チップ、受動部品など)を実装した配線基板を多段化することにより、高密度・高機能実装を実現する技術もある。これらの中で、各配線基板間を電気的に接続するために、基板間をインナービアホールにて接続している例えば特許文献1に開示されている構造では、電気的配線長を最短で配線できるため高い高周波特性が求められるアプリケーションには、有用であるが、基板間を積層した状態でしか検査ができないため、完成後に不具合が判明したとしても、配線、部品が内蔵されているため不具合を解析することや、不具合を修正することができない、という問題がある。
【0003】
また、電子部品の中には、例えばメモリなど供給サイクルが短い部品もあり、廃品もしくは、パッケージが変更になった場合に、回路変更規模が大きくなり、設計開発の時間等の観点からみるとデメリットがある。この中で、例えば特許文献2〜5に開示されている構造では、基板表面または内層で配線接続されている電極を基板周辺部に配置して、基板間の電気的な接続をこの周辺部の電極に例えばリードフレームのような導体、または、コネクタを介して電気的に接続されているが、これら方法では、基板端面に電極を配置することから、基板間を接続するための電極数が基板の大きさ、形状に制約されたり、電気的配線長が基板端面までの長さが必要になるため、高い高周波特性が求められるアプリケーションには不向きであるといったデメリットがある反面、基板単体で個別に検査をして、良品保証された基板を多段化できることや、不具合が発生した場合でも基板端面に電極があるため不具合の電気的な解析や、不具合箇所の修正、リペアが可能であったり、部品が廃品になった場合でも廃品の部品を含む基板のみを改版すればよく、開発効率においてもメリットが大きい。
【特許文献】
【0004】
【特許文献1】特開平11−220262号公報
【特許文献2】特開平1−226192号公報
【特許文献3】特開平4−262376号公報
【特許文献4】特開平4−345083号公報
【特許文献5】特開2005−217348号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかし、特許文献2〜5に開示されている端面電極の接続構造、例えばリードフレームや、コネクタ、ピンで接続する方法では、端面電極の多ピン化、狭ピッチ化、装置の小型化に問題がある。さらに、電極と電極を1本の導体で接続するような構造の場合は、基板の変形や、反りが発生した場合に、いずれかの電極が導体と接触不良を起こす可能性がある。
【0006】
また、コネクタで接続する構造では、コネクタを接続するためのスペースを確保するため実装面積の増大や、使用するアプリケーションに対応した電極数、寸法形状にあわせた金型が必要となり、開発費用面でのデメリットも考えると大きな効果は得られない。加えて、上記特許文献2〜4に開示された技術においてはシステム全体まで考慮するような記載はなく、各基板間を接続する部材は、単純な電気的導通を行う機能を有しているだけであり改良する余地が残されているという課題を有していた。
【0007】
本発明は、前記従来の課題を解決するもので、高密度・高機能実装を実現し、各構成要素の検査とリペアが容易で、電気接続性が向上する3次元電子回路装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の請求項1記載の3次元電子回路装置は、第1回路基板と、基板面を前記第1回路基板の基板面に対向させて並列配置された第2回路基板と、前記第1回路基板の外周部と前記第2回路基板の外周部に連結されて前記第1,第2回路基板の外周部のみで互いを電気接続をする接続部材とを設けたことを特徴とする。
【0009】
本発明の請求項2記載の3次元電子回路装置は、請求項1において、前記接続部材は、基材の面に、前記第1,第2回路基板の配列方向に沿って延設された配線材有していることを特徴とする。
【0010】
本発明の請求項3記載の3次元電子回路装置は、請求項1において、前記接続部材は、基材の面に、前記第1,第2回路基板の配列方向に沿って延設されるとともに前記第1,第2回路基板の配列方向と交差する方向に所定ピッチで形成された複数の配線材と、導電粒子を含む熱硬化性で前記複数の配線材の上に形成された絶縁性シートまたはペーストとを有しており、前記絶縁性シートまたはペーストを介して前記第1,第2回路基板の外周部が連結されていることを特徴とする。
【0011】
本発明の請求項4記載の3次元電子回路装置は、第1回路基板と、板面を前記第1回路基板の基板面に対向させて並列配置された第2回路基板と、前記第1回路基板の外周部と前記第2回路基板の外周部に連結されて前記第1,第2回路基板の外周部のみで互いを電気接続をする接続部材と、前記第1,第2回路基板の外周部と前記接続部材の間に介在する導電性の突起を設けたことを特徴とする。
【0012】
本発明の請求項5記載の3次元電子回路装置は、請求項1または請求項4において、前記接続部材に部品が実装されていることを特徴とする。
本発明の請求項6記載の3次元電子回路装置は、請求項1において、前記接続部材は、基材の一方の面に、前記第1,第2回路基板の配列方向に沿って延設された配線材を有し、前記基材の他方の面に、シールド用の導電材が配置されていることを特徴とする。
【0013】
本発明の請求項7記載の3次元電子回路装置は、請求項1において、第1回路基板と第2回路基板との対向した基板面の間に、スペーサーが配置されていることを特徴とする。
本発明の請求項8記載の3次元電子回路装置は、請求項1または請求項4において、第1回路基板と第2回路基板との対向した基板面の間に、電気絶縁材を介在したことを特徴とする。
【発明の効果】
【0014】
本発明によれば、高密度・高機能実装を実現し、各構成要素の検査とリペアが容易で、電気接続性を向上することができる。
本構成によって、基板に変形や反りが発生した場合でも、複数本の配線パターンのいずれかが電極と電極を電気的に接続することで、電気的な接続信頼性を向上することができる。
【0015】
また、基板の端面電極数や、寸法が異なるアプリケーションに対しても、電極ピッチより微細な複数の配線パターンの基材を共通基材として標準化しておけば、端面電極数、寸法に応じて基材を切り出すことで、柔軟に対応することができる。
【0016】
加えて、機能性部品、例えばノイズ対策部品などを基材上に実装すれば、基板の実装面積の削減につながり、装置の小型化や、削減できたスペース上に別の機能部品を実装することで、高機能化することができる。
【0017】
さらに、基材の配線パターンに対向する面に例えばシールド電極またはシールド層を構成すれば不要輻射ノイズ対策としても有効である。
【発明を実施するための最良の形態】
【0018】
以下、本発明の各実施の形態を図1〜図12に基づいて説明する。
(実施の形態1)
図1(a),図1(b)〜図4(a),図4(b)は本発明の実施の形態1を示す。
【0019】
図1(a)と図1(b)は実施の形態1の3次元電子回路装置を示し、図2〜図4(a),図4(b)は組み立て工程を示している。
図1(a)と図1(b)に示すように、この3次元電子回路装置は、上側の第1回路基板101と、基板面を第1回路基板101の基板面に対向させて隙間100を開けて並列配置された第2回路基板102と、第1回路基板101の外周の端面と、下側の第2回路基板102の外周の端面との間だけを、それぞれ板状の接続部材10a,10b,10c,10dで連結して構成されている。
【0020】
第1,第2回路基板101,102は、半導体チップ105、電子部品106、ベアチップ109を実装している両面配線基板または多層配線基板である。半導体チップ105、電子部品106、ベアチップ109の電極は半田または導電性接着剤等の接続部材により、それぞれの対応する電極と電気的に接続されている。ここで、半導体チップ105は、IC 、LSI等の半導体素子である。電子部品106は、抵抗、コンデンサ、インダクタ、バリスタ、ダイオード等の一般の受動部品である。また、ベアチップ109は、フリップチップ実装またはワイヤボンディング接続で実装することも可能である。
【0021】
なお、第1,第2回路基板101,102には、一般の樹脂基板や無機基板を用いることができる。特に、ガラスエポキシ基板やアラミド基材を用いた基板やビルドアップ基板、ガラスセラミック基板、アルミナ基板等が好ましい。
【0022】
第1,第2回路基板101,102の外周部の端面には、図2と図3(a),図3(b)に示すように複数の端面電極108が設けられており、この端面電極108には、電源、電気信号用の配線パターン11が接続されている。このような端面電極108は、第1回路基板101と第2回路基板102の周縁部に、無電解メッキにより銅などの金属層によって形成されるスルーホールや、無電解メッキや導電性物質の充填などにより形成されるビアの一部を基板端面ごと、機械的切断手段で切断する方法や、無電解メッキや導電性物質の印刷、エッチングなどで直接基板端部に形成する方法がある。
【0023】
接続部材10a,10b,10c,10dは、図3(a)と図3(b)に示すようにポリエステル、ポリイミド、アラミドなどの可撓性の樹脂フィルムの基材12と、この基材12の面に、前記第1,第2回路基板の配列方向(矢印Y方向)に沿って延設されるとともに第1,第2回路基板の配列方向と交差する方向(矢印X方向)に所定ピッチで形成された複数の配線材103と、複数の配線材103の上に形成された熱硬化性の異方導電性シート107とを有している。熱硬化性の異方導電性シート107は、異方性導電性シートまたは異方性導電ペーストの状態で配線材103の上に配置されている。
【0024】
図3(a),図3(b)と図4(a),図4(b)の接続部材103の配線材103は一端から他端の間の太さが同じ金属細線のように図示しているが、具体的には、配線材103は、端面電極108のピッチ以下、この場合、端面電極のピッチが200ミクロンであり、配線材103を50ミクロンとして、可撓性の樹脂フィルム厚み約125μmの上にパターンニングして形成した片面配線基板または両面配線基板または多層配線基板が使用されている。
【0025】
異方導電性シート107は、具体的には、フィルム状のエポキシ樹脂中に導電性粒子が分散されており、導電性粒子を挟み込む所定の導通部分だけその間隙が導電性粒子の粒形以下になることで導通状態が得られ、他は絶縁状態となる特性を有する。
【0026】
したがって、基板面を対向させて並列配置された第1,第2回路基板101,102の端面に対して、コートまたはテープとして貼り付けた異方導電性シート107を内側にして接続部材10a,10b,10c,10dを圧着ツールによって第1,第2回路基板101,102の端面に向かって加圧/加熱工程を経ることにより、第1回路基板101と第2回路基板102が図4(a),図4(b)に示すように互いに連結される。この状態では、第1回路基板101の端面電極108と、第2回路基板102の端面電極108とが、異方導電性シート107と配線材103を介して同時に電気的に接続される。
【0027】
(実施の形態2)
図5(a),図5(b)〜図7は本発明の実施の形態2を示す。
なお、実施の形態1を示す図1(a),図1(b)〜図4(a),図4(b)と同様の作用を成すものには同一の符号を付けて説明する。
【0028】
前記実施の形態1では、接続部材10a〜10dの異方導電性シート107が、第1,第2回路基板101,102の端面電極108に当設して硬化することによって、連結と電気接続を実現したが、この実施の形態では、図5に示すように、端面電極108に導電性突起13を設けた点だけが異なっており、その他は実施の形態1と同じである。
【0029】
図5(a),図5(b)は接続部材10a〜10dを第1,第2回路基板101,102に押し付ける前の状態を示しており、第1,第2回路基板101,102の端面電極108には導電性突起13が設けられている。導電性突起13は、半田ボールで形成することができる。
【0030】
基板面を対向させて並列配置された第1,第2回路基板101,102の端面に対して、コートまたはテープとして貼り付けた異方導電性シート107を内側にして接続部材10a,10b,10c,10dを圧着ツールによって第1,第2回路基板101,102の端面に加圧/加熱工程を経ることにより、第1回路基板101と第2回路基板102が図6(a),図6(b)に示すように互いに連結される。この状態では、第1回路基板101の端面電極108と、第2回路基板102の端面電極108とが、導電性突起13と異方導電性シート107と配線材103を介して同時に電気的に接続されて、電気接続の信頼性が向上する。
【0031】
ここで導電性突起13は、半田ボールであったが、半田、メッキ、バンプで形成することもできる。図7は円柱状の線状のものをカットして導電性突起13としたものである。
その径は、50ミクロンである。
【0032】
(実施の形態3)
図8(a),図8(b)と図9は本発明の実施の形態3を示す。
なお、実施の形態1を示す図1(a),図1(b)〜図4(a),図4(b)と同様の作用を成すものには同一の符号を付けて説明する。
【0033】
この実施の形態3では、接続部材10a〜10dに電子部品111,112が実装されており、異方導電性シート107が電子部品111,112の実装位置を除いて図8(b)に示すように形成されている。また、電子部品111,112の実装位置だけは図9に示すように配線材103は、配線材103a,103bに分割されており、配線材103a,103bの間に電子部品111,112が実装されている点だけが異なり、その他は実施の形態1と同じである。
【0034】
詳しくは、電子部品111,112は配線材103a,103bを配線パターンで構成した場合には、この配線パターンに設けられたランドパターン113を形成して電子部品111,112が実装されている。この場合、側面サイズより小さい部品であればどんな電子部品でも実装することが可能であり、実施の形態1において第1,第2回路基板101,102上に実装されていた電子部品を、接続部材10a〜10dに実装することが可能となり、3次元電子回路装置の小型化や、高機能化が可能となる。更に具体的には、第1,第2回路基板101,102を接続する際に、接続部材10a〜10dに形成された配線材103のうちで、ノイズ除去が必要な配線に、電子部品111,112としてコンデンサを実装したり、抵抗値の調整が必要な配線に、電子部品111,112として抵抗体を実装し、この電子部品111,112が実装済みの接続部材10a〜10dを、基板面を対向させて並列配置された第1,第2回路基板101,102の端面に対して、コートまたはテープとして貼り付けた異方導電性シート107を内側にして接続部材10a,10b,10c,10dを圧着ツールによって第1,第2回路基板101,102の端面に加圧/加熱工程を経ることにより、第1回路基板101と第2回路基板102が互いに連結されるとともに、コンデンサ結合、または調整された抵抗体を介して電気接続が完了する。
【0035】
(実施の形態4)
図10(a),図10(b)は、本発明の実施の形態4を示す。
なお、実施の形態1を示す図1(a),図1(b)〜図4(a),図4(b)と同様の作用を成すものには同一の符号を付けて説明する。
【0036】
この実施の形態4では、接続部材10a〜10dの基材12の、配線材103が設けられた一方の面とは反対側の他方の面に、シールド用の導電材114が配置されている点だけが異なり、その他は実施の形態1と同じである。
【0037】
このように構成したため、導電材114によって電磁的シールド効果を得ることができる。導電材114は接続部材10a〜10dの側面全体に設けられていても、部分的に側面をつなげるように設けてもよい。
【0038】
導電材114は具体的には、アルミの蒸着膜で作製されており、配線パターン11のグランド(接地)パターンと接続されている。
この構成により、第2回路基板102上の電子部品やベアチップ109からの不要輻射の低減や、外来ノイズによる回路の誤動作を防止できる。
【0039】
(実施の形態5)
図11は、本発明の実施の形態5を示す。
なお、実施の形態1を示す図1(a),図1(b)〜図4(a),図4(b)と同様の作用を成すものには同一の符号を付けて説明する。
【0040】
この実施の形態5では、第1回路基板101と第2回路基板102との対向した基板面の間に、スペーサー115が配置されている点だけが異なり、その他は実施の形態1と同じである。
【0041】
スペーサー115は、絶縁性樹脂や、導電性金属から構成され、特に、第1回路基板101と第2回路基板102上にスペーサー115用のパッド116を設けておき、このパッド116に半田、導電性接着剤、導電性ペーストを使用してスペーサー115を接続すれば、機械的強度の向上に加えて、スペーサー115に電源用または、信号用の配線としても使用することもできる。スペーサー115は、例えば円柱状であり、回路基板102上に部品とともに実装される。その後、部品実装された第1回路基板101と接合され、最終的には、接続部材10a〜10dと接合されて3次元電子回路装置が完成する。
【0042】
(実施の形態6)
図12は、本発明の実施の形態6を示す。
なお、実施の形態1を示す図1(a),図1(b)〜図4(a),図4(b)と同様の作用を成すものには同一の符号を付けて説明する。
【0043】
この実施の形態6では、第1回路基板101と第2回路基板102との空間部を電気絶縁材117で埋めた構造となっている。電気絶縁材117は、無機フィラーと熱硬化性樹脂を含む化合物によって構成され、機械的強度が向上する。
【0044】
電気絶縁体117として好適な樹脂としては、例えば、フェノール樹脂、ユリア樹脂、メラミン樹脂、エポキシ樹脂、不飽和ポリエステル樹脂、フタル酸ジアリル樹脂、ポリイミド樹脂、シリコーン樹脂、ポリウレタン樹脂等を挙げることができる。
【0045】
具体的な組み立て工程は、電気絶縁体117を中央に挟んで、部品実装された前記第1,第2回路基板101,102と重ねて、温度をかけて中央に挟まれている電気絶縁体117を柔軟にした状態で合わせる。その後、第1,第2回路基板101,102の端面に対して、コートまたはテープとして貼り付けた異方導電性シート107を内側にして接続部材10a,10b,10c,10dを圧着ツールによって第1,第2回路基板101,102の端面に向かって加圧/加熱工程を経ることにより、第1回路基板101と第2回路基板102が互いに連結されて3次元電子回路装置が完成する。
【0046】
なお、電気絶縁体117は、第1,第2回路基板101,102間の全面になくともよい、半導体チップなど発熱体が実装されている場合は、その部分を除外して設けておくと、熱がこもらなくてよい。
【0047】
なお、実施の形態2は、実施の形態3〜実施の形態6の単数または複数の組み合わせでも同様に実施できる。
なお、実施の形態3は、実施の形態2,実施の形態4〜実施の形態6の単数または複数の組み合わせでも同様に実施できる。
【0048】
なお、実施の形態4は、実施の形態2,実施の形態3,実施の形態5,実施の形態6の単数または複数の組み合わせでも同様に実施できる。
なお、実施の形態5は、実施の形態2〜実施の形態4,実施の形態6の単数または複数の組み合わせでも同様に実施できる。
【0049】
なお、実施の形態6は、実施の形態2〜実施の形態5の単数または複数の組み合わせでも同様に実施できる。
上記の各実施の形態では第1,第2回路基板101,102の外周部の間を接続する前記接続部材を異方導電性シート107で構成したが、熱硬化性を有する異方導電性ペーストで構成することもできる。また、導電性に異方性を有していない熱硬化性のシートまたはペーストでも構成することもでき、前記接続部材は、基材の面に前記第1,第2回路基板の配列方向に沿って延設されるとともに前記第1,第2回路基板の配列方向と交差する方向に所定ピッチで形成された複数の配線材と、導電粒子を含む熱硬化性で前記複数の配線材の上に形成された絶縁性シートまたはペーストとを有しているものを使用することができる。
【産業上の利用可能性】
【0050】
本発明の3次元電子回路装置は、高密度・高機能実装を実現し、各構成要素の検査とリペアが容易で、電気接続性を向上でき、高機能、多機能化、小型化が要求される各種のモバイル機器の用途に適用できる。
【図面の簡単な説明】
【0051】
【図1】本発明の実施の形態1における3次元電子回路装置の断面図と平面図
【図2】同実施の形態における組み立て工程の平面図
【図3】図2の要部の拡大断面図と平面図
【図4】組み立て完了時の要部の拡大断面図と平面図
【図5】本発明の実施の形態2における3次元電子回路装置の組み立て工程の要部の拡大断面図と平面図
【図6】同実施の形態における組み立て完了時の要部の拡大断面図と平面図
【図7】同実施の形態における別の例の組み立て完了時の要部の拡大断面図
【図8】本発明の実施の形態3における3次元電子回路装置の断面図とこれに使用する接続部材の平面図
【図9】同実施の形態の組み立て完了時の要部の拡大断面図
【図10】本発明の実施の形態4における3次元電子回路装置の要部の拡大断面図と平面図
【図11】本発明の実施の形態5における3次元電子回路装置の断面図
【図12】本発明の実施の形態6における3次元電子回路装置の断面図
【符号の説明】
【0052】
10a 接続部材
10b 接続部材
10c 接続部材
10d 接続部材
11 配線パターン
12 樹脂フィルムの基材
13 導電性突起
100 隙間
101 第1回路基板
102 第2回路基板
X 第1,第2回路基板の配列方向と交差する方向
Y 第1,第2回路基板の配列方向
103 配線材
103a 配線材
103b 配線材
105 半導体チップ
106 電子部品
107 異方導電性シート
108 端面電極
109 ベアチップ
111 電子部品
112 電子部品
113 ランドパターン
114 導電材
115 スペーサー
116 パッド
117 電気絶縁材
Claims (8)
- 第1回路基板と、
基板面を前記第1回路基板の基板面に対向させて並列配置された第2回路基板と、
前記第1回路基板の外周部と前記第2回路基板の外周部に連結されて前記第1,第2回路基板の外周部のみで互いを電気接続をする接続部材と
を設けた3次元電子回路装置。 - 前記接続部材は、
基材の面に、前記第1,第2回路基板の配列方向に沿って延設された配線材を有している請求項1に記載の3次元電子回路装置。 - 前記接続部材は、
基材の面に前記第1,第2回路基板の配列方向に沿って延設されるとともに前記第1,第2回路基板の配列方向と交差する方向に所定ピッチで形成された複数の配線材と、
導電粒子を含む熱硬化性で前記複数の配線材の上に形成された絶縁性シートまたはペーストと
を有しており、前記絶縁性シートまたはペーストを介して前記第1,第2回路基板の外周部が連結されている
請求項1に記載の3次元電子回路装置。 - 第1回路基板と、
基板面を前記第1回路基板の基板面に対向させて並列配置された第2回路基板と、
前記第1回路基板の外周部と前記第2回路基板の外周部に連結されて前記第1,第2回路基板の外周部のみで互いを電気接続をする接続部材と、
前記第1,第2回路基板の外周部と前記接続部材の間に介在する導電性の突起を設けた3次元電子回路装置。 - 前記接続部材に部品が実装されている請求項1または請求項4記載の3次元電子回路装置。
- 前記接続部材は、
基材の一方の面に、前記第1,第2回路基板の配列方向に沿って延設された配線材を有し、
前記基材の他方の面に、シールド用の導電材が配置されていることを特徴とする
請求項1に記載の3次元電子回路装置。 - 第1回路基板と第2回路基板との対向した基板面の間に、スペーサーが配置されていることを特徴とする請求項1記載の3次元電子回路装置。
- 第1回路基板と第2回路基板との対向した基板面の間に、電気絶縁材を介在したことを特徴とする請求項1または請求項4記載の3次元電子回路装置。
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US6449836B1 (en) * | 1999-07-30 | 2002-09-17 | Denso Corporation | Method for interconnecting printed circuit boards and interconnection structure |
JP3622665B2 (ja) * | 1999-12-10 | 2005-02-23 | セイコーエプソン株式会社 | 接続構造、電気光学装置および電子機器 |
US6896526B2 (en) * | 1999-12-20 | 2005-05-24 | Synqor, Inc. | Flanged terminal pins for DC/DC converters |
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US6527162B2 (en) * | 2000-08-04 | 2003-03-04 | Denso Corporation | Connecting method and connecting structure of printed circuit boards |
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KR100510556B1 (ko) * | 2003-11-11 | 2005-08-26 | 삼성전자주식회사 | 초박형 반도체 패키지 및 그 제조방법 |
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US7258549B2 (en) * | 2004-02-20 | 2007-08-21 | Matsushita Electric Industrial Co., Ltd. | Connection member and mount assembly and production method of the same |
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US7788801B2 (en) * | 2005-07-27 | 2010-09-07 | International Business Machines Corporation | Method for manufacturing a tamper-proof cap for an electronic module |
US20070069396A1 (en) * | 2005-09-29 | 2007-03-29 | Samsung Electronics Co., Ltd. | Semiconductor package, method of manufacturing the same, stacked semiconductor package including the same and method of manufacturing the stacked semiconductor package |
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