JP2005531928A - 磁性体を含む電子回路の磁気遮蔽 - Google Patents

磁性体を含む電子回路の磁気遮蔽 Download PDF

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Abstract

遮蔽された電子集積回路装置（７）は、電子集積回路（１４）を上部に形成した基板（１０）、基板および電子集積回路の上に配置される誘電体領域（１２）を備え、誘電体領域および基板は、電気化学的析出を用いて配置される磁性体領域（２６、３０、３２、３４）に実質的に包囲され、電子集積回路は電磁放射から遮蔽される。

Description

本発明は半導体装置に関する。より詳細には、本発明は、磁性体を含む半導体装置の改良した磁気遮蔽に関する。
外部磁界からの干渉は、磁性体を含む半導体装置における深刻な問題である。このような装置には、磁界センサ、磁気抵抗ランダムアクセスメモリ（以下では「ＭＲＡＭ」と呼ぶ）装置等が含まれ得るが、通常、磁化ベクトルの配向を装置の駆動に利用する。ＭＲＡＭ装置では、その設計特性の最も重要な側面として、例えば、不揮発メモリの状態の安定性、読み取り／書き込みサイクルの繰り返し性、およびメモリ素子間のスイッチング磁界の均一性の３つがある。これらの特性は、磁化ベクトルの挙動および性質に依存する。
ＭＲＡＭ装置におけるデータの格納は、磁界を印加し、ＭＲＡＭ装置の磁性体を２つの可能なメモリ状態のいずれかに磁化することによって達成される。データの呼び出しは、ＭＲＡＭ装置における２つの状態間の抵抗差を検知することによって達成される。書き込みのための磁界は、磁気構造外部の導電線または磁気構造自体に電流を流すことによって生成される。
書き込み中にＭＲＡＭ装置に磁界を印加した場合、ＭＲＡＭ装置に入射する全磁力は、書き込みに必要な全磁力よりも低くなる場合があり、それによりプログラミングエラーを生じる可能性がある。さらに、通常のＭＲＡＭ機構では、１つのＭＲＡＭ装置をプログラムする際に、複数のビットが磁界に曝される。これらの選択されたＭＲＡＭ装置の半分は、外部磁界からの意図されないプログラミングに特に敏感である。さらに、磁界が十分に大きい場合、ＭＲＡＭ装置は、プログラミング電流が存在しない場合にも外部磁界によって意図せずスイッチングされる場合がある。
磁界干渉の効果を低減する方法は、電子回路部品を磁気遮蔽することである。従来技術の磁気遮蔽の解決手段は通常、装置を包囲する蓋または筐体を用いることを伴い、蓋または筐体はグラウンド電位に接続されてもよい。しかし、従来技術の遮蔽に対する解決手段は高価すぎる場合が多く、磁気装置と容易に一体化されない。
したがって、本発明の目的は、磁性体を含む電子回路のための新規の改良された磁気遮蔽に対する解決手段を提供することにある。
上記および他の箇所に示した目的および利点を達成するために、基板と、当該基板を上部に設けた電子集積回路とを備える遮蔽された電子集積回路装置を開示する。好適な実施形態では、基板および電子集積回路の上に誘電体領域が配置され、基板および誘電体領域が外面を形成する。基板および誘電体領域の外面に磁性体層が形成され、この磁性体層は、電気化学的析出を用いて、基板、誘電体領域、および磁性体層が一体化されるように堆積される。
好適な実施形態において、磁性体層の電気化学的析出は、基板および誘電体領域の外面に配置された接着層を形成し、接着層上に配置されるシード層を形成することによって達成され、シード層は後に、電気化学的析出浴に浸漬される。好適な実施形態において、シ
ード層は、銅のような導電性物質を含み、電気化学的析出浴は、ニッケル・鉄（ＮｉＦｅ）、ニッケル・鉄・モリブデン（ＮｉＦｅＭｂ）、ニッケル・鉄・コバルト（ＮｉＦｅＣｏ）等といった磁気遮蔽体を含む。さらに、磁性体層の各部分は、磁性体エポキシ（magnetic epoxy）、または強磁性体粒子あるいは超常磁性体粒子を懸濁させた同様の成形物質を用いて形成されてもよい。
本発明の上記およびさらなるより具体的な目的および利点は、当業者には、添付図面とともに解釈される以下の本発明の好適な実施形態の詳細な説明から容易に明らかとなるであろう。
ここで図１を参照すると、図１は本発明による遮蔽された電子集積回路装置５の略断面図を示す。装置５は厚さ１１の基板１０を備え、基板１０は表面１７および表面１６を有する。上記表面１７上に電子集積回路１５が設けられる。この実施形態において、集積回路１５は複数のＭＲＡＭビット１４を備えるが、他の磁気抵抗装置を組み込むこともできることが理解されるであろう。また、便宜上、３つのＭＲＡＭビットを示すが、完全な素子アレイ、または磁気メモリビットアレイの周辺の制御／駆動回路をダイとして基板１０上に形成してもよいことが理解されるであろう。さらに、集積回路１５は通常、回路１５に対して信号を伝送することができる相互接続部および導体パッドを備えるが、これらの相互接続部および導体パッドは簡略化のために図示しない。
好適な実施形態では、基板１０の表面１７および電子集積回路１５の上に誘電体領域１２が配置され、誘電体領域１２は表面１８を含む。好適な実施形態において、誘電体領域１２は、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、ポリイミド、またはその組み合わせを含むことができる。誘電体領域１２は、パッシベーション層および応力緩衝層として作用し、誘電体領域１２とその上に形成される以後の層の弾性変形による亀裂を防止するような所望の熱膨張係数を有するように選択される。
好適な実施形態において、また図２に示すように、接着層３６が誘電体領域１２の表面１８に堆積される。接着層３６上にシード層２８が堆積される。しかし、接着層３６は任意であるものの、好適な実施形態ではシード層２８の接着性を高めるために含まれることが理解されるであろう。図３に示すように、シード層２８上にフォトレジスト層１９が配置され、パターニングおよびエッチングされて、集積回路１５に隣接してトレンチ３８を形成する。
好適な実施形態において、また図４に示すように、シード層２８上に電気めっきを施すことによってトレンチ３８内に磁性体層３０が形成される。次に図５を参照すると、フォトレジスト層１９が除去され、層２８および３６がウェットエッチングまたはドライエッチングによってパターニングされ、層２８および３６が磁性体層３０と誘電体領域１２の間に挟まれるようにする。さらに、好適な実施形態では、基板１０を、厚さ１１よりも薄い厚さ１３まで薄くして表面２１を形成する。しかし、基板１０を薄くすることは任意であるものの、このステップは好適な実施形態では、別途説明するように磁気遮蔽特性を高めるために含まれることが理解されるであろう。
フォトレジスト層１９とその後の、層２８および３６を除去するためのウェットエッチングステップは、ダイの縁にある複数の導体パッドが層３６、２８、３０によってともに電気的に短絡しない可能性を減らすために含まれる。導体パッドは通常、回路１５に電気的に接続された相互接続部に対する信号経路を設けるために用いられ、導体パッド上にはワイヤボンドが配置される。
誘電層１２にネガのアンダーカット（negative undercut ）を生成することによって、フォトレジスト層１９とその後のウェットエッチングステップを排除することができる。図６は、表面４５を有する導体パッド４４に磁性体が隣接する構成とした集積回路１５の集積回路部分４２を示す。図６に示すように、導体パッド４４に隣接する誘電体領域１２は、パターニングおよびエッチングされて、ネガの側壁を有するトレンチ４６を形成する。結果として、接着層３６およびシード層２８が誘電体領域１２の表面１８に堆積されるとき、層３６および２８の一部は表面４５にも堆積される。しかし、ネガの側壁が表面１８上に配置された層３６および２８を、表面４５上に配置された層３６および２８と分離する。結果的に、磁性体層３０が電気めっきされるとき、導体パッド４４は電気的に絶縁されているため、磁性体層３０は、表面１８に隣接するように配置されたシード層２８の上のみに形成される。
磁気遮蔽は底面２１にも施すことができる。好適な実施形態では、図７に示すように、基板１０の表面２１に接着層４０が配置される。接着層４０上にはシード層２４が配置される。しかし、接着層４０はオプションであるものの、好適な実施形態ではシード層２４の接着性を高めるために含まれることが理解されるであろう。好適な実施形態では、磁性体層２６が電気めっきによってシード層２４上に形成される。好適な実施形態では、接着層３６および４０はチタン−タングステン（ＴｉＷ）を含むが、接着層３６および４０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、またはタンタル（Ｔａ）といった他の適切な物質を含むことができることが理解されるであろう。さらに、シード層２４および２８は、銅、または別の、磁性体層２６および３０に含まれる物質よりも卑な適切な導電性物質を含むことができる。また、層２４、２８、３６、および４０は、化学蒸着（以下では「ＣＶＤ」と呼ぶ）、物理蒸着（以下では「ＰＶＤ」と呼ぶ）等を用いて堆積させることができる。
さらに、磁性体層２６および３０は、ニッケル−鉄（ＮｉＦｅ）、ニッケル−鉄−モリブデン（ＮｉＦｅＭｂ）、鉄−コバルト−ボロン（ＦｅＣｏＢ）、ニッケル−鉄−コバルト（ＮｉＦｅＣｏ）、ニッケル−銅−クロム−鉄（ＮｉＣｕＣｒＦｅ）、またはその合金を含むことができるが、他の物質系を用いてもよいことが理解されるであろう。例えば、μメタルが適切である場合がある。μメタルとその組成物は当業者にはよく知られているため、ここでさらに詳述することはしない。磁性体層２６および３０は、遮蔽集積回路１５に対して磁束の十分に高い透磁率を有する任意の適切な物質を含むことができ、残りの金属構造と治金学的に適合する。
透磁率は、物質が磁界の影響下で磁束を通す能力を測定する。透磁率のある物質は、磁性体の微細構造を磁区の整列により磁化させることによって磁界の磁束を伝導することができる。磁区を含む物質は強磁性体である。強磁性体は容易に磁化することができるため、結果的に、非常に有効な磁気遮蔽体として挙動する。
さらに、好適な実施形態において、磁性体層２６および３０はそれぞれ、接着性を高めるために、シード層２４および２８に含まれる物質よりも貴物質を含む。また、いくつかの実施形態において、磁性体２６および３０は同時に電着されることができることが理解されるであろう。
磁性体層２６および３０を形成する方法は、好適な実施形態の電解めっきのような電気化学的析出を使用して必要な層を形成することを伴う。しかし、無電解めっきまたは浸漬のような他の電気化学的析出技法を用いることもでき、その場合、作製ステップは一般に異なったものとなることが理解されるであろう。電気化学的析出を用いて様々な層を形成し、薄膜の均一性制御を改良して、複雑で高価な真空蒸着ツールを使用する必要性をなくす。さらに、電気化学的析出を用いることによって、短時間で厚い層を形成することがで
きる。電気化学的析出は、当業者によく知られた技法であるため、ここでさらに詳述することはしない。
別の実施形態において、磁性体層２６および３０の各部分は、非晶質の磁性体またはナノ結晶性磁性体を含むことができる。磁性体層２６および３０の各部分はまた、非磁性体マトリクス中に懸濁した複数の強磁性体粒子または超常磁性体粒子を含むことができる。非磁性体マトリクスは、エポキシ、ポリマー、金属、または別の適切な非磁性体マトリクス物質を含むことができる。エポキシは、丈夫さ、強い接着性、および低収縮性を特徴とする密な架橋ポリマー構造を形成することができる熱硬化性樹脂であり、特に表面コーティングおよび接着剤に用いられる。
次に図８を参照すると、好適な実施形態において、集積回路５が、幅９ならびに側面２０および２２を有するダイ７に切断される。当業者には、一般に、同一の基板上に複数の集積回路が形成されてから個々のダイに切断されることがよく知られている。このステップにより、コストが下がり、複数のほぼ同一の集積回路の作製を可能にする。しかし、いくつかの実施形態では、１つのダイを設けることもでき、このステップはオプションであってもよいことが理解されるであろう。
好適な実施形態において、また図９に示されるように、側面２０に磁性体層３２が形成され、側面２２に磁性体層３４が形成され、電気集積回路５は磁性体層に実質的に包囲される。磁性体層３２および３４の各部分は、強磁性体粒子または超常磁性体粒子を懸濁させた磁性体エポキシ等を含むことができることが理解されるであろう。
次に図１０を参照して、ダイ７の長さ９に対して平行に配向された磁界の大きさをエルステッド（１エルステッド≒７９．５７７アンペア毎メートル）で示すプロットを示す。図１０のデータは、２次元での静磁気の数値シミュレーションの結果である。しかし、３次元のシミュレーションを用いても同様の結果を得ることができる。シミュレーションは、磁界ベクトルがダイ７の長さ９に対して平行に配向した５０エルステッド（約３９７９キロアンペア毎メートル）の磁界を印加することからなる。次に、磁界の大きさを表面１７に平行な直線に沿って、集積回路１５の近くで測定する。
シミュレーションは、例示の目的で３つの条件下で行われ、磁性体層２６、３０、３２、および３４は約２０μｍの厚さ７２を有するものと仮定される。しかし、層２６、３０、３２、および３４は異なる厚さを有することができるものの、本実施形態では議論を容易にするために厚さ７２を有するものと仮定されることが理解されるであろう。さらに、例示目的で、磁性体層２６、３０、３２、および３４は、２０００の透磁性および１テスラの飽和磁束密度を有するものと仮定される。またこの例では、長さ９は約５ｍｍであると仮定される。
図１０に含まれる１つのシミュレーション（プロット６２）は、図７に示したようなダイ７のものであり、ダイ７は磁性体層２６および３０によって遮蔽され、厚さ１３は約６８５．８マイクロメートル（約２７ミル）である。プロット６２は、磁界ベクトルが長さ９に対して平行に配向している場合に、磁性体層２６および３０が、ダイ７内の磁界を約０エルステッド（約０アンペア毎メートル）まで下げることを実証する。
磁気遮蔽効果はいくつかの方法で理解することができる。１つの説明は、磁気遮蔽体の高透磁率のために磁界が磁気遮蔽体中を移動することが強く（energetically ）好ましいというものである。別の同等の説明は、磁気量が主に磁気遮蔽体の端部で増加するため、印加された磁界が磁気量から生じる磁界により相殺される傾向があるというものである。この例は、大きな磁界を飽和させずに遮蔽するためには、磁気遮蔽体が厚いか、または大
きな飽和磁束密度を有さなければならないことを示す。磁束密度が飽和値を超えて上昇すると、磁界は通常、磁気シールドを透過する。
別のシミュレーション（プロット６０）は、図７に示したようなダイ７のものであり、ダイ７は、磁性体層２６および３０によって遮蔽され、厚さ１３は約３３０．２マイクロメートル（約１３ミル）である。この例において、印加された磁界の遮蔽は、厚さ１３がより小さい場合にダイ７内部への距離に応じてより迅速に行われる。磁界が０になる特徴的な距離はほぼ磁気遮蔽層間の距離であり、このことは、厚さ１３が小さくなるほど良好な磁気遮蔽が行われることを示唆する。
さらに別のシミュレーション（プロット６１）は、図８に示したようなダイ７のものであり、ダイ７は、磁性体層２６、３０、３２、および３４によって遮蔽され、厚さ１３は約６８５．８マイクロメートル（約２７ミル）である。磁気側壁３２および３４がダイ７に含まれる場合、磁界は、ダイ７のすぐ内部で約０エルステッド（約０アンペア毎メートル）まで下がる。この構成は、磁気干渉を受けずに磁気回路部をダイ７の側面に隣接して配置することができ、結果として集積回路１５を形成することができる使用可能な表面１５の量が増えるため、有利であろう。使用可能な表面１５の量を増やすことにより、遮蔽された電子集積回路５の作製コストが減る。
図１１は、ダイ７の長さ９に対して垂直に配向された、シミュレートされた磁界の大きさをエルステッドで示すプロットである。図１１のデータは、２次元での静磁気の数値シミュレーションの結果である。しかし、３次元のシミュレーションを用いても同様の結果を得ることができる。この例において、シミュレーションは、磁界ベクトルがダイ７の長さ９に対して垂直に配向した５０エルステッド（約３９７９キロアンペア毎メートル）の磁界を印加することからなる。図１１には、図８に示したようなダイ７のプロット６８、および図７に示したようなダイ７のプロット７０が含まれる。この例では、ダイ７上に磁気層３２および３４を含めた場合、垂直な磁界の磁気遮蔽は劇的に向上し、磁気側壁が面外の磁界の遮蔽に有用であることを示す。
この結果が生じる理由は、層２６および３０が、薄膜の面外の消磁領域のために垂直方向において透磁性でないためである。しかし、層３２および３４は垂直方向において大きな透磁性を有するため、層２６および３０と組み合わせて磁気遮蔽を行うことができる。
次に、遮蔽された電子集積回路装置５０の別の実施形態を示す図１２を参照し、集積回路１５を有する基板１０が接着剤（図示せず）で金属支持体５２に取り付けられる。金属支持体５２は例えば、リードフレーム、ボールグリッドアレイ等を備えることができる。金属支持体５２は、磁性体を含んで、磁気遮蔽能力を高めることができる。支持体５２はまた、導体パッド５４および金属リード５６を備え、図示のように、ワイヤボンド６０が配置されて、ＭＲＡＭビット１４および導体パッド５４との電気的な接続を行う。次に、基板１０および金属支持体５２に隣接して遮蔽体層５８が形成される。
いくつかの実施形態において、遮蔽体層５８は、磁性体エポキシ、または強磁性体粒子あるいは超常磁性体粒子を懸濁させた同様の成形物質を含むことができる。さらに、金属支持体５２は、磁性体層を上部に電気めっきするか、または磁性体で作成されることができ、基板１０が磁性体層に実質的に包囲されるようにする。別の実施形態において、遮蔽は、非磁性体マトリクス中に懸濁した超常磁性体粒子によって、集積回路１５が非磁性体マトリクスに実質的に包囲されるように行われることができる。非磁性体マトリクスは、エポキシ、ポリマー、金属等を含むことができる。
概して、非磁性体マトリクス中に懸濁される粒子のサイズはおよそ数十μｍであるべき
である。しかし、このような粒子は時として、図１３のヒステリシス曲線８０に示すように、望ましくない磁気特性を有する可能性がある。大きな残留磁化Ｍｒすなわち保磁力Ｈｃが、磁性体により集積回路１５を最適に遮蔽することを妨げる。さらに、大きな粒子ほど、磁気特性が粒子の組成、作製方法、形状等に敏感に依存する可能性がある。
図１３に示すような、より理想的なヒステリシスループ８２を得るには、磁性体エポキシ中に懸濁される粒子のサイズは、それらの粒子が超常磁性体となるように選択することができる。粒子のサイズが小さくなるにつれて、エポキシ中の磁性体粒子は熱励起により消磁される。この効果は超常磁性体として知られ、結果として、特定の周波数で測定した場合に０の残留磁化Ｍｒすなわち０の保磁性Ｈｃを粒子に生じる。
超常磁性体挙動を得るための粒径は約１μｍ以下である。しかし、粒径が小さすぎる場合、熱消磁効果が強くなり過ぎて透磁性が低下してしまう。非常に有効な磁界遮蔽のための超常磁性体粒子の透磁性は極めて高い（すなわち約１０００〜１０，０００）。超常磁性体粒子のさらなる利点は、磁気特性が等方性であることである。
粒子の熱消磁の時間は近似的に、τ＝τ０ｅｘｐ［ＫＶ／κＴ］として与えられ、ここで、τ０はおよそ１ナノ秒であり、Ｋは磁気異方性であり、Ｖは粒子の体積であり、κはボルツマン定数であり、Ｔは温度である。Ｋは所与の磁性体について比較的一定であるため、熱消磁または超常磁性は、Ｖを下げてτを１秒未満とする、すなわちＫＶ／κＴを２５未満とすることによって容易に観察することができる。Ｋは通常１００ｍＪ／ｃｍ３（１０００ｅｒｇ／ｃｍ３）であるため、適切な超常磁性体を達成するためには、磁性体粒子の直径はおよそ０．１μｍ（あるいはＫがより大きい場合はそれ以下）でなければならない。
τの定義から導かれるように、超常磁性体の消磁はＶが小さいほど短い時間で行われる。したがって、より高い周波数の磁界を遮蔽するためにはより小さい粒子が必要となる。概して、粒子が消磁し、磁界に従って（follow）適切な磁界遮蔽を行うことができるようにするために、τは１／ｆ未満でなければならない（ここで、ｆは外部磁界の周波数である）。
したがって、新規の改良型の遮蔽された集積回路が開示される。遮蔽された集積回路は、電気化学的析出を用いることで集積回路に隣接して磁性体遮蔽層を形成することによって電磁干渉の存在を低減する。遮蔽された集積回路は、磁性体層が電子回路部と一体化され、その結果より小型に形成されるため、携帯用電子システムにより適合する。遮蔽された集積回路はまた、電気めっきにより高価で複雑な真空蒸着器具を使用する必要が回避されるため低費用である。
本明細書において例示の目的で選択された実施形態に対する様々な変更および修正を当業者であれば容易に思いつくであろう。このような修正および変形が本発明の精神から逸脱しない限りにおいて、それらの修正および変形は、添付の特許請求の範囲の公正な解釈のみによって評価される本発明の範囲に含まれるものとして意図される。
当業者が本発明を理解し実施することを可能にするために、本発明を全体的に明快で簡潔な用語で記載してきた。
本発明による遮蔽された電子回路装置の作製における１ステップの断面図。 本発明による遮蔽された電子回路装置の作製における１ステップの別の断面図。 本発明による遮蔽された電子回路装置の作製における１ステップの断面図。 本発明による遮蔽された電子回路装置の作製における１ステップの断面図。 本発明による遮蔽された電子回路装置の作製における１ステップの別の断面図。 本発明による遮蔽された電子回路装置の作製における１ステップの、導体パッドの形成を示す別の断面図。 本発明による遮蔽された電子回路装置の作製における１ステップの断面図。 本発明による遮蔽された電子回路装置の作製における１ステップの別の断面図。 本発明による遮蔽された電子回路装置の作製における１ステップの断面図。 本発明による遮蔽された電子回路装置の長さに対して平行に配向した磁界の大きさを示すプロット。 本発明による遮蔽された電子回路装置の長さに対して垂直に配向した磁界の大きさを示すプロット。 本発明による、遮蔽された金属支持体を有する遮蔽された電子集積装置の断面図。 通常の磁性体、および超常磁性体粒子を懸濁させたエポキシを含む磁性体の場合のヒステリシス曲線のプロット。

Claims (10)

  1. 厚さを有するとともに対向面および少なくとも１つの側面を有した基板の表面に配置される電子回路と、
    該電子回路に配置される誘電体領域であって、表面および少なくとも１つの側面を含む誘電体領域と、
    前記基板の前記対向面の一方に、前記誘電体領域の前記表面に隣接して配置される第１の磁性体領域とを備え、
    該第１の磁性体領域は、第１の電気化学的析出浴を用いて形成される、遮蔽された電子回路装置。
  2. 第２の磁性体領域が前記基板の前記対向面の他方に、前記誘電体領域の前記表面に隣接して配置され、前記第２の磁性体領域は、第２の電気化学的析出浴を用いて形成される請求項１に記載の遮蔽された電子回路装置。
  3. 前記第１の金属物質と前記基板の前記対向面の間、および前記基板に対向する前記第１の磁性体の上のうち一方に配置される金属支持体をさらに備える請求項１に記載の遮蔽された電子回路装置。
  4. 前記基板の前記対向面、前記誘電体領域の前記表面に近接して配置される前記第１の磁性体の上に配置される金属支持体であって、磁性体である金属支持体をさらに備える請求項１に記載の遮蔽された電子回路装置。
  5. 第２の磁性体領域が前記基板の前記対向面のもう一方に、前記誘電体領域の前記表面に近接して配置され、前記第２の磁性体領域は、非磁性体マトリクス中に懸濁される複数の超常磁性体粒子、非磁性体マトリクス中に懸濁される複数の強磁性体粒子、およびそれらの組み合わせのうちの１つを含む請求項１に記載の遮蔽された電子回路装置。
  6. 前記第１の磁性体領域の少なくとも一部は、非晶質磁性体およびナノ結晶性磁性体のうちの１つを含む請求項１に記載の遮蔽された電子回路装置。
  7. 厚さ、表面、対向面、および少なくとも１つの側面を有する基板であって、電子集積回路が前記表面上に形成される基板と、
    前記電子集積回路上に配置される誘電体領域であって、表面および少なくとも１つの側面を含む誘電体領域と、
    該誘電体領域の前記表面および前記基板の前記対向面のうちの一方に配置される第１の磁性体領域とを備え、
    該第１の磁性体領域は、前記誘電体領域の前記表面および前記基板の前記対向面のうちの一方に隣接して配置される第１の接着層、該第１の接着層上に配置される第１のシード層、および該第１のシード層上に配置される第１の磁性体層を有し、
    該第１の磁性体層は、前記第１のシード層を第１の電気化学的析出浴に浸漬することによって形成される遮蔽された電子集積回路装置。
  8. 厚さを有するとともに電子集積回路を上部に形成された基板を設けるステップであって、該基板は表面、対向面および少なくとも１つの側面を含む、基板を設けるステップと、
    前記電気集積回路上に配置される誘電体領域を設けるステップであって、該誘電体領域は表面および少なくとも１つの側面を含む、誘電体領域を設けるステップと、
    該誘電体領域の前記表面および前記基板の前記対向面のうちの一方に配置される第１の磁性体領域を形成するステップであって、該第１の磁性体領域は、前記誘電体領域の前記表面および前記基板の前記対向面のうちの前記一方に隣接して配置される第１の接着層、
    該第１の接着層上に配置される第１のシード層、および該第１のシード層上に配置される第１の磁性体層を含み、該第１の磁性体層は、前記第１のシード層を第１の電気化学的析出浴に浸漬することによって形成される、形成するステップとを備える、電子回路の遮蔽方法。
  9. 厚さを有する基板であって、表面、対向面、および少なくとも１つの側面を含み、電子集積回路が前記表面上に形成される基板と、
    該基板の前記表面および前記電子集積回路の上に配置される誘電体領域であって、表面および少なくとも１つの側面を含む誘電体領域と、
    該誘電体領域の前記表面上に配置される第１の磁性体領域とを備え、
    該第１の磁性体領域は、或る粒径を有する複数の超常磁性体粒子を含み、該複数の超常磁性体粒子は非磁性体マトリクス中に懸濁され、
    前記複数の超常磁性体粒子の粒径は、電磁放射の所望の周波数領域を減衰するように選択される、遮蔽された電子集積回路装置。
  10. シールドとして挙動する第１の磁性体を含む金属支持体と、
    該金属支持体上に配置される、厚さを有する基板であって、表面、前記金属支持体に隣接して配置される対向面、および少なくとも１つの側面を含み、電子集積回路が前記表面上に形成される基板と、
    該基板の表面および前記電子集積回路の上に配置される誘電体領域であって、表面および少なくとも１つの側面を含む誘電体領域と
    を備える、遮蔽された電子集積回路装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311368A (ja) * 2004-04-20 2005-11-04 Taiwan Semiconductor Manufacturing Co Ltd 磁気ランダムアクセスメモリおよびその製造方法
JP2010245106A (ja) * 2009-04-01 2010-10-28 Renesas Electronics Corp 磁気記憶装置
WO2011046091A1 (ja) * 2009-10-13 2011-04-21 日本電気株式会社 磁性体装置
JP2011114225A (ja) * 2009-11-27 2011-06-09 Dainippon Printing Co Ltd 半導体装置、半導体装置の製造方法、およびシールド板
JP2012033861A (ja) * 2010-08-02 2012-02-16 Headway Technologies Inc 積層半導体基板および積層チップパッケージ並びにこれらの製造方法
JP2012136565A (ja) * 2010-12-24 2012-07-19 Ferrotec Corp 接着剤
US8835190B2 (en) 2008-05-07 2014-09-16 Renesas Electronics Corporation Semiconductor apparatus

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7037604B2 (en) * 2002-07-23 2006-05-02 Honeywell International, Inc. Magnetic sensing device
US7880208B2 (en) * 2003-06-10 2011-02-01 International Business Machines Corporation Magnetic materials having superparamagnetic particles
US7057249B2 (en) * 2003-07-02 2006-06-06 Hewlett-Packard Development Company, L.P. Magnetic memory device
US20060063025A1 (en) * 2004-04-07 2006-03-23 Jing-Yi Huang Method and system for making thin metal films
US7474499B2 (en) * 2005-07-27 2009-01-06 Seagate Technology Llc Shielded enclosure of a disc drive for reducing penetration and influence of stray fields
US7880278B2 (en) 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
US7795708B2 (en) * 2006-06-02 2010-09-14 Honeywell International Inc. Multilayer structures for magnetic shielding
US7723819B2 (en) * 2006-09-28 2010-05-25 Intel Corporation Granular magnetic layer with planar insulating layer
US20080157910A1 (en) * 2006-12-29 2008-07-03 Park Chang-Min Amorphous soft magnetic layer for on-die inductively coupled wires
US20080157911A1 (en) * 2006-12-29 2008-07-03 Fajardo Arnel M Soft magnetic layer for on-die inductively coupled wires with high electrical resistance
TWI339432B (en) * 2007-08-13 2011-03-21 Ind Tech Res Inst Magnetic shielding package structure of a magnetic memory device
JP4975836B2 (ja) * 2010-02-19 2012-07-11 株式会社東芝 磁気記録ヘッド及びそれを用いた磁気記録再生装置
US8415775B2 (en) 2010-11-23 2013-04-09 Honeywell International Inc. Magnetic shielding for multi-chip module packaging
FR2976765B1 (fr) * 2011-06-20 2015-05-01 Renault Sa Dispositif pour proteger un espace a proximite d'une source magnetique et procede de fabrication d'un tel dispositif
DE102012214677A1 (de) * 2012-08-17 2014-02-20 Hamilton Bonaduz Ag Pipette mit elektromotorisch angetriebenem Kolben und Magnetfeldabschirmung
US9070692B2 (en) 2013-01-12 2015-06-30 Avalanche Technology, Inc. Shields for magnetic memory chip packages
JP2015061057A (ja) 2013-09-20 2015-03-30 株式会社東芝 歪検知素子、圧力センサ、マイクロフォン、血圧センサ及びタッチパネル
US10497506B2 (en) * 2015-12-18 2019-12-03 Texas Instruments Incorporated Methods and apparatus for isolation barrier with integrated magnetics for high power modules
US10923532B2 (en) 2016-03-10 2021-02-16 Toshiba Memory Corporation Magnetic memory device
EP3244225A1 (en) * 2016-05-12 2017-11-15 Nxp B.V. Sensor module and method of manufacture
US10431732B2 (en) 2017-05-31 2019-10-01 Globalfoundries Singapore Pte. Ltd. Shielded magnetoresistive random access memory devices and methods for fabricating the same
US10347826B1 (en) 2018-01-08 2019-07-09 Globalfoundries Singapore Pte. Ltd. STT-MRAM flip-chip magnetic shielding and method for producing the same
US20190320524A1 (en) * 2018-04-13 2019-10-17 GM Global Technology Operations LLC Pcba with point field detector and magnetic shielding array located on same side of a conductor
CN110660746B (zh) * 2018-06-29 2021-07-20 台湾积体电路制造股份有限公司 存储器器件以及制造存储器器件的方法
JP6497477B1 (ja) * 2018-10-03 2019-04-10 東洋インキＳｃホールディングス株式会社 電磁波シールドシート、および電子部品搭載基板
KR102212079B1 (ko) * 2019-03-22 2021-02-04 쓰리엠 이노베이티브 프로퍼티즈 캄파니 전자 어셈블리, 이를 포함하는 전자 장치 및 전자 어셈블리를 제작하는 방법

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145266A (ja) * 1991-11-22 1993-06-11 Yokogawa Electric Corp スイツチング電源の実装構造
JPH06151662A (ja) * 1992-11-05 1994-05-31 Sumitomo Special Metals Co Ltd 高放熱性集積回路パッケージ
JPH11175920A (ja) * 1997-12-05 1999-07-02 Nec Corp 磁気抵抗効果型複合ヘッドおよびその製造方法
JPH11266043A (ja) * 1998-03-18 1999-09-28 Hitachi Ltd トンネル磁気抵抗効果素子、これを用いた磁気センサー、磁気ヘッド及び磁気メモリー
JP2000049013A (ja) * 1998-07-30 2000-02-18 Tokin Corp 電子部品
JP2001250206A (ja) * 2000-03-03 2001-09-14 Fujitsu Ltd 磁気ランダムアクセスメモリ装置
JP2001284878A (ja) * 2000-04-04 2001-10-12 Tokin Corp 配線基板
JP2002064189A (ja) * 2000-08-21 2002-02-28 Tokin Corp マグネティック・ランダム・アクセス・メモリ
JP2003115578A (ja) * 2001-10-05 2003-04-18 Canon Inc 不揮発固体磁気メモリ装置、該不揮発固体磁気メモリ装置の製造方法およびマルチ・チップ・パッケージ
JP2003309196A (ja) * 2002-04-16 2003-10-31 Sony Corp 磁気不揮発性メモリ素子の磁気シールドパッケージ
JP2004349476A (ja) * 2003-05-22 2004-12-09 Toshiba Corp 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4953002A (en) 1988-03-31 1990-08-28 Honeywell Inc. Semiconductor device housing with magnetic field protection
JPH06260786A (ja) * 1993-03-02 1994-09-16 Cmk Corp 磁性塗膜および電磁波シールド層を有するプリント配 線板とその製造方法
KR100389743B1 (ko) * 1994-01-27 2003-10-04 록타이트(아일랜드) 리미티드 두세트의전도체사이에이방성전도성경로및결합을제공하기위한조성물및방법
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
US5981297A (en) * 1997-02-05 1999-11-09 The United States Of America As Represented By The Secretary Of The Navy Biosensor using magnetically-detected label
US5883762A (en) * 1997-03-13 1999-03-16 Calhoun; Robert B. Electroplating apparatus and process for reducing oxidation of oxidizable plating anions and cations
US5939772A (en) 1997-10-31 1999-08-17 Honeywell Inc. Shielded package for magnetic devices
US6350951B1 (en) * 1997-12-29 2002-02-26 Intel Corporation Electric shielding of on-board devices
JP4005762B2 (ja) * 1999-06-30 2007-11-14 株式会社東芝 集積回路装置及びその製造方法
JP4458703B2 (ja) * 2001-03-16 2010-04-28 株式会社東芝 磁気抵抗効果素子、その製造方法、磁気ランダムアクセスメモリ、携帯端末装置、磁気ヘッド及び磁気再生装置
US6730949B2 (en) * 2001-03-22 2004-05-04 Kabushiki Kaisha Toshiba Magnetoresistance effect device
JP2003101280A (ja) 2001-09-27 2003-04-04 Kyocera Corp 電磁波シールドケース及びそれを用いた電磁波シールド構造
JPWO2003081973A1 (ja) 2002-03-27 2005-08-04 東洋サービス株式会社 電磁波遮蔽用シート、電磁波遮蔽伝送用ケーブル及び電磁波遮蔽ｌｓｉ
EP1727201A1 (en) 2005-05-27 2006-11-29 Hou, PonWei Shielding material for preventing outleakage and penetration of electromagnetic waves

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145266A (ja) * 1991-11-22 1993-06-11 Yokogawa Electric Corp スイツチング電源の実装構造
JPH06151662A (ja) * 1992-11-05 1994-05-31 Sumitomo Special Metals Co Ltd 高放熱性集積回路パッケージ
JPH11175920A (ja) * 1997-12-05 1999-07-02 Nec Corp 磁気抵抗効果型複合ヘッドおよびその製造方法
JPH11266043A (ja) * 1998-03-18 1999-09-28 Hitachi Ltd トンネル磁気抵抗効果素子、これを用いた磁気センサー、磁気ヘッド及び磁気メモリー
JP2000049013A (ja) * 1998-07-30 2000-02-18 Tokin Corp 電子部品
JP2001250206A (ja) * 2000-03-03 2001-09-14 Fujitsu Ltd 磁気ランダムアクセスメモリ装置
JP2001284878A (ja) * 2000-04-04 2001-10-12 Tokin Corp 配線基板
JP2002064189A (ja) * 2000-08-21 2002-02-28 Tokin Corp マグネティック・ランダム・アクセス・メモリ
JP2003115578A (ja) * 2001-10-05 2003-04-18 Canon Inc 不揮発固体磁気メモリ装置、該不揮発固体磁気メモリ装置の製造方法およびマルチ・チップ・パッケージ
JP2003309196A (ja) * 2002-04-16 2003-10-31 Sony Corp 磁気不揮発性メモリ素子の磁気シールドパッケージ
JP2004349476A (ja) * 2003-05-22 2004-12-09 Toshiba Corp 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311368A (ja) * 2004-04-20 2005-11-04 Taiwan Semiconductor Manufacturing Co Ltd 磁気ランダムアクセスメモリおよびその製造方法
US8835190B2 (en) 2008-05-07 2014-09-16 Renesas Electronics Corporation Semiconductor apparatus
JP2010245106A (ja) * 2009-04-01 2010-10-28 Renesas Electronics Corp 磁気記憶装置
WO2011046091A1 (ja) * 2009-10-13 2011-04-21 日本電気株式会社 磁性体装置
JPWO2011046091A1 (ja) * 2009-10-13 2013-03-07 日本電気株式会社 磁性体装置
JP2011114225A (ja) * 2009-11-27 2011-06-09 Dainippon Printing Co Ltd 半導体装置、半導体装置の製造方法、およびシールド板
JP2012033861A (ja) * 2010-08-02 2012-02-16 Headway Technologies Inc 積層半導体基板および積層チップパッケージ並びにこれらの製造方法
JP2012136565A (ja) * 2010-12-24 2012-07-19 Ferrotec Corp 接着剤

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