KR101059875B1 - 자기 메모리 어레이 및 전자 시스템 - Google Patents

자기 메모리 어레이 및 전자 시스템 Download PDF

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삼성전자주식회사
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Abstract

다수의 비트 셀(130)을 포함하는 자기 메모리 어레이(120)가 개시되어 있다. 각 비트 셀(130)은 대응 탈자장과 함께 자유 자극을 구비한 적어도 하나의 자기 층(132,134)을 포함한다. 자속 흡수 층(144)은 다수의 비트 셀(130) 중 적어도 두 개 사이에 배치되어 다수의 비트 셀(130)의 탈자장을 감소시킨다.

Description

자기 메모리 어레이 및 전자 시스템{MAGNETIC MEMORY DEVICE}
도 1은 개략적인 메모리 웨이퍼의 투시도,
도 2는 다수의 메모리 어레이에 연결된 통신 라인을 예시하는 개략적인 메모리 칩의 투시도,
도 3은 다수의 비트 셀을 도시하는 개략적인 메모리 어레이의 투시도,
도 4는 비트 셀을 예시하는 도면,
도 5는 라인(5-5)에 따른 도 3의 메모리 어레이의 단면도,
도 6은 본 발명의 일 실시예에 따른 비자기 물질의 컨포멀 코팅을 갖는 비트 셀의 열을 도시하는 도 5의 단면도,
도 7은 자속 흡수 층 및 증착된 얇은 비자기 물질을 갖는 도 6의 비트 셀의 열을 도시하는 도면,
도 8은 자속 흡수 층 및 메모리 어레이의 비트 라인을 노출하도록 제거된 두 개의 자기 층을 도시하는 도 7의 단면도,
도 9는 본 발명의 또 다른 실시예에 따른 비트 셀에 따라 증착된 자속 흡수 물질로 이루어진 하나의 층을 갖는 메모리 어레이의 비트 셀의 열의 단면도,
도 10은 비트 셀의 열에 인접하게 배치된 자속 흡수 물질을 나타내는 도 8의 라인(10-10)에 따른 비트 셀의 열의 평면도,
도 11은 본 발명의 일 실시예에 따른 메모리 어레이가 제공된 전자 장치 및 메모리 칩을 포함하는 전자 시스템의 투시도.
도면의 주요 부분에 대한 부호의 설명
110 : 메모리 칩 120 : 메모리 어레이
122 : 워드 라인 124 : 비트 라인
126 : 접착 패드 128 : 통신 라인
130 : 비트 셀 144 : 자속 흡수 층
본 발명은 일반적으로 자기 랜덤 액세스 메모리(MRAM) 장치에 관한 것으로, 보다 구체적으로는 자기 메모리 어레이에 관한 것이다.
자기 랜덤 액세스 메모리(MRAM) 웨이퍼는 일반적으로 자기 메모리 칩 그룹이 조립 또는 배치되는 실리콘 웨이퍼(다이(dies)로도 알려져 있음)이다. 전형적인 MRAM 웨이퍼는 10000개 이상의 자기 메모리 칩을 가질 수 있다. 자기 메모리 칩, 또는 메모리 칩은 이후에 전자 장치에 의해 사용되기 위해 MRAM 웨이퍼로부터 분리되기 전에 그리드 패턴으로 MRAM 웨이퍼에 걸쳐 배치된다.
각 메모리 칩은 하나 또는 그 이상의 메모리 어레이로 구성되는데, 각 메모리 어레이는 다수의 비트 셀("메모리 셀"로도 지칭됨)로 구성된다. 메모리 어레이의 비트 셀은 검색가능한 데이터를 저장한다. 각 비트 셀의 데이터는 비트 셀의 자기 층의 자화 배향에 따라 저장된다. 예를 들어, 자기 터널 접합으로서 알려져 있는 일 유형의 비트 셀에서, 비트 셀은 얇은 절연 터널 장벽에 의해 분리되는 두 개의 자기 층으로 구성된다. 비트 셀의 로직값은 두 개 층의 자화의 상대적 배향에 의해 결정된다. 층의 자화 배향이 동일한 방향을 향하는 경우("동방향(parallel)" 배향으로 지칭됨"), 비트 셀의 저항은 로우이고, 0의 로직값이 할당된다. 층의 자화 배향이 반대 방향을 향하는 경우("반대방향(anti-parallel)" 배향으로 지칭됨), 비트 셀의 저항은 하이이고 1의 로직값이 할당된다. 전형적으로, 한 층의 자화 배향은 고정 또는 피닝되고("기준 층"), 다른 층의 자화 배향은 인가되는 자기장에 의해 변경될 수 있다("데이터 층" 또는 "감지 층")
워드 라인 및 비트 라인으로 지칭되는 도전성 트레이스는 메모리 어레이를 형성하는 비트 셀을 교차하도록 라우팅된다. 워드 라인은 비트 셀의 행을 따라 연장하고 비트 라인은 비트 셀의 열을 따라 연장한다. 선택된 워드 라인 및 비트 라인은 함께 전류를 공급받아 선택된 비트 셀의 자화 배향을 동방향에서 반대방향으로, 또는 그 반대로 전환하는 자기장을 생성한다. 워드 라인 및 비트 라인은 총괄하여 기록 라인으로 지칭된다. 이 기록 라인은 비트 셀에 저장된 로직값을 판독하는데 이용될 수 있다. 이와 달리, 별도의 감지 라인이 비트 셀로부터 저장된 데이터를 판독하기 위해 부가될 수 있다.
비트 셀에 저장된 자화는 일반적으로 마그네트와 연관된 것과 유사한 자장 라인을 생성하고, 그와 같이, 이 자화는 이 자장 라인에 대해 소스 및 싱크로서 역할을 하는 양의 자극 및 음의 자극, 또는 전하를 갖는다. 양의 자극이 음의 자극에 근접할수록, 이들 자극에 의해 생성된 자장은 더 강해진다.
고밀도 메모리는 메모리 어레이 내에서 작은 비트 셀의 밀집한 실장(tight packing)에 의해 특징지워진다. 작은 비트 셀은 본래부터 서로 인접하고 강한 자장을 생성하는 자극을 갖는다. 또한, 비트 셀 내에서 양극 및 음극과 연관된 자장은 탈자장(demagnetization field)으로 지칭되는데, 그 이유는 비트 셀 내에서 자화 방향과 반대이기 때문이다. 탈자장은 이들을 발생시키는 자극이 서로 근접할수록 더 강해진다.
데이트 층에서 원하는 자화 배향(0 및 1 상태)을 유지하기 위해, 충분한 자기 이방성이 자기 필름에 제공되어 탈자장을 극복해야 한다. 두 개의 지배적인 이방성은 형태 이방성 및 자기결정 이방성이되, 서브-마이크로미터 비트 셀에 대해서는 형태 이방성이 지배적이다. 비트 셀의 자화용이축에 따른 탈자장의 감소는 비트 셀의 안정성을 강화시킬 수 있다. 보다 안정적 자기 비트 셀이 분명 요구된다.
보자력은 인가된 자장에 의한 자화 반전에 대한 물질의 저항의 측정치이다. 연성의, 강자성의 물질로 이루어진 패터닝되지 않은 필름에 있어서, 보자력은 전형적으로 자구벽 이동(domain wall motion)에 대한 저항에 의해 결정된다. 이러한 보자력은 필름의 자기 이방성보다 실질적으로 더 낮을 수 있다. 그러나, 서브 마이크로미터 크기로 패터닝된 얇은 자기 필름은 흔히 자구벽을 포함하지 않는다. 이러한 패터닝된 필름에서의 보자력은 일반적으로 비트 셀의 총 자기 이방성에 필적할 수 있으며, 형태 이방성에 의해 지배를 받는다. 2보다 큰 종횡비를 갖는 비트 셀에 대해, 형태 이방성, 따라서 보자력은 비트 셀의 폭에 역비례한다. MRAM 비트 셀의 크기가 감소하여 보다 큰 비트 셀 밀도를 수용함에 따라, 보자력은 증가하고, 비트 셀을 기록하는데 필요한 전류의 양도 증가한다.
작은 자기 입자에 대해, 자화 전환 메카니즘은 자구벽 이동보다는 자화 회전에 의해 제어된다. 자화가 비트 셀의 자화 곤란축(짧은 치수)을 통해 회전하는 경우, 탈자장은 최대값에 도달한다. 자화 배향을 전환하기 위해, 인가된 자장은 자화 곤란축의 탈자장을 극복해야 한다. 이 탈자장의 감소는 비트 셀의 보자력을 낮게 하고, 따라서, 비트 셀을 기록하는데 필요한 전류를 줄일 수 있다. MRAM 장치에서 보다 낮은 전류가 요구된다.
진보된 컴퓨팅 애플리케이션에서 유용한 고밀도 메모리는 밀집하게 실장된 작은 비트 셀과 연관된다. 작은 비트 셀에서의 탈자장은 자화 용이축 자화 배향 및 높은 스위칭 필드의 불안정성을 야기한다.
자기 메모리 어레이는 다수의 비트 셀을 포함한다. 각 비트 셀은 대응 탈자장과 함께 자유 자극(free magnetic poles)을 구비한 적어도 하나의 자기 층을 포함한다. 자속 흡수 층은 다수의 비트 셀 중 적어도 두 개 사이에 배치된다.
첨부된 도면을 참조하면 본 발명의 예시적인 실시예가 더 잘 이해된다. 도면의 요소들은 서로에 대해 동일한 비율로 표시되지 않았다. 유사한 참조 번호는 대응 유사 부분을 나타낸다.
간략화된 자기 랜덤 액세스 메모리(MRAM)의 투시도가 도 1에 도시되어 있다. MRAM 웨이퍼(100)는 실리콘 웨이퍼(112) 상에 배치된 다수의 분리가능한 메모리 칩(110)을 포함한다. 각각의 분리가능한 메모리 칩(110)은 다수의 비트 셀(도시되어 있지 않음)을 갖는 적어도 하나의 메모리 어레이를 포함한다.
도 2는 메모리 웨이퍼(100)로부터의 분리 이후의 간략화된 자기 메모리 칩(110)을 예시한다. 메모리 칩(110)은 적어도 하나를, 전형적으로 다수의 메모리 어레이(120)를 갖는다. 도 3에 예시되어 있는 바와 같이, 각각의 자기 메모리 어레이(120)는 교차하는 워드 라인(122) 및 비트 라인(124)을 포함하고, 워드 라인(122) 및 비트 라인(124)의 각 교차부에는 자기 메모리 셀, 즉 비트 셀(130)이 존재한다. 각 자기 메모리 칩(110)은 적어도 하나의 접착 패드(126)를 갖는다. 접착 패드(126)는 자기 메모리 칩(110) 내에서 통신 라인(128)을 통해 메모리 어레이(120)(및 그들의 연관된 자기 비트 셀(130))를 전기적으로 액세스하도록 주변 전자 장치에 적절한 위치를 제공한다.
도 3은 단일의 간략화된 자기 메모리 어레이(120)의 투시도이이며, 워드 라인(122), 비트 라인(124) 및 비트 셀(130) 사이의 관계를 나타낸다. 워드 라인(122)은 비트 셀(130)의 제 1 측면 상에 배치되고 비트 라인(124)은 워드 라인(122)의 반대인 비트 셀(130)의 제 2 측면 상에 배치된다. 전형적으로, 워드 라인(122) 및 비트 라인(124)은 서로에 대해 수직으로 배향된다(총괄적으로, 워드 라인(122) 및 비트 라인(124)은 기록 라인으로 지칭될 수 있다). 도 3은 자기 메모리 어레이(120)의 하나의 가능한 실시예만을 나타낸다는 것을 이해해야 한다. 이와 다른 실시예에서, 메모리 어레이(120)는 자기 비트 셀(130)의 상태를 감지하는 부가적인 도전체 라인을 포함할 수 있다. 또한, 자기 메모리 어레이(120)는 자기 비트 셀(130)의 다수의 층을 포함할 수 있다.
데이터는 비트 셀(130)의 자기 층의 자화 배향에 따라 저장된다. 도 4에 예시되어 있는 바와 같이, 비트 셀(130)은 유전체 영역(136)(터널 장벽)에 의해 분리되는 능동 자기 데이터 필름(132)(감지 층) 및 피닝된 자기 필름(134)(기준 층)을 포함한다. 감지 층(132)의 자화 배향은 고정되지 않고 화살표(M1)로 도시된 두 개의 안정적인 배향 중 하나를 취할 수 있다. 이와 대조적으로, 피닝된 기준 층(134)은 화살표(M2)로 도시된 자화의 고정된 배향을 갖는다. 감지 층(132)은 선택된 비트 셀(130)에 관련된 기록 동작 동안 기록 라인(122 및 124)에 인가된 전류에 응답하여 자화 배향을 회전시킨다.
위에서 설명한 바와 같이, 감지 층(132)의 자화 배향은 반대되는 탈자장을 생성한다. 반대되는 탈자장은 양극 및 음극을 구비할 것이다. 탈자장은 자극이 서로 근접할수록 더 강해진다. 또한, 작은 비트 셀(130)은 일반적으로 500 나노미터 이하의 폭(W)을 갖는다. 고밀도 메모리는 메모리 어레이(120) 내에서 비트 셀(130)의 밀집한 실장을 조장하고, 따라서, 일반적으로 고밀도 메모리 어레이용으 로 적절한 것으로 고려되는 비트 셀(130)은 500 nm 미만인 적어도 하나의 크기를 갖는다. 결과적으로, 작은 비트 셀(130)은 본래부터 서로 근접하고 강한 탈자장을 나타내는 자극을 갖는다.
도 4에 도시되어 있는 바와 같이, 비트 셀(130)은 비트 셀(130)의 폭(W)보다 큰 길이(L)를 가질 수 있다. 비트 셀(130)의 길이(L)와 폭(W)의 비율은 종횡비로서 정의된다. 예를 들어, 2의 종횡비를 갖는 비트 셀(130)은 길이(L)가 폭(W)의 두배이다는 것을, 즉 L=2W이라는 것을 나타낸다. 비트 셀(130)이 1보다 큰 종횡비를 갖는 자기 비트 셀인 경우에, 자화는 바람직하게 비트 셀의 긴 축(용이축), 즉 길이(L)를 따라 배치되어 탈자장 및 그것의 대응 정자장 에너지의 크기를 감소시킨다.
작은 자기 입자에 대해서는, 자화 전환 메카니즘은 대개 자구벽 이동보다는 자화 회전에 의해 제어된다. 자화가 비트 셀(130)의 자화곤란축(짧은 치수)을 통해 회전하는 경우, 탈자장은 최대값에 도달한다. 자화 배향을 전환하기 위해, 인가된 자장은 이 자화곤란축의 탈자장을 극복해야한다. 이 탈자장의 감소는 비트 셀(130)의 보자력을 감소시키고, 따라서, 비트 셀(130)에 기록하는데 필요한 전류를 감소시킨다. MRAM 장치에서는 보다 낮은 기록 전류가 바람직한데 그 이유는 데이터를 저장하는데 보다 적은 전력이 소비되기 때문이다.
감지 층(132)의 안정적인 자화 배향(0 및 1 상태)을 보장하기 위해, 충분한 자기 이방성이 자기 필름에 제공되어 탈자장을 극복해야 하고 원하는 상태의 자화를 유지해야 한다. 비트 셀(130)의 자화 용이축에 따른 탈자장의 감소는 비트 셀(130)의 안정성을 강화한다. 보다 안정적인 비트 셀(130)은 서로 보다 더 인접하게 실장될 수 있고, 이는 고밀도 메모리에 바람직하다.
비트 셀(130)에 인접한 자기적으로 투과성인 물질의 증착은 이 투과성인 물질의 자기 이미지 전하의 생성, 즉 자극에 의해 감지 층 상에서 동작하는 탈자장을 감소시킨다. 이들 이미지 전하는 감지 층(132)의 자화와연관된 전하를 상쇄한다. 감지 층(132)에 인접한 자기 전하의 알짜 감소(net reduction)는 탈자장을 감소시킨다.
자화 회전에 의한 감지 층(132)의 자화 배향의 전환은 자화곤란축의 탈자장에 비례하는 인가된 자장을 요구한다. 자기적으로 투과성인 물질의 근접으로 인한 탈자장의 감소는 보자력이 감소된 비트 셀(130)을 야기한다. 그러므로, 탈자장의 영향은 비트 셀(130) 상에 또는 근접하게, 또는 적어도 두 개가 비트 셀(130) 사이에 자기적으로 투과성인 매체를 제공함으로써 감소된다. 그 결과 메모리 어레이(120)는 보다 적은 전력을 이용하고 보다 적은 기록 전류 드라이버를 허용하여 메모리 칩의 영역을 감소시킨다. 그러므로, 본 발명을 통해 보다 낮은 전력, 보다 높은 용량, 보다 저렴한 메모리 어레이(120)가 가능하다.
메모리 어레이(120)는 패터닝된 비트 셀(130)을 포함한다. 후속하는 설명에서는, 비트 셀(130)의 어레이가 행 및 열로 패터닝된다. 그러나, 본 발명은 유리하게 임의의 비트 셀(130) 어레이가 이용되고, 비트 셀(130)의 행 및 열이 수직인 어레이로 제한되지 않는다. 비트 셀(130)은 워드 라인(122)과 비트 라인(124)의 각 교차부에 형성된다. 도 5는 비트 셀(130)이 워드 라인(122)의 상단에서 열로 정렬되는 메모리 어레이(120)의 단면도를 나타낸다. 워드 라인(122) 및 비트 라인(124)을 따라 보내진 전류는 선택된 비트 셀(130)의 자기 감지 층(132))의 자화 배향(따라서 로직 상태)을 전환하도록 하는 결합 자장을 생성한다.
본 발명에 따른 일 실시예에서, 자속의 탈자장 라인은 자기적으로 투과성인 물질을 비트 셀(130)에 인접하게 증착함으로써 비트 셀(130) 내에서 감소된다. 예시적인 메모리 어레이(120)의 비트 셀(130)은 행 및 열로 정렬되기 때문에, 본 발명에 따른 일 실시예는 비트 셀(130)의 열을 따라 자기적으로 투과성인 물질을 배치하여, 자속의 탈자장의 라인에 적절한 경로를 제공한다. MRAM 장치의 당업자는 자기적으로 투과성인, 자속 흡수 물질은 비트 셀(130)의 행을 따라, 또는 비트 셀(130)의 열 및 행 모두를 따라, 또는 보다 일반적으로는 임의의 두 개의 비트 셀(130) 사이에 배치되어 비트 셀(130)에 대한 탈자장의 영향을 줄일 수 있다는 것을 알 것이다.
전기적으로 도전적인, 자기적인 투과성인 물질을 비트 셀(130) 사이에 갖는 메모리 어레이를 구성하는 하나의 방법은 도 5 내지 도 8을 참조하여 본 명세서에서 설명된다. 자기적으로 투과성인 물질이 전기적으로 도전적인 경우, 비트 셀(130) 근처에 배치된 자기적으로 투과성인 물질은 비트 셀(130)로부터 전기적으로 절연되어야한다. 도 5는 비트 셀(130)의 열이 워드 라인(122) 상에 배치되는 메모리 어레이(120)의 단면도이다. 도 6에 도시되어 있는 바와 같이, 전기적으로 비도전성인, 비 자기적인 층(140), 즉 유전체 물질은 각 비트 셀(130) 및 기록 라인(122 및 124) 위에 배치되어 비트 셀(130)을 뒤따른 전기적 도전 층으로부터 전 기적으로 절연한다. 본 발명에 따른 일 실시예에서, 층(140)은 비트 셀(130) 및 기록 라인(122 및 124)을 실질적으로 균일하게 코팅하는 컨포멀 코팅이다.
제 1 유전체 층(140)에 의해 전기적으로 절연된 도 6의 비트 셀(130)의 열에 대해, 도 7은 적어도 하나의 자기적으로 투과성인, 즉 자속 흡수 층이 메모리 어레이(120)에 부가되는 후속하는 프로세싱 단계를 도시한다. 도 7에 도시된 바와 같이, 이어서 자속 흡수 층(144)이 제 1 비 도전성의, 비 자기 유전체 층(140) 및 비트 셀(130)의 열 위에 증착된다. 끝으로, 비 도전성의, 비 자기 유전체 물질의 제 2 층(146)이 메모리 어레이(120) 상의 자속 흡수 층(144) 및 비트 셀(130)의 열 위에 코팅된다. 제 2 유전체 층(146)은 비트 셀(130)의 인접 열 사이를 충진할 만큼 충분한 두께를 갖도록 증착된다. 그러므로 도 7은 본 발명에 따른 일 실시예에서 비트 셀(130)에 대한 탈자장의 영향을 감소시키기 위해 비트 셀(130)의 열을 따라 증착된 자속 흡수 층(144)을 도시한다.
기록 라인(124)은 기록 라인(124)으로부터 자속 흡수 층(144)을 제거함으로써 전기적으로 노출될 수 있다. 도 8에 예시되어 있는 바와 같이, 유전체 층(140 및 146) 및 자속 흡수 층(144)은 기록 라인(124)으로부터 제거되었다. 유전체 층(140 및 146) 및 자속 흡수 층(144)을 제거하는 하나의 적절한 방법은 기록 라인(144)으로부터 층(140,146 및 114)을 화학적-기계적으로 연마하는 것이다. 화학적-기계적 연마 처리는 도 8에 도시되어 있는 바와 같이 메모리 어레이(120)를 평탄화한다. 당업자는 각 비트 셀(130)의 기록 라인(124)을 노출하기 위한 다른 적절한 방법을 알 수 있다. 본 발명에 따른 이 실시예에서, 비트 셀(130)에 인접 한 자속 흡수 층(144)을 갖는 비트 셀(130)의 열은 비트 셀(130)의 탈자장을 감소시킨다.
본 발명에 따른 또 다른 실시예에서, 자속 흡수 층(144)은 도 9에 도시된 바와 같이 비트 셀(130) 상으로 직접 증착된 전기적으로 절연성의, 즉 전기적으로 비 도전성의, 연자성 층(144)이다. 전기적으로 절연성의, 연자속 흡수 층(144)의 증착은 비 도전성의, 비 자기 유전체 층(140)의 필요성을 제거한다. 페라이트는 투과성의 층(144)으로 사용될 수 있는 전기적으로 절연성의, 연자성 물질의 예이다. 전기적으로 절연성의, 연자성 페라이트에 대한 하나의 예는 Fe3O4이다. 도 9는 전기적으로 절연성의 자속 흡수 층(144)이 증착되고 뒤이어 층(144)의 일부분이 제거되어 기록 라인(124)이 노출되는 과정을 도시한다.
본 발명에 따른 또 다른 실시예에서, 도 9의 전기적으로 절연성의, 연자속 흡수 층(144)은 증착되어 자속 흡수 층(144)은 비트 셀(130) 사이를 채울 수 있다. 이 경우에, 전기적으로 절연성의, 연자속 흡수 층(144)은 실질적으로 비트 셀(130)의 어레이(120)와 공통면에 존재한다.
앞에서 설명한 예들은 자속 흡수 층(144)이 적어도 두 개의 비트 셀(130) 사이에 배치되어 비트 셀(130)의 탈자장을 감소시키는 경우에 대해 다수의 가능한 구성 중 제한된 수만을 설명하였다. 유전체의, 자속 흡수의, 및 전기적으로 절연성의 자속 흡수 층의 다수의 결합이 비트 셀 사이에 조립 및 배치되어 비트 셀의 탈자장을 감소시킬 수 있다는 것을 알 수 있다. 본 명세서에서 나타난 바와 같이, 자속 흡수 층(144)은 비트 셀(130)의 행을 따라, 또는 비트 셀(130)의 열을 따라, 또는 비트 셀(130)의 행 및 열 모두를 따라 증착되어 비트 셀(130)의 탈자장을 감소시킬 수 있다. 또한, 본 발명에 따르면 자속 흡수 층(144)이 증착되어 비트 셀(130)은 기록 라인(124)을 배치하기 전에 층(144)에 의해 완전히 포위된다.
자기적으로 투과성의 층(144)은 자속 흡수기이다. 전류와 같은 자속 라인은 항상 최소 저항의 경로를 추구한다. 그러므로, 자속 라인은 최대 투과(최소 자기 저항) 경로를 추구할 것이다. 이러한 방식에서, 비트 셀(130)의 자화와 연관된 자속 라인은 자기적으로 투과적인 층(144)에 의해 비트 셀로부터 멀리 유도된다. 그러므로, 비트 셀(130)의 자화 상태를 방해하는 탈자장의 크기가 감소된다.
본 발명에 따른 일 실시예에서, 자속 흡수 층(144)은 낮은 보자력 및 높은 도자율을 갖는다. 예를 들어, 일 실시예에서, 자속 흡수 층(144)의 보작력은 약 1 에르스텟이다. 바람직한 자속 흡수 층(144)은 10 에르스텟 미만, 보다 바람직하게는 5 에르스텟 미만, 보다 더 바람직하게는 2 에르스텟 미만의 보자력을 갖는다.
본 발명에 따른 일 실시예에서, 자속 흡수 층(144)은 약 1000의 도자율을 갖는다. 도자율은 자기 유도와 자장 세기 사이의 비율이다. 높은 도자율을 갖는 물질은 자속을 집속시킨다. 바람직한 자속 흡수 층(144)은 10 이상, 보다 바람직하게는 100 이상, 보다 더 바람직하게는 1000 이상의 팩터만큼 자속을 집속시킨다.
본 발명에 따른 일 실시예에서, 자속 흡수 층(144)은 연자성 물질이다. 자속 흡수 층(144)은 예를 들어 철, 니켈, 코발트, 또는 철 합금, 니켈 합금 및 코발트 합금으로 형성될 수 있다. 특히, 높은 도자율을 갖는 비결정 코발트 기반 합금 으로부터 자속 흡수 층(144)을 형성하는 것이 유리하다. 또한, 실리콘, 붕소, 하프늄, 탄탈, 텅스텐 및 지르코늄과 같은 비결정물(amorphizing agents)이 코발트 및 코발트 기반 합금에 부가되어 금속 구조체의 비결정 부분을 증가시킬 수 있다.
연자성 물질은 비트 셀(130)의 자기 층(132 및 134)에서 생성된 탈자장과 같은 작은 자장에 놓여지는 경우 자화의 재배향을 나타내는 물질이다.
탈자장의 배향은 기록 프로세스 동안 내내 변경되기 때문에, 본 발명에 따른 일 실시예에서, 자속 흡수 층(144)은 자장에 따른 등방성을 갖는다. 등방성 자속 흡수 층은 자장의 배향과는 무관하게 자장에 대해 균일하게 응답한다. 니켈, 철 및/또는 코발트로 이루어진 몇몇 비결정 합금과 같은 몇몇 물질이 등방성 층으로서 증착될 수 있다. 바람직한 자속 흡수 층(144)은 등방성인 물질로부터 형성될 것이고, 다수의 자속 흡수 층(144)은 적절한 프로세싱 기술을 통해 등방성으로 만들어질 수 있다.
자속 흡수 층(144)이 증착되는 경우 이 자속 흡수 층(144)은 예를 들어 회전 자장 속에서 그들을 증착시키거나, 또는 그와 달리 메모리 어레이(120)를 포함하는 메모리 웨이퍼를 정자장 속에서 회전시킴으로써 등방성으로 만들어질 수 있다. 또한, 자속 흡수 층(144)은 메모리 어레이(120)를 포함하는 메모리 웨이퍼를 자속 흡수 층(144)이 증착된 이후 오븐에서 어닐링함으로써 등방성으로 만들어질 수 있다. 그러나, 고온에서의 어닐링 메모리 어레이(120)는 자기 층(132 및 134)에 부정적인 영향을 끼칠 수 있고, 이러한 이유로, 고온, 즉 자기 특성을 변경할 만큼 충분한 온도에서의 어닐링은 덜 바람직하다. 하나의 바람직한 실시예에서, 자속 흡수 층(144)의 구조체를 등방성으로 배향하기 위해 회전 자장이 어닐링 프로세스에 이용된다.
도 10은 도 8에 도시한 비트 셀(130)의 열에 대한 평면도이다. 도 10은 본 발명의 일 실시예에 따라 비트 셀(130)에 관련하여 코팅된 유전체 층(140 및 146) 및 자속 흡수 층(144)을 나타내는 워드 라인(122) 상에 배치된 비트 셀(130)의 열을 나타낸다. 비트 셀(130)의 노출된 기록 라인(124)은 뒤이은 층이 기록 라인(124) 위에 구성되는 경우 메모리 어레이(120)의 뒤이은 층과 전기적으로 통신하도록 구성된다. 제 1 유전체 층(140)이 비트 셀(130)에 인접하게, 또한 비트 셀(130)의 열을 따라 존재한다. 제 1 유전체 층(140)은 전기적으로 비트 셀(130)을 뒤이어 증착되는 금속 층으로부터 절연시킨다. 제 1 유전체(140)에 인접하게 자속 흡수 층(144) 및 제 2 유전체 층(146)이 존재한다. 도 10은 워드 라인(122)의 상단에 노출된 제 2 유전체 층(146)을 나타낸다. 본 발명에 따른 일 실시예에서, 자속 흡수 층(144)은 비트 셀의 열 사이에 증착되어 비트 셀(130)의 탈자장을 감소시킨다.
전자 장치 및 본 발명에 따른 메모리 어레이가 제공된 메모리 칩을 포함하는 전자 시스템은 일반적으로 도 11에서 참조번호(150)로 예시되어 있다. 전자 시스템(150)은 전자 장치(152) 및 메모리 웨이퍼(100)(도 1)로부터 분리된 메모리 칩(110)(도 2)을 포함한다. 메모리 칩(110)은 위의 도 8에서 설명한 메모리 어레이(120) 및 비트 셀(130)과 같은 메모리 어레이(120) 및 비트 셀(130)을 포함한다. 전기적 도전체(154)는 전자 장치(152)로부터 나오고 접착 패드(126)에서 메모리 칩(110)에 전기적으로 연결된다. 이러한 방식에서, 메모리 어레이(120)는 전자 시스템(150)에서 통신 라인(128) 및 전기적 도전체(154)를 통해 전자 장치(152)와 전기적으로 통신한다. 도 11에서 메모리 어레이(120)의 확대된 단면도에서 예시되어 있는 바와 같이, 유전체 층(140 및 146) 및 자속 흡수 층(144)은 기록 라인(146)으로 제거되었다. 자속 흡수 층(144)은 적어도 두 개의 비트 셀(130) 사이에 배치된다. 본 개시물을 읽고 이해하면, 자속 흡수 층(144)은 전기적으로 비 도전성인, 비 자기성의 층(140) 위에 증착될 수 있고(도 8 및 도 11에 도시되어 있음), 이와 달리, 자속 흡수 층(144)은 비트 셀에 직접 증착된 전기적으로 절연성인, 즉 전기적으로 비 도전성인, 연자성 층일 수 있다(도 9)는 것을 알 수 있을 것이다. 어느 경우에서도, 도 11은 메모리 어레이(120), 다수의 비트 셀(130) 및 적어도 두 개의 비트 셀(130) 사이에 배치된 자속 흡수 층(144)을 포함하는 메모리 칩(110)을 이용하는 전자 시스템(130)을 제한없이 예시한다.
본 발명에 따른 탈자장의 감소는 비트 셀의 보자력을 낮게 하고, 따라서, 비트 셀을 기록하는데 필요한 전류를 줄일 수 있다.

Claims (10)

  1. 각각의 비트 셀(130)이 대응 탈자장과 함께 자유 자극(free magnetic poles)을 구비한 적어도 하나의 자기 층(132, 134)을 포함하는 다수의 비트 셀(130)과;
    상기 다수의 비트 셀(130) 중 적어도 두 개 사이에 배치되며, 상기 두 개의 비트 셀(130)의 사이에서 상기 자기 층(132, 134)과 기록 라인들(122,124)을 따라 배치된 자기 유전체 층(140)에 형성된 자속 흡수 층(144)을 포함하는 자기 메모리 어레이(120).
  2. 제 1 항에 있어서,
    상기 다수의 비트 셀(130)은 행 및 열로 배향되고, 또한 상기 자속 흡수 층(144)은 상기 비트 셀(130)의 적어도 하나의 상기 행 및 열 사이에 배치되는 자기 메모리 어레이.
  3. 제 1 항에 있어서,
    상기 자속 흡수 층(144)은 상기 다수의 비트 셀(130) 모두 사이에 배치되는 자기 메모리 어레이.
  4. 제 1 항에 있어서,
    상기 자속 흡수 층(144)은 상기 다수의 비트 셀(130)과 공통면에 존재하는 자기 메모리 어레이.
  5. 제 1 항에 있어서,
    상기 다수의 자속 흡수 층(144)은 비 자기 층(140)과 인접하는 자기 메모리 어레이.
  6. 제 1 항에 있어서,
    상기 자속 흡수 층(144)은 철, 니켈, 코발트, 철 합금, 니켈 합금 및 코발트 합금으로 구성된 그룹으로부터 선택되는 자기 메모리 어레이.
  7. 제 1 항에 있어서,
    상기 자속 흡수 층(144)은 전기적으로 절연성인 자기 메모리 어레이.
  8. 제 1 항에 있어서,
    상기 자속 흡수 층(144)은 100보다 큰 도자율 및/또는 10 에르스텟 미만의 보자력을 갖는 자기 메모리 어레이.
  9. 제 1 항에 있어서,
    상기 자속 흡수 층(144)은 비결정 금속인 자기 메모리 어레이.
  10. 전기적 장치(150)와,
    메모리 어레이(120)를 포함하는, 상기 전기적 장치(150)에 전기적으로 연결된 메모리 칩(110)을 포함하되,
    상기 메모리 어레이(120)는 다수의 비트 셀(130)과 상기 다수의 비트 셀(130) 중 적어도 두 개 사이에 배치되며 상기 두 개의 비트 셀(130)의 사이에서 상기 자기 층(132, 134)과 기록 라인들(122,124)을 따라 배치된 자기 유전체 층(140)에 형성된 자속 흡수 층(144)을 포함하는 것을 특징으로 하는 전자 시스템(150).
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