KR100567972B1 - 전류 밀도가 낮은 자기 저항 메모리 - Google Patents

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Abstract

본 발명은 전류 밀도가 낮은 자기 저항 메모리에 관한 것이다. 상기 메모리의 비트 라인 및/또는 워드 라인 내부로 유입되는 전류의 밀도는 실제 메모리 셀의 영역에서 예컨대 페라이트의 사용에 의해 조밀한 자속 집중이 달성됨으로써 감소된다. 따라서, 전자 이동(electromigration) 문제가 방지된다.

Description

전류 밀도가 낮은 자기 저항 메모리 {MAGNETORESISTIVE MEMORY WITH LOW CURRENT DENSITY}
본 발명은 메모리 셀의 자기에 의해 변동가능한 저항에 따른 메모리 효과를 갖는 자기 저항 기록/판독 메모리(MRAM)에 관한 것이다.
자기 저항 메모리는 예컨대 워드 라인과 비트 라인 사이에 자기 저항 층 시스템을 가지며, 상기 층 시스템은 얇은 터널 산화물에 의해 분리된, 예컨대 연자성층 및 경자성층으로 이루어진다. 비트 라인과 워드 라인 사이의 저항은 재료 내의 자화 방향들이 평행한지 또는 역평행한지에 따라 좌우되며, 평행한 자화 방향은 상대적으로 낮은 저항값을, 역평행한 자화 방향은 상대적으로 높은 저항값을 야기한다. 여러 측면에서 볼 때, 특히 셀의 기록을 위해 필요한, 워드 라인 또는 비트 라인 내에서의 비교적 높은 전류 또는 전류 피크가 단점이 된다. 왜냐하면, 이에 따른 전류 밀도가 전자 이동(electromigration) 문제 및 비교적 높은 전력 손실을 야기하기 때문이다. 또한 비교적 높은 전류에 의해 주변(peripheral) 회로의 필요성이 증가된다. 비트 및 워드 라인을 위한 재료는 예컨대 프로세스에 적합하고, 구조화하기 좋으며, 작은 비저항을 가져야만 하기 때문에, 라인 재료의 적절한 선택을 통해서는 전자 이동 문제가 매우 제한적으로만 방지될 수 있다. 얇은 자성층을 사용하여 요구 전류를 감소시키는 것은 기술적으로 한계가 있고, 층 두께의 감소로 인해 안전성 문제가 더욱 높아진다. 더욱이, 현재의 시각으로 볼 때 머지않은 미래에 최적화된 재료 선택이 요구 전류를 감소시키는데 크게 기여할 것이라고 추측되지는 않는다.
미국 특허공보 제 4 455 626호로부터, 상대적으로 두꺼운 자속 집중층의 갭 내에 자기저항성 층을 가진 MRAM이 공지되어 있다. 메모리 층과 자속 집중층이 자기 저항층으로 이르는 자로(magnetic path)를 형성한다.
또한 EP-A-0 776 011호에는 기록시 필요한 전류 밀도를 낮추기 위해 비투자율(relative permeability)이 큰 재료가 사용되는 자기 저항 메모리가 공지되어 있다.
본 발명의 목적은 가능한 한 작은 칩 면적에서 비트 라인 또는 워드 라인 내 전류 밀도가 가능한 한 낮도록 구성된, 자기 저항 기록/판독 메모리를 제공하는데 있다.
상기 목적은 청구항 1항 또는 4항에 의해 달성된다. 부가의 청구항은 본 발명의 바람직한 실시예에 관한 것이다.
본 발명의 하기의 실시예에 의해 더 자세히 설명된다.
도 1A 및 1B는 자기 저항 메모리 셀의 제 1 실시예의 서로 직각을 이루는 2개의 단면도,
도 2A 및 2B는 본 발명에 따른 자기 저항 메모리 셀의 제 2 실시예의 서로 직각을 이루는 2개의 단면도.
본 발명의 본질은 비트 라인 및/또는 워드 라인에 의해 생성된 자계를 자기 저항 메모리 셀 내로 결합시키는 과정을 개선함으로써 상기 라인들 내에서 요구되는 전류 밀도가 더욱 감소된다는 점에 있다. 이는, 본 발명에 의해 특히 공간 절약적이고 효과적인 방법으로 구현될 수 있다.
도 1A에는 2개의 자기 저항 셀의 영역에서의 단면이 도시되어 있다. 상기 방식의 자기 저항 메모리 셀은 예컨대 터널 산화물에 의해 경자성층으로부터 분리된 연자성층으로 이루어지며, 양 층 간의 터널링 가능성과 그에 따른 전기 저항은 양 층의 자화 방향에 따라 좌우된다. 상기 자기 저항 메모리 셀은 각각 연자성층(WML) 및 경자성층(HML)에 의해 표시되고 비트 라인과 워드 라인 간의 교차점에 존재한다. 상기 층들(WML 및 HML)을 갖는 셀들 사이에 가로 방향으로, 비투자율이 높은 전기 절연 재료로 이루어진 영역(C)이 존재한다. 또한 적어도 2개의 라인(LTO1, LTO2), 예컨대 비트 라인들 사이에 가로 방향으로 마찬가지로 비투자율이 높은 전기 절연 재료로 이루어진 영역(B)이 존재한다. 도 1A의 단면에 대해 직각을 이루는 도 1B의 단면은 비투자율이 높은 전기 절연 재료로 이루어진 적어도 2개의 라인(LTU1, LTU2), 예컨대 워드 라인들 사이에 가로 방향으로 존재하는 영역(D)을 보여준다. 또한 도 1A 및 1B에는 비투자율이 높은 전기 절연 재료로 이루어져 있으면서 비트 라인(LTO1, LTO2)에 직접 맞닿은 제 1 관통층(A)이 존재하며, 비투자율이 높은 전기 절연 재료로 이루져 있으면서 워드 라인(LTU1, LTU2)에 직접 맞닿은 제 2 관통층(E)이 존재한다. 이러한 방식으로 매우 공간 절약적인 방식으로 개별 메모리 셀들이 절연되는 동시에 요구 전류 밀도를 낮추기 위한 자속 집중(flux concentration)이 야기된다.
상기 층(A, E) 및 영역(B, C, D)은 비투자율이 높은 상이한 또는 동일한 전기 절연 재료로 이루어질 수 있다. 상기 층(A, E) 및 영역(B, C, D)을 위한 재료로는 예컨대 페라이트가 적합하다.
또 다른 대안 실시예가 도 2A 및 2B의 서로 직각을 이루는 2개의 단면도로 도시되어 있는데, 이 때 높은 투자율을 갖는 전기 전도 재료 또는 저절연성 재료로 이루어진 2개의 층(F, H) 사이에 2개의 자기 저항 메모리 셀이 도시되어 있다. 그러나, 상기 층(F, H)이 비트 라인 및 워드 라인에 접촉되는 것이 아니라, 비교적 작은 투자 상수를 갖는 전기 절연 재료에 의해 상기 비트 라인 및 워드 라인과 분리된다는 점에서 제 1 실시예와 큰 차이를 갖는다. 이에 따라, 예컨대 비투자율이 높은 전기 전도 재료 또는 저절연성 재료가 사용될 수 있다. 왜냐하면, 전기 절연 재료에 의해 비트 라인 및 워드 라인, 그리고 메모리 셀 자체가 단락되는 일은 없기 때문이다.
상기 층(F, H)은 비투자율이 높은 상이하거나 동일한 전기 전도 재료뿐만 아니라 비전도 재료로도 이루어질 수 있다. 비투자율이 높은 전기 전도층은 통상적으로 철, 니켈 및/또는 코발트로 이루어진 합금이다. 층 G는 상기 층 F 및 H와 워드 라인 및 비트 라인을 포함하는 메모리 셀 사이의 전체 공간을 채울 수 있다. 상기 층(G)의 재료는 비투자율이 낮은 전기 절연체이고, 예컨대 실리콘 이산화물 또는 실리콘 질화물로 이루어진다.
또 다른 실시예에서는 영역 B만 및/또는 영역 C만 및/또는 영역 D만 비투자율이 높은 전기 절연 재료, 예컨대 페라이트로 이루어질 수도 있다.

Claims (11)

  1. 비트 라인 및 워드 라인(LTO1, LTO2; LTU1, LTU2)을 포함하는 메모리 셀(WML, HML)이 상기 메모리 셀의 가로 영역(LBZ)에서 2개의 층(A, E) 사이에 배치되도록 구성된 자기 저항 메모리에 있어서,
    상기 2개의 층(A, E)의 재료는 비투자율이 크며, 상기 비트 라인(LTO1, LTO2) 사이에 가로 방향으로 비투자율이 큰 전기 절연 재료로 이루어진 영역(B)이 존재하고, 및/또는 상기 메모리 셀(WML, HML) 사이에 가로 방향으로 비투자율이 큰 전기 절연 재료로 이루어진 영역(C)이 존재하며, 및/또는 상기 워드 라인들(LTU1, LTU2) 사이에 가로 방향으로 비투자율이 큰 전기 절연 재료로 이루어진 영역(D)이 추가적으로 존재하는 것을 특징으로 하는 자기 저항 메모리.
  2. 제 1항에 있어서,
    상기 2개의 층(A, E)이 전기 절연되고, 상기 2개의 층 중 하나는 워드 라인에 접촉되고 다른 하나는 비트 라인에 접촉되는 것을 특징으로 하는 자기 저항 메모리.
  3. 제 1항 또는 2항에 있어서,
    상기 2개의 층(A, E, F, H) 중에서 적어도 하나의 층 및/또는 상기 영역(B, C, D) 중에서 적어도 하나의 영역이 페라이트로 이루어진 것을 특징으로 하는 자기 저항 메모리.
  4. 비트 라인 및 워드 라인(LTO1, LTO2; LTU1, LTU2)을 포함하는 메모리 셀(WML, HML)이 상기 메모리 셀의 가로 영역에서 2개의 층(F, H) 사이에 배치되도록 구성된 자기 저항 메모리에 있어서,
    상기 2개의 층(F, H)의 재료는 비투자율이 크며, 상기 메모리 셀들의 영역 내에서 상기 워드 라인 및/비트 라인을 포함하는 메모리 셀들과 상기 2개의 층(F, H)의 적어도 하나의 층 사이에 비투자율이 작은 전기 절연 재료로 이루어진 층(G)이 존재하는 것을 특징으로 하는 자기 저항 메모리.
  5. 제 4항에 있어서,
    비트 라인 및 워드 라인을 포함하는 상기 메모리 셀과 상기 2개의 층(F, H) 사이의 공간이 비투자율이 작은 전기 절연 재료(G)로 채워지는 것을 특징으로 하는 자기 저항 메모리.
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