KR100571437B1 - 증가된 간섭 저항성을 갖는 자기저항 메모리 - Google Patents

증가된 간섭 저항성을 갖는 자기저항 메모리 Download PDF

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Abstract

본 발명은 최적으로 작은 칩 표면 면적을 가지고서 간섭 저항성을 증가시킬 수 있는 자기저항 메모리에 관한 것이다. 간섭 저항성은 워드 라인을 2개의 상보적인 비트 라인 사이에 수직으로 배열하고, 표준 셀의 자기저항 메모리 장치를 비트 라인과 워드 라인 사이에 제공하며, 상보적인 비트 라인과 워드 라인 사이에 상보적인 메모리 셀의 관련 자기저항 층 시스템을 제공함으로써 개선될 수 있다.

Description

증가된 간섭 저항성을 갖는 자기저항 메모리{MAGNETORESISTIVE MEMORY HAVING IMPROVED INTERFERENCE IMMUNITY}
본 발명은 메모리 셀의 자기적으로 변동가능한 전기 저항으로 효과를 나타내는 자기저항 기록/판독 메모리(MRAM)에 관한 것이다.
국제 출원 공개 제 WO 95/10112호 및 US 5 699 293호에는 2개의 강자성층 사이에 비전도성이고 비자성인 층이 배치되는, 비휘발성 강자성 기록/판독 메모리가 공지되는데, 이러한 방식의 메모리에서는 한 층은 고정된 방향을 가지고 다른 한 층은 조작에 의해 정해지는 자기적 방향을 가진다. 상기 두 강자성 층의 저항은 각각의 자기 모멘트의 방향에 따라 변동한다.
본 발명의 목적은 최적으로 작은 칩 표면 면적을 가지고서 간섭 저항성을 증가시킬 수 있는 자기저항 기록/판독 메모리를 제공하는 것이다.
상기 목적은 본 발명에 따라 청구항 제 1항의 특징부에 의해 달성된다. 그 외 청구항들은 본 발명의 바람직한 실시예에 관한 것이다.
하기에는 본 발명의 실시예가 도면을 참고로 더 자세히 설명된다.
도 1은 본 발명에 따른 MRAM의 단면도이고,
도 2는 도 1에 도시된 자기저항 층 시스템의 단면도이다.
본 발명에 따르면 모든 개별 메모리 셀에 대해 하나의 국부 기준 메모리 셀이 제공되고, 공통 워드라인이 상기 두 메모리 셀 사이에 수직으로 배치된다. 이에 의해 면적이 크게 절약되고 매우 높은 간섭 보상(interference compensation)이 달성된다.
도 1에는 2개의 워드 라인(WL) 및 2 개의 비트 라인(BL,
Figure 112004040412795-pct00001
)을 갖는 자기저항 메모리의 일부분이 도시되어있다. 상기 비트 라인(BL)과 워드 라인(WL) 사이에는 자기저항 층 시스템들(MRS)이 각각 놓인다. 이와 동일한 방식으로 워드 라인(WL)과 추가 비트 라인(
Figure 112004040412795-pct00002
) 사이에도 상기와 같은 자기저항 층 시스템들이 놓인다. 따라서 단 4f2인 전체 셀 면적이 달성될 수 있는데, 이때 f는 분석가능한 최소 구조폭이다. 비트 라인(BL)과 워드 라인(WL) 사이의 층 시스템은 표준 메모리 셀(Z)을 형성하고, 워드 라인(WL)과 추가 비트 라인(
Figure 112004040412795-pct00003
) 사이의 층 시스템들은 상보적인 메모리 셀(
Figure 112004040412795-pct00004
)을 형성한다. 상기 상보적인 메모리 셀(
Figure 112004040412795-pct00005
)내에 저장된 상태들은 각각의 하부 메모리 셀(Z)에 저장된 것들과 반대 상태(inverse state)이고, 즉 이러한 반대 상태는 비트 라인(BL 및
Figure 112004040412795-pct00006
)에 의해 각각 기록된다. 비트 라인(
Figure 112004040412795-pct00007
)은 비트 라인(BL) 상의 신호의 반대 신호를 전송하는데, 이때 상기 비트 라인(
Figure 112004040412795-pct00008
)에 흐르는 전류(
Figure 112004040412795-pct00018
)는 비트 라인(BL)을 흐르는 전류(I)와 반대방향으로 흐른다. 자기저항 층 시스템의 저항은 저장된 상태에 따라 크기에 있어서 약 10%의 차이가 날 뿐이므로, 간섭의 영향이 고려되어야 한다. 비트 라인 BL 및
Figure 112004040412795-pct00009
상의 신호들이 서로 반대 방향이기 때문에, 차이 형성으로 인해 페이로드(payload) 신호의 증폭 및 상보적인 두 셀에 동일하게 작용하는 노이즈 양의 감쇠가 달성되고, 그에 따른 간섭 저항성의 증가가 달성될 수 있다.
도 2에는 도 1의 셀(Z 및
Figure 112004040412795-pct00010
)의 자기저항 층 시스템들(MRS)이 더 상세히 도시되어있다. 상기 층 시스템(MRS)은 터널 산화막(TOX)에 의해 서로 분리되는 연자성층(WM) 및 경자성층(HM)으로 구성된다. 상기 강자성층들은 통상 철, 니켈 및 코발트 중 적어도 하나 이상의 물질을 함유하는 재료로 구성되며, 층(HM)의 재료는 층(WM)의 재료보다 더 높은 항전계 강도(coercive field strength)를 갖는다. 터널 산화막(TOX)은 예컨대 Al2O3로 구성된다. 상기 터널 산화막(TOX) 대신 예컨대 실리콘질화물과 같은 다른 얇은 절연층 또는 그와 유사한 것이 사용될 수도 있다.
자기저항 층 시스템은 예컨대 선택된 비트 라인(BL) 및 선택된 워드 라인(WL)내에서의 충분한 전류에 의해 셀(Z)의 연자성층(WM)의 자화방향을 지속적으로 변동시킴으로써 논리적 상태(0 또는 1)를 저장할 수 있다. 그런 다음 셀을 통해 관련 워드 라인으로부터 관련 비트 라인으로 전류가 흐름으로써 셀(Z)의 판독이 이루어지는데, 이때 전류의 세기는 연자성층(WM)의 자화 방향에 의해 좌우된다. 예컨대 층 WM 및 HM의 자화 방향이 평행한 경우와 역평행한(antiparallel) 경우에, 상기 두 경우에서는 터널이 형성될 수 있는 확률이 서로 다르기 때문에, 전류의 세기도 서로 다르다.

Claims (3)

  1. 자기저항 메모리로서,
    제 1 비트 라인(BL)용 층, 제 1 메모리 셀(Z)의 자기저항 층 시스템(MRS), 워드 라인들(WL)용 층, 추가 메모리 셀(
    Figure 112004040412795-pct00011
    )의 자기저항 층 시스템, 및 추가 비트 라인(
    Figure 112004040412795-pct00012
    )용 층이 수직으로 적층되고, 상기 제 1 및 제 2 메모리 셀(Z,
    Figure 112004040412795-pct00017
    )에 저장될 수 있는 상태들이 각각 서로에 대해 반대인 자기저항 메모리.
  2. 제 1항에 있어서,
    상기 기술된 상태에 있는 상기 추가 메모리 셀이 항상 그 하부에 놓인 상기 셀(Z)의 반대 상태를 포함하고, 상기 비트 라인(BL)내 전류(I)는 그 상부에 놓인 상기 추가 비트 라인(
    Figure 112004040412795-pct00013
    )의 전류(
    Figure 112004040412795-pct00014
    ) 방향과 반대인 자기저항 메모리.
  3. 제 1항 또는 2항에 있어서,
    상기 자기저항 층 시스템(MRS)이 얇은 터널 산화 박막에 의해 분리되는 연자성층(WM) 및 경자성층(HM)을 포함하는 자기저항 메모리.
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