KR100515623B1 - 자기저항소자 및 자기저항소자를 이용하는 ｍｒａｍ - Google Patents

자기저항소자 및 자기저항소자를 이용하는 ｍｒａｍ Download PDF

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Abstract

본 발명의 목적은, 메모리소자로서 사용된 자기저항소자에서 고착층으로부터 정자계에 의해 야기된 메모리층의 반전자계의 오프세트를 억제하는데 있다. 자기저항소자는, 막면에 수직으로 자화된 제 1자성층(1), 절연층(N2) 및 막면에 수직으로 자화된 제 2자성층(2)을 순차적으로 적층함으로써 구성된다. 제 2자성층(2)의 보자력은 제 1자성층(1)의 보자력보다 높다. 절연층(N2)을 통해서 제 1자성층(1)과 제 2자성층(2)사이에 흐르는 전류에 의한 저항값은, 제 1자성층(1)과 제 2자성층(2)사이의 자화에서 상대각도에 의존하여 변화된다. 이 자기저항소자에서, 제 2자성층(2)으로부터 제 1자성층(1)으로 인가된 자계는 제 1자성층(1)의 보자력보다 작게 설정된다.

Description

자기저항소자 및 자기저항소자를 이용하는 ＭＲＡＭ{MAGNETO RESISTIVE ELEMENT AND MRAM USING THE SAME}
본 발명은 불휘발성 메모리 등에 응용된 자기저항소자 및 이 자기저항소자를 이용하는 MRAM에 관한 것이다.
최근에, 고밀도, 고속응답, 불휘발성 고체기억소자로서 자기저항효과를 이용함으로써 정보를 기억하는 자기메모리소자가 주목을 받고 있다. MRAM(Magnetic Random Access Memories)은 자기메모리소자를 사용하는 메모리소자로서 주목을 끈다. 자기메모리소자는 자성층의 자화방향에 의해 정보를 기억하고, 정보를 반영구적으로 유지하는 불휘발성메로리를 구성할 수 있다. MRAM은 휴대단말 및 카드용 정보기억소자 등의 각종 기록소자로서의 이용이 기대된다. 특히, 스핀터널자기저항(TMR)효과를 사용하는 자기메모리소자를 가진 MRAM은 TMR효과에 의해 얻은 고출력특성을 이용할 수 있다. 이 MRAM은 고속판독을 가능하게 하고, 그 실용화가 기대된다.
자기메모리소자는 메모리층과 기준층으로 구성된 구조를 가져도 된다. 일반적으로, 기준층은 자화방향이 특정의 방향으로 고정 또는 고착(pinned)된 자성재료의 층이다. 메모리층은 정보를 기억하는 층이고, 일반적으로 외부로부터 자계를 가함으로써 자화방향을 변화시킬 수 있는 자성층이다. 메모리소자의 논리상태는 메모리층내의 자화방향이 기준층내의 자화방향과 평행한지의 여부를 결정한다. 이들 자화방향이 자기저항(MR)(Magneto Resistance)효과에 의해 서로 평행하면, 자기메모리셀의 저항은 감소하고, 이들 방향이 평행하지 않으면, 즉 역평행이면, 메모리셀의 저항은 증가한다. 메모리셀의 논리상태는 그 저항을 측정함으로써 결정된다.
정보는 도체를 통해서 전류가 흐름으로써 발생된 자계에 의해 메모리층내의 자화방향을 변경시킴으로써 MRAM의 메모리셀에 기입된다. 기입된 정보는 판독시에 저항의 절대값을 검출하는 절대검출방법 또는 검출층의 자화방향을 변경하는 차동검출방법을 사용하여 판독출력한다.
메모리소자는 고집적화를 위해 미세크기로 줄여야만 한다. 일반적으로 세로자화층에서, 미세화와 함께 막면내의 반자계에 의해 스핀이 막단면에서 컬(curl)이 된다. 메모리소자는 자화정보가 안정하게 저장될 수 없다. 이 문제를 방지하기 위하여, 본 발명자는 막면에 수직으로 자화된 자성막(수직자화막)을 사용한 MR소자를 미국특허 제 6,219,725호 공보에 개시하고 있다. 수직자화막은 미세화시에도 컬링의 문제가 발생하지 않는다. 이 막이 메모리소자로서 사용되는 경우에, MRAM의 밀도를 증가시키기 위하여 미세크기로 충분히 줄일 수 있다.
MR소자는 비자성층을 통해서 적층된 2개의 자성층을 포함한다. 한쪽 자성층으로부터 누설된 표유자계는 다른쪽 자성층에 인가된다. 자계는 외부자계가 없는 경우에도 인가된 상태로 유지된다.
도 14a 및 도 14b는 수직자화막을 가진 TMR소자의 자화방향의 예를 도시한다. 자성막(100)과 자성막(100)보다 보자력이 높은 자성막(200)은 비자성막(300)을 통해서 적층된다. 도 14a 및 도 14b에 도시된 두 예에서, 자성막(200)은 아래쪽으로 자화된다. 자성막(100)은 도 14a에서 아래쪽으로 자화되고, 도 14b에서 위쪽으로 자화된다. 자성막(200)은 항상 아래쪽으로 자화된 고착층이다. "0"은 도 14a의 상태에서 기록되고, "1"은 도 14b의 상태에서 기록된다.
도 15a는, 각형비기 1인 자성막으로부터 누설되는 표유자계가 없다는 가정하에서, 이 소자의 MH곡선(자화와 인가자계사이의 관계를 도시하는 그래프)을 도시한다. 자성막(고착층)(200)의 자화방향은 변경될 수 없으므로, 저항은 자성막(메모리층)(100)의 자화방향에 대응하여 변화한다. 오프세트자계가 없는 경우에, 정보는 보자력(Hc)과 동일한 자계(H1 또는 H2)를 인가함으로써만 메모리층에 기록될 수 있다. 자계(H1)는 위쪽방향에서 아래쪽방향으로 자성막(100)을 반전한다. 자계(H2)는 아래쪽방향에서 위쪽방향으로 자성막(100)을 반전한다.
실제로, 자성막(고착층)(200)은 자성막(메모리층)(100)에 아래쪽방향으로 자계를 인가한다. 도 15b에 도시한 바와 같이, MR곡선은 오프세트자계에 의해 이동한다. 이 경우에, 기록자계는 H2 = Hc + Ho 및 H1 = Hc - Ho이다. 도 14b의 상태에서 도 14a의 상태로 변경될 필요가 있는 자계는 Ho만큼 감소된다. 반대로, 도 14a의 상태에서 도 14b의 상태로 변경될 필요가 있는 자계는 Ho만큼 증가한다. 도 15b는 이 때의 자화곡선을 도시한다. 이 그래프는, 기입선을 통해서 흐르는 전류값이 재기입자화방향에 의존하여 변화하는 것을 도시한다. 전류소비는 증가하고, 또는 전류가 기입선배선의 허용가능한 전류밀도를 초과하는 경우에 기입이 실패된다. 이 경우에, 반전자계의 크기는 메모리셀에 기록된 정보에 의존하여 변경된다. 반전자계(H2)를 요구하는 메모리셀정보가 2개의 수직기입선을 통하여 매트릭스로 배열된 메모리셀에 정보를 기록할 때에 재기입되면, 반전자계(H1)를 요구하는 인접한 메모리셀정보는 또한 재기입된다. 이러한 에러기입동작이 발생할 가능성이 높다. 도 15c에 도시한 바와 같이, 오프세트자계(Ho)가 보자력(Hc)보다 크게 되는 경우에, 저항값만이 0자계(무자계)로 취할 수 있다. 이것은 절대검출을 어렵게 한다.
도 16a 및 도 16b에 도시한 바와 같이, 각형비가 1이 아닌 경우에, 0자계에서 저항값(M2)은 역평행자화상태의 최대자화값(Mmax)보다 작게 된다. 저항값은 저보자력층의 자화크기에 의존하여 또한 변화한다. 이 경우에, 판독출력저항값차이(M2-M1)는 감소하고, 검출감도가 떨어진다. 각형비가 1이 아닌 메모리소자는 오프세트자계에 의해 더욱 크게 영향을 받는다. 이 현상은 오프세트자계(Ho)가 보자력(Hc)보다 작은 경우에도 발생한다. M1은 외부자계의 부재시에 최소저항값을 나타내고; M2는 외부자계의 부재시에 최대저항값을 나타내는 것에 유의해야 한다. 도 16a는 오프세트자계(Ho)의 존재시에 저항값을 도시하고, 도 16b는 오프세트자계(Ho)의 부재시에 저항값을 도시한다.
각형비가 1이 아닌 경우에, 도 16b에 도시한 바와 같이, 보자력과 동일한 크기의 자계를 인가한 경우에도 자화가 완전하게 포화되지 않는다. 자화가 완전하게 포화된 자계, M = Ms는 자화포화자계(Hs)를 칭한다. 메모리층이 고착층에 역평행하도록 완전하게 포화된 경우에, 저항값은 자계에 대하여 일정한 값으로 최대화된다. 즉, 도 16b에 도시한 바와 같이, 저항값이 포화된 자계는 Hs와 동일하다. 각형비가 1인 경우에, 보자력은 반전자계를 자화시키기 위하여 동일하게 고려될 수 있다. 각형비가 1이 아닌 경우에, 보자력은 이 자계에 동일하게 고려될 수 없다. 이 경우에, 자화는 각형비가 1인 자계보다 큰 자계를 인가함으로써 반전되어야 한다. 표유자계에 의해 발생된 오프세트자계의 존재시에, 자화를 반전하기 위하여 인가된 자계의 크기에서의 차이는, 자화를 반전하기 용이한 방향과 자화를 반전하기 어려운 방향사이에 크게 된다. 이러한 소자가 MRAM의 메모리소자로서 사용되면, 상기 설명한 에러동작이 발생할 가능성이 높다. 자화반전자계가 MRAM의 메모리소자로서 자기저항소자의 사용시에 제어되지 않는 경우에 고장이 발생할 수 있다.
본 발명의 목적은, 한쪽 자성층으로부터의 정자계가 메모리소자 등으로서 사용된 자기저항소자에서 다른쪽 자성층의 반전자계를 오프세트하는 문제를 해결하고, 또한 이 자기저항소자를 이용하는 메모리소자와 그 기록재생방법을 제공하는데 있다.
본 발명에 의하면, 상기 목적은, 막면에 수직으로 자화된 제 1자성층과 제 1자성층의 보자력보다 큰 보자력을 가지고 막면에 수직으로 자화된 제 2자성층사이에 비자성층을 샌드위칭하는 구조를 포함하는 자기저항소자로서, 제 2자성층으로부터 제 1자성층에 인가된 자계가 제 1자성층의 자화포화자계보다 작은 것으로 특징지워지는 자기저항소자에 의해 달성된다.
상기 목적은, 자기저항소자 및 자기저항소자에 막면에 수직인 자계를 발생시키는 자계발생수단을 포함하는 메모리소자로서, 정보는 자계발생수단을 사용함으로써 자기저항소자에 기록되는 것으로 특징지워지는 메모리소자에 의해 달성된다. 상기 목적은 기판에 매트릭스로 배치된 복수의 메모리소자와, 메모리소자중의 대응 메모리소자의 한쪽 단자에 각각 접속된 복수의 비트선과, 메모리소자에 자계를 인가하는 자계발생수단으로서 기능하고 비트선을 가로지르는 복수의 기입선과, 메모리소자중의 대응 메모리소자의 다른쪽 단자에 각각 접속된 메모리소자선택반전소자와, 메모리소자의 저항값을 검출하고 비트선중의 대응 비트선에 접속된 한쪽 단자를 가진 복수의 센스증폭기와를 포함하는 MRAM로서, 정보는 기입선과 비트선으로부터 인가된 자계에 의해 기록되고, 또한 정보는, 비트선에 전압을 인가하고 센스증폭기에 메모리소자의 저항을 입력함으로써 재생되는 것으로 특징지워지는 MRAM에 의해 또한 달성된다.
본 발명의 상기 목적, 기타 목적, 특징 및 이점은 첨부한 도면과 함께 바람직한 실시예의 상세한 설명으로부터 명백하게 된다.
본 발명의 바람직한 실시예는 첨부한 도면을 참조하여 이하 설명한다.
(제 1실시예)
도 1a 및 도 1b는 본 발명의 제 1실시예에 의한 자기저항소자의 막구조를 도시하는 단면도이다. 도 1a 및 도 1b에 있어서, 화살표는 자성층의 자화방향을 나타낸다. 도 1a 및 도 1b는 자기저항소자의 기대되는 2개의 자화상태를 도시한다.
도 1a 및 도 1b에 도시한 바와 같이, 막면에 수직으로 자화된 제 1자성층, 비자성층, 즉 절연층(N2) 및 막면에 수직으로 자화된 제 2자성층(2)은 이 순서대로 적층된다. 절연층(N2)은 절연층(N2)을 통해서 자성층(1)과 자성층(2)사이에 터널전류가 흐르도록 충분히 두껍다. 제 2자성층(2)의 보자력(자화포화자계)은 제 1자성층(1)의 보자력보다 크다. 절연층(N2)을 통해서 제 1자성층(1)과 제 2자성층(2)의 사이에 흐르는 전류에 의한 저항값은 제 1자성층(1)과 제 2자성층(2)의 상대자화각도에 의존하여 변화한다. 보다 상세하게는, 제 1자성층(1), 절연층(N2) 및 제 2자성층(2)은 강자성터널접합을 형성한다. 각 자성층(1,2)의 전도전자는 그 스핀을 유지하면서 절연층(N2)을 터널한다. 터널가능성은 2개의 자성층(1,2)의 자화상태에 의존하여 변화한다. 이것은 터널저항에서의 변화를 검출한다. 자성층(1,2)의 자화상태가 서로 평행한 경우에 저항값은 작고, 서로 역평행한 경우에 저항값이 크다. 이것은 자기저항소자가 도체를 가진 비자성층을 대체함으로써 GMR소자로서 구성되어도 된다.
기록/재생시에, 제 2자성층(2)은 항상 동일한 방향으로, 예를 들면 아래쪽으로 자화된다. 제 1자성층(1)은 기록정보에 의해 위쪽 또는 아래쪽으로 자화된다.
정보의 기록은 제 1자성층의 자화방향에 의해 결정된다. 제 1자성층은 도 1a에서 아래쪽으로 자화되고, 또한 도 1b에서 위쪽으로 자화된다. 이들 방향은 2진기억레벨의 "0" 및 "1"에 대응하게 할 수 있다. 이들 상태는 막면에 수직인 자계를 발생시키기 위하여 절연막을 통해서 소자 근처에 놓인 기입선을 통해서 흐르는 전류의 방향에 의해 제어될 수 있다. 전류방향은 인가된 자계의 방향을 변화시킨다. 기록된 정보를 판독출력하기 위하여, 전류는 자기저항효과가 전개되는 방향으로 흐른다. 예를 들면, TMR소자를 위해서, 일반적으로 전류는 막면에 수직으로 흐른다. 소자저항값은 제 1 및 제 2자성층의 자화방향에 의존하여 변화하고, 특히 철족소자의 자화방향이 3개의 자성층사이에 평행인지 역평행인지에 의존하여 변화한다. 소자저항값이 측정되고, 저항값으로부터의 차이가 계산되고, 이에 의해 기록된 정보가 판독된다.
제 2자성층은 수직자화막이고, 예를 들면 페리자성체로 이루어진다. 희토류철족으로 이루어진 페리자성막이 제 2자성층(2)으로서 사용된 경우는 도 2a 및 도 2b를 참조하여 설명한다. 도 2a 및 도 2b에서, 각 실선은 철족원자의 부격자자화방향을 나타내고, 각 점선은 희토류소자의 부격자자화방향을 나타낸다. 제 2자성층(2)의 조성은 보상조성의 근처에 설정된다. 즉, 희토류원자의 부격자자화크기는 철족소자의 것과 거의 동일하다. 도 3은 희토류철족합금에서 희토류원소의 함유량과 포화자화(Ms)사이의 관계를 도시하는 그래프이다. 도 3에 도시한 바와 같이, 희토류철족함유량의 자화는 희토류원소의 양에 의존한다. 전체 제 2자성층(2)의 자화는 부격자자화에서 차이에 의해 결정된다. 따라서, 제 2자성층(2)의 자화크기는 충분히 감소될 수 있다. 자성층으로부터 발생된 자계의 크기는 자화크기에 비례한다. 조성이 보상조성에 근접한 희토류철족합금의 사용은 제 2자성층(2)으로부터 제 1자성층으로 누설된 표유자계를 충분히 감소시킬 수 있다. 자기저항효과에서 저항의 변화는 철족원소의 부격자자화크기에 주로 의존한다. 전체자화크기는 철족원소의 부격자자화를 감소시키지 않고 감소될 수 있다. 따라서, 오프세트자계는 자기저항효과를 감소시키지 않고 충분히 감소될 수 있다.
제 2자성층(2)으로서 사용된 자성층의 재료의 예는 상대적으로 높은 보자력을 가진 TbFe, TbFeCo, DyFe 및 DyFeCo이다. 제 1자성층(1)으로서 사용된 자성층의 재료의 예는 보자력이 감소될 수 있는 GdFe 및 GdFeCo이다.
상기 설명한 바와 같이, 제 1실시예에서 제 2자성층(2)은 포화자화(Ms)가 보상조성근처에서 희토류철족의 조성을 설정함으로써 감소될 수 있는 막을 사용한다. 이것은 반전자계를 증가시킨다. 고착층으로서 제 2자성층을 사용할 수 있는 자기저항소자는 절대검출에 적합하고, 표유자계를 감소시킬 수 있다. 수직자화막의 보자력은 수 kOe이상으로 용이하게 조정될 수 있다. 고보자력층은 세로자화막 등의 반강자성막을 사용하여 고착없이 자성층의 재료를 적절하게 선택함으로써 형성될 수 있다. 제 1실시예의 자기저항소자는 구조의 복잡화없이 단순한 구조로 소망의 특성을 달성할 수 있다.
제 2자성층의 포화자화를 감소시킬 수 있는 제 1실시예는 제 1자성층으로 누설된 표유자계를 감소시킬 수 있고, 오프세트자계를 감소시킬 수 있다. 제 2자성층은 희토류철족합금막으로 형성되고, 그 조성은 보상조성근처에서 설정된다. 이것은 표유자계를 감소시킬 수 있고, 보자력을 증가시킬 수 있다. 제 2자성층은 높은 보자력을 요구하는 고착층으로서 바람직하게 사용된다.
(제 2실시예)
표 1은, 외부자계가 없을 때에 막두께(h)(nm), 길이(L)(㎛), 폭(L)(㎛) 및 자화(잔류자화)(M)를 가진 수직자화막의 중심부에서 거리(z)(nm)에 의해 상부면으로부터 떨어진 위치에서 막면에 수직인 표유자계(H)를 에르스텟(Oe)단위와 암페어당 미터(A/m)단위로 도시한다. 표유자계는 더 작은 길이(=폭)(L), 더 큰 막두께 또는 더 큰 M을 위해 증가한다. 표 1에서, "z = 1.5nm"는 MRAM에서 사용된 스핀터널막의 막두께의 대표값을 나타낸다. 이 막두께는 표준막두께범위내에 놓인다. 표 1에서 수치는 z = 0.5nm 내지 3nm의 범위에서 타당한 것으로 고려된다.
Ms=10emu/cc Ms=20emu/cc Ms=40emu/cc
h(nm) L(㎛) z(nm) H(Oe) H(A/m) H(Oe) H(A/m) H(Oe) H(A/m)
20 0.1 1.5 22 1751 44 3502 87 6923
20 0.2 1.5 12 955 24 1910 48 3820
20 0.3 1.5 8 637 16 1273 33 2626
20 0.4 1.5 6 477 12 955 25 1990
20 0.5 1.5 5 398 10 798 20 1592
30 0.1 1.5 29 2308 57 4536 114 9072
30 0.2 1.5 17 1353 35 2785 70 5571
30 0.3 1.5 12 955 24 1910 49 3899
30 0.4 1.5 9 716 18 1432 37 2944
30 0.5 1.5 7 557 15 1194 30 2387
40 0.1 1.5 33 2626 65 5173 131 10425
40 0.2 1.5 22 1751 44 3502 89 7083
40 0.3 1.5 16 1273 32 2547 63 5014
40 0.4 1.5 12 955 24 1910 49 3699
40 0.5 1.5 10 796 20 1592 39 3104
도 4에 도시한 바와 같이, 표유자계(H)는 Oe단위로 표현되고, M/H × h는 L에 대해 표시된다. 그 관계는
M/H × h = 75 × L + 2.6 ···(1)
로 표시된다.
표유자계(H)(Oe)는
H = M × h/(75 × L + 2.6) ···(2)
로 표시된다. π를 원주율로 하면, 표유자계는
H = 250 × M × h/(π × (75 × L + 2.6)) ···(2)'
에 의해 A/m단위로 주어진다.
MRAM의 메모리소자로서 자기저항소자를 고려하면, 오프세트자계는 제 1자성층(1)의 자화포화자계보다 작아야 한다. 이것은 정보가 절대검출방법에 의해 판독출력되는 경우에 특히 필요하다. 자화포화자계의 크기는 보자력보다 크거나 동일하다. 식(2)에서 제 2자성층(2)의 잔류자화(emu/cc)를 M으로 하고, 막두께(nm)를 h로 하고, 소자길이(㎛)를 L로 설정하면, 제 1자성층의 자화포화자계Hs(Oe)는
M × h/(75 × L + 2.6) 〈 Hs ···(3)
를 만족한다.
자화포화자계는
250 × M × h/(π × (75 × L +2.6)) 〈 Hs ···(3)'
에 의해 A/m단위로 주어진다.
(제 3실시예)
제 3실시예의 자기저항소자가 MRAM의 메모리소자로서 사용되는 경우에, 제 1자성층은 검출층으로서 기능하고, 제 2자성층은 메모리층으로서 기능한다. 정보는 고보자력층의 자화방향을 변경함으로써 기입된다. 판독시에, 제 1자성층만의 자화가 반전되고, 저항의 변동이 검출되고, 또한 차이가 검출되고, 이에 의해 정보가 재생된다.
특히 고보자력층의 자화가 페리자성체(이하 설명함)를 사용하여 감소되면, 자화반전자계는 증가한다. 큰 자화반전자계는 자화값, 예를 들면 기입선을 통하여 흐르는 전류값을 절환하기 위하여 필요한 에너지를 증가시킨다. 자화방향이 고착된 자성층으로부터 제 2자성층을 형성하고 제 1자성층에 자화정보를 기록하는 것이 이 소자에 적합하다.
(제 4실시예)
제 1실시예에서 자기저항소자의 구조이외에, 제 1자성층의 보자력(자화포화자계), 즉 저보자력층이 검사된다. 제 1자성층(1)의 큰 보자력은 MRAM에 사용된 자기저항소자에서 기입을 위해 필요한 전류를 증가시킨다. 실제 보자력은 실용화를 위해 적어도 200 Oe(1.59 × 104 A/m)이하에서 바람직하다. 전력소비에 대해서, 보자력은 100 Oe(7.96 × 103 A/m)이하이고, 바람직하게는 50 Oe(3.98 ×103 A/m)이하이고, 보다 바람직하게는 20 Oe(1.59 × 103 A/m)이하이고, 가장 바람직하게는 10 Oe(796 A/m)이하이다. 자기저항소자가 외부자계의 영향하에 MRAM의 메모리소자로서 사용되는 경우에, 자화는 인접한 메모리소자에 기입시에 발생된 자계에 의해 변화한다. 이것을 방지하기 위하여, 보자력은 5 Oe이상이 바람직하다.
고보자력층으로서 기능하는 제 2자성층(2)의 잔류자화(emu/cc)를 M으로 하고, 막두께(nm)를 h로 하고 또한 소자길이(㎛)를 L로 하면, 제 2자성층, 즉 고보자력층은
M × h/(75 × L + 2.6)〈200 ···(4)
를 만족하는 것이 보다 바람직하다.
(제 5실시예)
제 1실시예에서 자기저항소자의 구조이외에, 고보자력층으로서 기능하는 제 2자성층(2)의 잔류자화(M)(emu/cc)는 식(2)의 변형예로서
M = Hs/h × (75 × L + 2.6) ···(5)
식(5)에 의해 주어진 값에 근접한 것이 바람직하고, 여기서 h는 제 2자성층의 막두께(nm)이고, L은 소자길이(㎛)이고, 또한 Hs(Oe)는 제 1자성층(1)의 자화포화자계이다.
A/m단위로 제 1자성층(1)의 자화포화자계(Hs)를 표현하기 위하여, 식(5)는
M = π × Hs/(250 × h × (75 × L + 2.6)) ···(5)'
로 재기입된다.
제 2자성층의 막두께(h)는 대략 2nm 내지 100nm로 설정되는 것이 바람직하다. 이것은 자화가 2nm보다 작은 막두께를 위해 안정하게 유지하는 것이 어렵기 때문이다. 10nm보다 큰 막두께에 대하여, 허용가능한 자화값은 감소하고, 조성마진을 보장하는 것이 실패된다. 어려운 에칭 등의 공정문제가 용이하게 발생한다. 이로부터, 막두께는 80nm이하가 바람직하고, 50nm이하가 보다 바람직하다.
제 2자성층의 막두께는 2nm에서 50nm로 변화된다. 표 2는, 소자길이(L)가 0.1㎛, 0.2㎛, 0.3㎛, 0.4㎛ 및 0.5㎛에서 선택되고, 제 2자성층(2)의 막두께는 2nm, 5nm, 10nm, 20nm, 30nm, 40nm 및 50nm에서 선택되고, 또한 제 1자성층의 보자력(Hc)이 5 Oe (398 A/m), 10 Oe (796 A/m), 20 Oe (1.59 × 103 A/m) 및 50 Oe (3.98 × 103 A/m)에서 선택되는 경우에, 제 2자성층(2)의 잔류자화(M)(emu/cc)의 값과 고보자력층의 막두께를 도시한다.
L h H M H M H M H M
㎛ nm Oe emu/cc Oe emu/cc Oe emu/cc Oe emu/cc
0.1 2 5 25 10 51 20 101 50 253
0.2 2 5 44 10 88 20 176 50 440
0.3 2 5 63 10 126 20 251 50 628
0.4 2 5 82 10 163 20 326 50 815
0.5 2 5 100 10 201 20 401 50 1003
0.1 5 5 10 10 20 20 40 50 101
0.2 5 5 18 10 35 20 70 50 176
0.3 5 5 25 10 50 20 100 50 251
0.4 5 5 33 10 65 20 130 50 326
0.5 5 5 40 10 80 20 160 50 401
0.1 10 5 5 10 10 20 20 50 51
0.2 10 5 9 10 18 20 35 50 88
0.3 10 5 13 10 25 20 50 50 126
0.4 10 5 16 10 33 20 65 50 163
0.5 10 5 20 10 40 20 80 50 201
0.1 20 5 3 10 5 20 10 50 25
0.2 20 5 4 10 9 20 18 50 44
0.3 20 5 6 10 13 20 25 50 63
0.4 20 5 8 10 16 20 33 50 82
0.5 20 5 10 10 20 20 40 50 100
0.1 30 5 2 10 3 20 7 50 17
0.2 30 5 3 10 6 20 12 50 29
0.3 30 5 4 10 8 20 17 50 42
0.4 30 5 5 10 11 20 22 50 54
0.5 30 5 7 10 13 20 27 50 67
0.1 40 5 1 10 3 20 5 50 13
0.2 40 5 2 10 4 20 9 50 22
0.3 40 5 3 10 6 20 13 50 31
0.4 40 5 4 10 8 20 16 50 41
0.5 40 5 5 10 10 20 20 50 50
0.1 50 5 1 10 2 20 4 50 10
0.2 50 5 2 10 4 20 7 50 18
0.3 50 5 3 10 5 20 10 50 25
0.4 50 5 3 10 7 20 13 50 33
0.5 50 5 4 10 8 20 16 50 40
상기 설명한 바와 같이, 오프세트자계는 50 Oe (3.98 × 103A/m)이하이고, 바람직하게 20 Oe (1.59 ×103A/m)이하이고, 보다 바람직하게 10 Oe(796A/m)이하이고, 가장 바람직하게 5 Oe (398 A/m)이하이다. 소자크기는 실제 불휘발성메모리의 집적도에 관점에서 0.3㎛이하가 소망된다. 상기 설명한 바와 같이, 제 2자성층의 막두께는 바람직하게 2nm이상이다. 막두께의 감소는 소형화에 의해 자성층의 체적을 감소시킨다. 자화는 열적으로 안정하게 저장되는 것을 어렵게 할 수 있다. 따라서, 제 2자성층의 막두께는 보다 바람직하게는 5nm이상이다.
h = 5nm일 때, L = 0.3㎛이하이고, H = 20 Oe이하이다. h = 10nm일 때, L = 0.3㎛이하이고 H = 20 Oe이하이고, 보다 바람직하게는 L = 0.1㎛이하이고 H = 20 Oe이하이고, 가장 바람직하게는 H = 10 Oe이하이다.
이것을 고려하면, 제 2자성층(2)의 자화크기는 100 emu/cc이하이고, 바람직하게는 50 emu/cc이하이고, 보다 바람직하게는 20 emu/cc이하이고, 또한 가장바람직하게는 10 emu/cc이하이다.
상기 설명에서, 소자길이(L)는 자기저항소자의 폭과 길이중의 하나가 긴 것을 의미한다.
(제 6실시예)
도 5는 희토류철족합금막 Gdx(Fe1-yCoy)1-x (y = 0.1 내지 0.5)을 위한 포화자화와 조성사이의 관계를 도시한다. 또한, Tbx(Fe1-yCoy)1-x 및 Dyx(Fe1-yCoy)1-x에 대해서는, Gd농도가 보상조성(도 5에서 대략 23.2%)이상에 있고 또한 반대로 보상조성이하에 있는 경우에, 포화자화크기는 희토류금속의 함유량을 더 높게 증가시키는 경향이 있다. 제 4실시예에서 설명한 바와 같이, 제 2자성층(2)의 자화크기는 100 emu/cc이하가 소망되고, 50 emu/cc이하가 바람직하고, 20 emu/cc이하가 보다 바람직하고, 10 emu/cc이하가 가장 바람직하다. 도 5를 참조하면, 이러한 자화크기를 가진 막의 조성은 보상조성근처의 ±2.6 원자%내에 있는 것이 소망되고, 바람직하게는 ±2.0 원자%, 보다 바람직하게는 ±1.4 원자%, 가장 바람직하게는 ±0.25 원자%내에 있다. 이 경우에, 희토류 부격자의 우세조성 또는 철족원소 부격자의 우세조성의 양자가 사용될 수 있다.
(제 7실시예)
상기 설명한 각각의 실시예의 자기저항소자는 수직자계를 발생시키는 자계발생수단을 사용한다. 정보는 자계발생수단을 사용함으로써 자기저항소자에 기록된다. 이 자기저항소자는 메모리소자로서 기능할 수 있다. 예를 들면, 도 6a 및 도 6b에 도시한 바와 같이, 기입선(900)은 절연막(도시하지 않음)을 통해서 자기저항소자의 근처에 배치된다. 절연막은 자기저항소자와 기입선사이에 전기적인 접촉을 방지하도록 배치된다. 스핀터널링효과가 ON동작에 의해 발생하기 때문에 이것은 TMR소자에 특히 중요하다. 기입선(900)은 시트면에 수직인 방향으로 연장한다. 도 6a에서, 전류는 제 1자성층(1)의 자화를 위쪽으로 변화시키기 위하여 시트면쪽으로 흐른다. 도 6b에서, 전류는 제 1자성층(1)의 자화를 아래쪽으로 변화시키기 위하여 시트면으로부터 전방향으로 흐른다. 이 방법에서, 2진정보는 기입선을 통해서 흐르는 전류의 방향에 의거하여 자기저항소자에 기록될 수 있다.
메모리가 이 자기저항소자를 이용하여 구성된 경우에, 메모리소자는 자기저항소자가 매트릭스로 배치되어 형성된다. 반전소자는 메모리소자사이의 크로스토크를 방지하기 위하여 배치되는 것이 바람직하다.
도 7은 반전소자를 가진 1비트 메모리셀을 도시하는 개략적인 단면도이다. 여기서, 동일한 메모리셀은 도 7에서 깊이의 방향과 측방향으로 정렬되고, 상기로부터 본 경우에 매트릭스로 배치된다.
도 7에서, 자기저항소자의 한쪽 단자는 게이트전극(80)으로 이루어진 MOSFET에서 드레인영역(31)에 접속되고, 소스영역(32)과 드레인영역(31)은 실리콘반도체 p형기판(33)에 형성된 n+형 영역이다. 자기저항소자의 다른쪽 단자는 센스선(40)에 접속된다.
기록정보의 기입/삭제에서, 전류는 시트면에 수직으로 연장하는 기입선(900)과 시트면을 따라서 연장하는 비트선(40)을 통해서 흐른다. 그 결과, 정보는 이들 선사이에 교차형상에서 위치결정된 자기저항소자(메모리셀)에 기록될 수 있다. 소스영역(32)에 접속된 전극(70)은 접지된다. 전류원과 센스회로는 센스선(40)의 좌우측에 각각 배치된다. 이것은 센스회로에 자기저항소자의 저항값에 대응하는 전위를 인가하게 하고, 따라서 정보를 검출한다. 제 7실시예에서, 기입선은 소자측에만 위치한다. 그러나, 자계가 막면에 거의 수직으로 인가되는 것이 충분하기 때문에, 기입선은 기판에 대향된 측 또는 메모리소자에 대하여 기판측에 배치될 수 있다. 고전류효율의 소자수율의 측에서만 기입선을 배치하지만, 기입선은 제조공정의 관점에서 기판측에 배치되는 것이 바람직하다. 막면에 수직인 자계는 인접한 메모리소자에 접속된 비트선으로부터 자계에 의해 인가되어도 된다.
(제 8실시예)
도 8 및 도 9는 막면에 수직이고 자화막에 수직인 0.2㎛□의 범위로부터 발생된 표유자계의 분포의 시뮬레이션결과를 도시한다. 보다 상세하게는, 도 10에 도시한 바와 같이, 제 2자성층(2)의 자화(M)로부터 누설된 표유자계는 제 1자성층(1)에 인가된다. 표유자계로서, 값 1nm의 상기 제 2자성층(2)이 사용된다.
도 8에서, 굵은 실선(1)은 50 emu/cc의 자화에 대한 시뮬레이션결과를 나타내고, 굵은 실선(2)은 10 emu/cc의 자화에 대한 시뮬레이션결과를 나타내고, 얇은 실선(3)은 5 emu/cc의 자화에 대한 시뮬레이션결과를 나타내고, 또한 점선(4)은 2 emu/cc의 자화에 대한 시뮬레이션결과를 나타낸다. 어떤 경우에도, 막두께는 50nm이다.
도 9에서, 실선(1)은 50nm의 막두께에 대한 시뮬레이션결과를 나타내고, 점선(2)은 30nm의 막두께에 대한 시뮬레이션결과를 나타낸다. 양자의 경우에도, 자화는 10 emu/cc이다. 이들 자화크기와 막두께는, TbFe, GdFe, DyFe, DyFeCo, TbFeCo 또는 GdFeCo 등의 희토류철족합금으로 이루어진 수직자화막에 의해 용이하게 달성된다.
도 11은, 표유자성층이 종래의 구조를 가진 세로자화막에서 고착층(12)의 자화(RM)로부터 메모리층(11)에 인가된 상태를 도시한다. 절연층(13)은 고착층(12)과 메모리층(11)사이에 형성된다. 도 12는, 막면에 평행하고 세로자화막0.2㎛□의 범위로부터 발생된 1nm상기 막면의 표유자계의 분포의 시뮬레이션결과를 도시한다. 시뮬레이션결과는, 1,400 Oe (111 × 103 A/m)의 매우 큰 자계가 수직자화막에 비하여 단면에 인가된 것을 도시한다. 도 13은, 막면에 평행하고 0.2㎛ × 0.6㎛세로자화막으로부터 발생된 1nm상기막면의 표유자계(1)의 분포의 시뮬레이션결과를 도시한다. 이 경우에, 대략 1,000 Oe (79.6 × 103 A/m)의 자계가 인가된다. 도 12 및 도 13에 도시한 세로자화막은 3nm의 막두께와 1,000 emu/cc의 자화를 가진다. 세로자화막에 있어서, 자화반전은 자화방향으로 스핀동작에 의해 결정된다. 단면에서 표유자계는 자화반전에 주목할만 하게 기여한다. 예를 들면, 표유자계는 오프세트자계를 증가시키는 것을 가정한다.
수직자화막과 세로자화막은, 200 Oe (15.9 × 103 A/m) 이하의 표유자계가 수직자화막에 인가되고 1,000 Oe (79.6 × 103 A/m)이상의 표유자계가 세로자화막에 인가되는 것을 발견하기 위하여 상기 결과에 의거하여 비교된다. 수직자화막에서, 표유자계는 50 Oe (3.98 ×103 A/m)로 억제될 수 있고, 또한 막두께와 자화를 설정함으로써 10 Oe(796 A/m)이하로 억제될 수 있다. 이것은 오프세트자계가 본 발명의 자기저항소자에서 감소될 수 있는 것을 의미한다.
일반적으로, 종래의 TMR소자에 사용된 세로자화막은 NiFe, Co 또는 Fe로 이루어지고, 포화자화(Ms)는 대략 800 내지 1,500 emu/cc만큼 크다. 이 막에서, 자화의 감소는 일반적으로 저항비를 감소시킨다. 저항비를 유지하면서 오프세트자계를 감소시키는 것이 어렵다. 그러나, 희토류철족합금 등의 페리자성체에서, 포화자화(Ms)의 크기는 저항비를 감소시키지 않고 대략 수십 emu/cc로 용이하게 감소될 수 있다. 마그네트로부터 표유자계의 크기는 포화자화(Ms)에 비례한다. 페리자성체에 대하여, 자화크기는 감소할 수 있고, 오프세트자계는 억제될 수 있다.
(제 9실시예)
도 17은, 상기 실시예에 설명한 자기저항소자가 메모리소자로서 4×4매트릭스로 배치된 MRAM을 도시하는 등가회로도이다. 메모리소자의 개수는 많아져도 된다. 비트선(BL1 내지 BL4)은 서로 평행하게 배치되고, 이에 의해 기입선(WL1 내지 WL4)은 비트선을 가로지르고 서로 평행하게 배치된다. 기입선은, 막면에 거의 수직인 자계가 메모리소자에 인가된 위치에서 배치된다. 도 17은 16개의 메모리소자(R11 내지 R44)를 도시한다. 각 메모리소자의 한쪽 단자는 메모리소자 예를 들면 트랜지스터(T11 내지 T44)중의 대응 트랜지스터를 선택하는 반전소자에 접속된다. 메모리소자의 다른쪽 단자는 대응 비트선에 접속된다. 비트선의 한쪽 단자는 반전소자(Ts1 내지 Ts4)중의 대응 반전소자를 통해서 SA1 내지 SA4에 대응하는 하나의 한쪽 단자에 접속된다.
이 MRAM의 정보 기입/판독방법을 설명한다. 기입시에, 전류펄스는 WL1 내지 WL4중의 하나에 인가된다. 이 전류에 의해 유도된 자계는 저보자력층의 자화를 변경시키고, 이에 의해 "1" 또는 "0"을 기록한다. 전류펄스는 R23에서 정보의 기록시에 R23의 가장 근접한 것에 배치된 WL3에 인가되면, 동일한 자계는 R13,R33,R43에 또한 인가된다. R23만을 선택하고 정보를 기록하기 위하여, 전류펄스는 R23의 평면내방향으로 자계를 인가하기 위하여 WL3만큼 동일한 시간에서 BL2로 인가된다. 자계가 막면에 수직으로만 인가된 경우와 비교하여, 이 평면내자계는 막면에 수직으로 인가된 작은 자계에 의해서도 자화반전을 용이하게 할 수 있다. 즉, 비트선에 의한 자계는 보조자계로서 기능한다. WL3 및 BL2로부터의 자계는 R23에만 정보를 기록하는 것을 허용한다.
정보의 판독을 설명한다. 예를 들면, R23으로부터 정보를 판독출력하기 위하여, 대응 반전소자(T23)는 BL2로 전류를 흐르게 하기 위하여 턴온한다. R23의 저항값은 센스증폭기(SA2)의 한쪽 단자에 입력되고 검출된다. SA2의 다른쪽 단자는 미리 기준전위를 받는다. R23의 저항값은 기준전위에 의거하여 검출되고, 따라서 정보가 판독출력된다.
이 실시예는 메모리소자로서 상기 실시예에 설명한 자기저항소자를 사용한다. 고보자력층으로부터 누설된 표유자계의 영향은 약하다. 정보가 상기 방법으로 판독되는 경우에, "1" 및 "0"사이의 저항값의 차이는 증가할 수 있고, 정보는 정확하게 판독출력될 수 있다.
이상 설명한 바와 같이, 본 발명의 자기저항소자에 의하면, 반전자계의 오프세트가 감소하여, 기입/삭제시의 전류가 저감하는 효과가 있다. 또한, 메모리셀을 미세화하더라도, 기록정보의 검출이 불가능해지는 일이 없고, 고집적화를 실현할 수 있는 효과가 있다.
도 1a 및 도 1b는 본 발명의 제 1실시예에 의한 자기저항소자를 도시하는 단면도.
도 2a 및 도 2b는 제 2자성층으로서 희토류철족합금을 사용하는 자기저항소자를 도시하는 단면도.
도 3은 희토류철족합금의 조성과 포화자화의 크기사이의 관계를 도시하는 그래프.
도 4는 수직자화막으로부터 누설된 표유자계(stray magnetic field)(H)와 소자크기사이의 관계를 도시하는 그래프.
도 5는 희토류철족합금의 조성과 포화자화사이의 관계를 도시하는 그래프.
도 6a 및 도 6b는 메모리셀의 기본구조를 도시하는 도면.
도 7은 반도체소자를 가진 하이브리드화된 메모리셀의 기본구조를 도시하는 도면.
도 8은 본 발명에 의거한 자기저항소자에서 표유자계분포를 도시하는 그래프.
도 9는 본 발명에 의거한 자기저항소자에서 다른 표유자계분포를 도시하는 그래프.
도 10은 본 발명에 의거한 자기저항소자에서 표유자계의 인가상태를 개략적으로 도시하는 도면.
도 11은 종래의 세로자화막을 사용하는 자기저항소자에서 표유자계의 인가상태를 개략적으로 도시하는 도면.
도 12는 종래의 세로자화막을 사용하는 자기저항소자에서 표유자계분포를 도시하는 그래프.
도 13은 종래의 세로자화막을 사용하는 자기저항소자에서 다른 표유자계분포를 도시하는 그래프.
도 14a 및 도 14b는 자기저항소자의 구조를 도시하는 단면도.
도 15a, 도 15b 및 도 15c는 각형비가 1인 경우의 MR곡선에서 오프세트자계를 도시하는 그래프.
도 16a, 도 16b 및 도 16c는 각형비가 1이 아닌 경우의 MR곡선에서 오프세트자계를 도시하는 그래프.
도 17은 자기저항소자가 메모리소자로서 4×4매트릭스로 배치된 MRAM을 도시하는 등가회로도.
〈도면의 주요부분에 대한 설명〉
1 : 제 1자성층 2 : 제 2자성층
11 : 메모리층 12 : 고착층
13, N2 : 절연층 31 : 드레인영역
32 : 소스영역 40 : 센스선
80 : 게이트전극 900 : 기입선

Claims (14)

  1. 막면에 수직으로 자화된 제 1자성층과 제 1자성층의 보자력보다 큰 보자력을 가지고 막면에 수직으로 자화된 제 2자성층사이에 비자성층의 구조를 포함하는 자기저항소자로서,
    제 2자성층으로부터 제 1자성층에 인가된 자계가 제 1자성층의 자화포화자계보다 작고,
    제 2자성층의 잔류자화(M)(emu/cc), 막두께(h)(nm) 및 길이(L)(㎛)와 제 1자성층의 자화포화자계(Hs)(Oe)는 M×h/(75×L+2.6)<Hs를 만족하는 것을 특징으로 하는 자기저항소자.
  2. 제 1항에 있어서, 제 2자성층은 페리자성막으로 형성되는 것을 특징으로 하는 자기저항소자.
  3. 제 1항에 있어서, 제 1 및 제 2자성층은 페리자성막으로 형성되는 것을 특징으로 하는 자기저항소자.
  4. 삭제
  5. 제 1항에 있어서, 제 2자성층의 자화는 동일한 방향으로 항상 고착되는 것을 특징으로 하는 자기저항소자.
  6. 제 1항에 있어서, 제 1자성층(1)의 자화포화자계(Hs)는 200 Oe이하인 것을 특징으로 하는 자기저항소자.
  7. 제 1항에 있어서, 제 2자성체의 막두께는 2nm 내지 100nm의 범위내에 있는 것을 특징으로 하는 자기저항소자.
  8. 제 2항에 있어서, 제 2자성층은 보상조성근처의 페리자성막으로 형성되는 것을 특징으로 하는 자기저항소자.
  9. 제 8항에 있어서, 제 2자성층은 희토류철족원소합금의 페리자성막으로 형성되고, 또한 페리자성막의 조성에서 희토류원소의 함유량은 ±2.6원자%의 범위 내에 있는 것을 특징으로 하는 자기저항소자.
  10. 제 1항에 있어서, 제 2자성층의 포화자화는 100 emu/cc이하인 것을 특징으로 하는 자기저항소자.
  11. 제 2항에 있어서, 페리자성층은, Gd, Tb, Dy로 구성된 그룹으로부터 선택된 적어도 하나의 희토류원소 및 Fe, Co로 구성된 그룹으로부터 선택된 적어도 하나의 철족원소로 필수적으로 구성되는 것을 특징으로 하는 자기저항소자.
  12. 제 1항에 기재된 상기 자기저항소자와;
    상기 자기저항소자에서 막면에 수직인 자계를 발생시키는 자계발생수단
    을 포함하는 메모리소자로서,
    정보는 상기 자계발생수단을 사용함으로써 상기 자기저항소자에 기록되는 것을 특징으로 하는 메모리소자.
  13. 기판과;
    상기 기판에 매트릭스로 배치된 제 12항에 기재된 복수의 메모리소자와;
    상기 메모리소자중의 대응 메모리소자의 한쪽 단자에 각각 접속된 복수의 비트선과;
    상기 메모리소자에 자계를 인가하는 상기 자계발생수단으로서 기능하고 상기 비트선을 가로지르는 복수의 기입선과;
    상기 복수의 메모리소자중의 대응 메모리소자의 다른쪽 단자에 각각 접속된 메모리소자선택반전소자와;
    상기 메모리소자의 저항값을 검출하고 상기 비트선중의 대응 비트선에 접속된 한쪽 단자를 가진 복수의 센스증폭기
    를 포함하는 MRAM로서,
    정보는 상기 기입선 및 비트선으로부터 인가된 자계에 의해 기록되고, 또한
    정보는, 상기 비트선에 전압을 인가하고 상기 센스증폭기에 상기 메모리소자의 저항을 입력함으로써 재생되는 것을 특징으로 하는 MRAM.
  14. 제 13항에 있어서, 정보는, 상기 센스증폭기의 다른쪽 단자에 입력된 기준값과 상기 메모리소자의 저항값을 비교함으로써 재생되는 것을 특징으로 하는 MRAM.
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