KR20030009287A - 자기 메모리 - Google Patents

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KR20030009287A KR1020027002235A KR20027002235A KR20030009287A KR 20030009287 A KR20030009287 A KR 20030009287A KR 1020027002235 A KR1020027002235 A KR 1020027002235A KR 20027002235 A KR20027002235 A KR 20027002235A KR 20030009287 A KR20030009287 A KR 20030009287A
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명의 목적은 높은 외부 자계에 대한 자기 메모리의 차폐이다. 자기 메모리(1)는 자기 메모리 소자(2)의 어레이를 포함하는데, 각각의 메모리 소자(3)는 적어도 하나의 자기 재료층(4)을 포함한다. 자기 메모리 소자(3)의 동작은 자기저항 효과에 기초한다. 메모리(1)는 차폐층(14)에 의해 높은 외부 자계에 대해 보호되는데, 이 차폐층은 메모리 소자(3)를 덮는 영역들로 분할된다. 자기 메모리(1)는 차폐층(14)의 영역(5)에 의한 외부 자계의 강한 감쇠로 인해 높은 외부 자계에 의해 소거되지 않는다.

Description

자기 메모리{MAGNETIC MEMORY}
그러한 자기 메모리는 미국 특허 제 5,902,690 호에 개시된다.
자기 메모리는 짧은 판독 및 기록 시간, 비휘발성 메모리 및 비교적 낮은 전력 낭비로 인해, SRAM, DRAM, FLASH와, EPROM 및 EEPROM과 같은 비휘발성 메모리를 대신할 수 있다. 자기 메모리 소자의 동작은 자기저항 효과(a magnetoresistance effect)에 기초하는데, 이는 자계가 자기 재료의 자화(magnetization)의 방향을 결정하고, 전류가 재료를 통해 송신될 때, 저항은 자기 재료의 자화의 배향에 의존한다는 것을 의미한다. 자계에 의해 자화의 방향이 두 개의 상태(state)로 스위칭될 수 있다.
하나의 자화 상태는 비교적 낮은 저항, 즉 0에 대응하고, 다른 상태는 비교적 높은 저항, 즉 1에 대응한다. 국부 자계(a local magnetic field)에 의해 각각의 메모리 소자 내에서 자화를 유도함으로써, 메모리가 기록될 수 있다. 외부 자계는 자계가 자화의 방향(direction)의 배향(orientation)을 변경시킬 때 메모리를 소거할 수 있다. 교란 자계에 대한 차폐가 필요하다.
알려진 메모리에서, 차폐층의 재료는 전기적으로 비도전성 페라이트(non-conducting ferrite)
알려진 차폐층의 결점은 페라이트 차폐층이 자기적으로 포화되기 때문에 예를 들어, 수십 kA/m의 비교적 강한 교란 자계(strong magnetic disturbing fields)는 완전히 차단될 수 없다는 데 있다. 차폐층이 자기적으로 포화되면, 자계는 차폐층을 통과하게 되고, 그 결과 메모리 소자 내의 저장된 자화 방향은 바뀔 수 있고 비휘발성 메모리가 소거될 수 있다. 수 kA/M의 약 자계(weak magnetic fields)는 메모리 소자를 소거하기에 충분하다.
소정의 애플리케이션에서, 예컨대, 스마트 카드, 자기 메모리는 적어도 80 kA/m의 강한 교란 자계로부터 보호된다. 그러한 강한 외부 자계에 대한 차폐는 알려진 차폐층으로는 불가능하다.
또 다른 단점은 알려진 차폐층이 교란 자계가 강해짐에 따라 더 두꺼워져야 한다는 데 있다. 자기 메모리는 종종 Si 반도체 기판 상에 제공된다. 반도체 기술에서, 박막 기술(thin-film technology)은 층을 도포하기 위해 사용된다. 두께가 10 ㎛보다 큰 차폐층은 긴 증착 시간으로 인해 매우 비싸다.
발명의 개요
본 발명의 목적은 수 백 kA/m의 비교적 강한 교란 전계에 대해 차폐되는, 서두에 기술된 유형의 자기 메모리를 제공하는 것이다.
본 발명에 따른 자기 메모리에 있어서, 이러한 목적은 차폐층이 상호 격리된 영역으로 분리되기 때문에 달성된다.
자기층은 충분한 강도의 자계의 결과로서 포화된다. 본 발명에 따른 메모리 내의 차폐층이 상호 격리된 영역으로 분할됨에 따라, 자계는 그 영역들 사이에서 팬 아웃(fan out)될 수 있다. 차폐층의 자기 영역 내에서, 자계 라인(magnetic field lines)은 재료 내로 이끌린다. 이들 영역 내의 자계 라인의 밀도는 연속층에 대해 줄어들고, 그 결과 자화의 포화는 덜 급속하게 발생하여, 동일한 층 두께의 연속 차폐층의 경우에서보다 더 강한 자계가 차폐될 수 있다.
바람직하게, 각각의 메모리 소자는 자기 재료의 제 1 층에 더하여 자기 재료의 제 2 층을 포함하는데, 이는 자기저항 효과가 하나의 자기 재료층을 포함하는 메모리 소자 내에서 발생하는 자기저항 효과보다 큰 그러한 메모리 소자 내에서 발생하기 때문에, 비자기 재료(non-magnetic material)에 의해 전술한 자기 재료의 제 1 층과 분리된다.
스핀 밸브(spin valves) 및 자기 터널 접합(magnetic tunnel junction)은 그러한 층 패킷(a layer packet)을 포함하고, 자계가 약할 경우, 그들이 자기 메모리 소자로서 기능하는 이점을 갖는다. 가장 기본적 형태로, 스핀 밸브는 3층 구조로 되어 있는데, 그 3층 구조는 비교적 약한 자계에 의해 자화가 변화하는 연성 자기층(a soft magnetic layer)과, 강성 자기층(a hard magnetic layer)과, 그 사이에 끼인 귀금속으로 이루어져 있다. 자기 터널 접합에서, 두 개의 자기층은 전기적 절연층에 의해 분리된다. 스핀 밸브 내의 자기 저항 효과 및 자기 터널 접합은 비교적 커짐에 따라, 그들은 자기 메모리 소자로서 매우 적절하게 사용될 수 있다.
차폐층의 영역의 위치는 바람직하게 메모리 소자 상의 영역의 수직 돌출부(perpendicular projection)가 적어도 하나의 메모리 소자를 포함하도록 한다. 메모리 소자의 치수(dimension)가 서브마이크론 범위 내에 존재할 때, 메모리 소자 상의 차폐층의 영역의 수직 돌출부가 복수개의 메모리 소자를 포함하는 것이 유리하며, 차폐 영역의 치수가 쉽게 구현될 수 있고, 일반적으로 차폐 효과도 바람직하게 영향받는다.
메모리 소자의 위치에서 교란 자계에 대해 충분한 차폐를 제공하기 위해서는 두 개의 조건이 만족해야 한다.
먼저, 차폐층의 금속의 자화는 포화값 아래에 머물러야 한다. 포화값 위에서는 자계(field)가 재료를 통과한다. 영역의 치수 w 에 대해 메모리 소자와 차폐층 사이의 거리가 예를 들어, 0.5 이하로 작다면, 자화 M은 M = Happlχ(1+χt/w)에 의해 주어지는데, 여기서, Happl은 외부 교란 자계, χ는 자기 자화율(magnetic susceptibility)이고 t는 차폐층의 두께이다. 자기 영역은 임의의 형상일 수 있다. 일반적으로, 영역은 예컨대, 직사각형, 정사각형, 구형 또는 6 각형일 것이다. 영역의 치수 w는 각각 길이 및 폭, 지름 또는 대각선에 대응한다. 충분한 차폐는 먼저 후속하는 등식 t/w > Happl/Ms-1/χ이 만족될 것을 필요로 하는데, Ms는 자화의 포화값(saturation value)이다. 이 등식이 만족되지 않는다면, 차폐층은 포화되게 된다.
이 단계에서, 두께 t의 차폐층이 영역들로 분할된다는 사실 때문에 영역의 치수 w가 자기 메모리의 표면을 통해 연장하는 연속 차폐층의 치수 w'보다 훨씬 더 작게되어, 자화의 포화가 발생하여 자계가 관통되기 전에 교란 자계가 대략 w'/w 배만큼 더 클 수 있다는 것을 쉽게 이해할 수 있다.
결과적으로, 차폐층이 영역들로 분할됨에 따라, 교란 자계에 대해 차폐시키기 위해 분할되지 않은 차폐층의 두께 보다 더 작도록 차폐층의 두께를 선택하는 것도 가능하다.
두 번째로, 차폐층의 영역이 충분히 교란 전계를 감쇠시켜, 메모리 소자 내의 자화의 방향이 뒤집힐 수 없도록 하는 것이 필요하다. 포화 아래에서, 자기 메모리 소자의 자계는 H = Happl/(1+χt/w)에 의해 주어진다. 교란 자계 Happl는 후속하는 등식 t/w > Happl/(Hχ)-1/χ을 만족한다면, 자기 메모리 소자의 위치에서 훨씬 더 낮은 자계 H로 감쇠된다.
결과적으로, 각각의 메모리 소자를 충분히 차폐하기 위해, 후속하는 등식 t/w > Happl/Ms-1/χ와 t/w > Happl/(Hχ)-1/χ이 만족되어야 한다. 결과적으로, 비 t/w가 가능한 한 큰 것이 바람직하다.
예 : 100 kA/m의 교란 자계 Happl는 후속하는 등식 t/w > 100(1*χ)-1/χ이 만족된다면, 자기 메모리 소자의 위치에서 훨씬 더 낮은 1 kA/m의 자계로 감쇠한다.
FeNi와 같은 자기 층은 예컨대, 비교적 큰 1000의 자화율 값을 갖는다. 그 결과, 차폐층의 두께 대 각각의 영역의 치수의 비는 > 0.1:1이다. 교란 자계는 t/w 비가 더 작게 선택됨에 따라 더 적게 감쇠된다는 것이 명백하다. 그러므로, t/w > 0.01이면 유리하다.
바람직하게, 차폐층의 두께는 외부 교란 자계의 자속 라인의 최대 수가 메모리 소자가 아닌 차페층을 통과하는 것을 보장하도록, 자기 메모리 소자의 두께보다 훨씬 크게, 예를 들어, 10 배만큼 더 크게 되도록 한다.
차페층의 재료는 바람직하게, 예를 들어 100을 넘는 가능한 한 큰 자기 자화율을 갖는다. 바람직하게, 재료는 가령, 800 kA/m를 넘는 높은 자기 포화를 갖는다.
자기 영역은 자기 메모리의 판독 및 기록에 영향을 준다. 자기 메모리 소자를 판독 및 기록하기 위해, 워드 라인 및 비트라인을 통해 전류를 동시에 송신함으로써 국부 자계가 생성된다. 차폐층의 자기 영역은 국부 자계를 자기 메모리 소자 내로 집중시킨다. 비교적 큰 송신 전류가 송신되는 워드 라인은 바람직하게, 차폐층과 자기 메모리 소자 사이에 위치한다. 그 결과, 영역의 자기 재료는 자기 메모리를 판독하고 기록하는 데 필요한 전류의 양을 줄인다.
자기 메모리는 반도체 IC에 집적된다. IC는 반도체 디바이스를 갖는 실리콘 기판을 포함할 수 있다. 반도체 디바이스는 예를 들어, 다이오드, 바이폴라 트랜지스터 또는 MOS 트랜지스터이다. 일반적으로, 자기 메모리는 반도체 디바이스 상에 제공된다. 전술한 반도체는 금속 트랙에 의해 자기 메모리에 접속된다. 자기 메모리는 Si 기판 내의 반도체 디바이스의 전자 회로와 전기적으로 통신할 수 있다. 전자 회로의 동작은 기생 캐패시턴스에 의해 악영향을 받을 수 있다. 기판과 함께 전기도전성 자기 재료의 연속 차폐층은 비교적 큰 기생 캐패시턴스를 초래한다. 전술한 비교적 큰 캐패시턴스는 철저히 IC의 속도를 제한한다. 차폐층이 영역으로 분할됨에 따라, 차폐층의 총 기생 캐패시턴스는 실질적으로 줄어들게 되고, 가령, GHz 범위의 고주파수에서 회로의 동작이 개선된다.
또 다른 이점은 IC 내의 반도체 디바이스가 UV 광 및 방사에 대해 차폐되는 방식으로 차폐층의 영역이 반도체 IC 위에 배치될 수 있다는 것이다.
차폐층의 영역이 IC의 상부 상에 위치한다면, 차폐층의 영역이 투명하지 않기 때문에 전술한 IC는 광학적 방법에 의한 식별로부터 더 잘 보호된다. 게다가, 차폐 영역의 재료는 예를 들어, 에칭 방법에 의해 제거하는 것이 어려워서, 칩의 역 엔지니어링(reverse engineering)이 더욱 어렵게 된다.
본 발명의 이러한 측면 및 다른 측면들은 이하 기술될 실시예로부터 명백해지고 그 실시에를 참조하여 명백해질 것이다.
본 발명은 자기 메모리 소자(magnetic memory elements)의 어레이를 포함하는 자기 메모리(a magnetic memory)에 관한 것으로서, 각각의 메모리 소자는 적어도 하나의 자기 재료층(at least one layer of magnetic material)을 포함하고, 전술한 메모리에는 자계(magnetic field)에 대한 차폐층(a shielding layers)이 제공된다.
도 1은 자기 메모리 소자와 차폐층의 영역의 실시예의 개략도,
도 2는 스핀 밸브를 포함하는 자기 메모리 및 차페 영역의 구성의 개략도,
도 3은 자기 터널 접합의 어레이를 포함하는 자기 메모리의 실시예의 개략도,
도 4는 반도체 IC에 집적된 자기 메모리의 실시예의 개략도.
도 1에 도시된 자기 메모리(1)는 메모리 소자(2)의 어레이를 포함한다. 각각의 메모리 소자(3)는 적어도 하나의 자기 재료층(4)을 포함한다.
가장 기본적인 형태로, 메모리 소자(3)의 동작은 자기 재료 내의 이방성 자기저항 효과(anisotropic magnetoresistance effect : AMR)에 기초한다.
이방성 자기저항 효과(AMR)는 자기 도전체 내의 저항이 도전체 내의 전류와 그 자화 사이의 각에 의해 결정될 때 발생한다. 전류 및 자화가 동일한 방향이라면, 저항은 최대가 된다. 전류 및 자화가 상호 직각으로 연장한다면, 저항은 최소가 된다. 차는 전형적으로 2에서 4 퍼센트이다.
메모리 소자(3)는 저기저항 효과가 커질수록 더 우수하게 동작한다.
거대 자기저항(GMR) 효과는 자기 및 비자기 금속성 층(magnetic and non-magnetic metallic layers)의 스택과 같은 비균질 자기 시스템(inhomogeneous magnetic system) 내의 스핀 의존성 산란(spin-dependant scattering)에 의해 야기된다. 개개의 자기 층의 자화가 외부 자계의 인가에 의해 한 방향으로 스위칭되면, 하나의 특정 스핀 방향을 갖는 전자에 대해 일종의 단락 회로가 발생하게 된다. 그 결과, 자화가 평행하게 연장되면, 저항은 자화가 반평행한 경우보다 더 낮아지게 된다. 따라서, 다중층 내의 저항은 실내 온도에서 전형적으로 대략 40 내지 60% 괄목할만하게 감소한다. 그러나 자발적 자기 결합을 깨는 데 필요한 자계는 전형적으로 수 백 kA/m로 오히려 크다.
작은 자계에서 동작할 수 있는 메모리 소자는 스핀 밸브 및 자기 터널 접합이다. 이들 메모리 소자의 독특한 특징은 자기 재료의 제 2 층이 비자기 재료에 의해 제 1 층과 분리된다는 것이다.
이와 달리, 자기 메모리 소자는 강자성체 및 반도체의 하이브리드로 이루어질 수 있다. 강자성체의 프린징 자계(magnetic fringing field)는 반도체 내에서 홀 효과(Hall effect)를 야기하기에 충분하다. 홀 전압(Hall voltage)은 각각 0 또는 1을 나타내는 양 또는 음일 수 있다.
자기 메모리는 차폐층(14)은 상호 분리된 영역(5)으로 분할된다. 영역(5)은 임의적 형상이다. 차폐 영역(5)은 바람직하게 자기 메모리 소자(3)로부터 가능한 한 최소의 거리(8)에 위치한다. 더 우수한 차폐 결과는 메모리 소자(3)의 어느 한 측면 상에 차폐 영역(5)을 제공함으로써 달성된다. 당해 실시예에서, 차페 영역(9)의 치수는 메모리 소자 상의 자기 차폐 영역(5)의 수직 돌출부가 하나의 메모리 소자(3)를 포함하도록 한다. 자기 차폐 영역(5)의 재료가 페리이트의 경우에서처럼 우수한 전기적 절연체라면, 차폐 영역(5)은 메모리 소자(3) 상에 직접적으로 제공될 수 있다. 차폐 영역(5)의 재료가 전기도전성이라면, 바람직하게 가령, AlOx, SiO2또는 Si3N4의 절연 재료의 박층이 자기 메모리 소자(3)와 자기 영역(5) 사이에 제공된다. 가능한 정도까지 메모리 소자(3)를 차폐하기 위해, 영역(5)의 재료는 바람직하게 큰 자화율을 나타낸다. 1000의 자화율 값은 예를 들어, NiF, CoNbZr, FeSi, FeAlSi를 사용하여 달성될 수 있다.
영역(5)은 두께 10인데, 이는 일반적으로 자기 메모리 소자(11)의 두께보다 더 커서, 자기 영역(5)이 외부 교란 자계에 대해 일종의 단락 회로로서 기능하게 된다.
도 2에서, 대응하는 부분은 도 1과 같은 참조 번호를 갖는다. 도 2는 스핀 밸브를 포함하는 자기 메모리 소자(3)와 차폐 영역(5)의 가능한 구성을 도시한다.
도시된 실시예에서, 스핀 밸브(3)는 예컨대, CoFe의 제 1 강성 자기층(a first hard magnetic)(4), 자화를 변화시키는 데 작은 자계만 필요로 하는, 예컨데 NiFe의 제 2 연성 자기층(6) 및 그 사이에 끼어 있는, 예컨대 Cu의 비자기 금속(7)으로 이루어진 3 층 구조이다. 각각의 층은 전형적으로 1 내지 10 nm 두께이다. 층의 자화는 서로에 대해 평행하거나 반평행하도록 배향된다. 이 실시예에서, 워드 라인(18) 및 비트 라인(16)은 선택된 자기 메모리 소자(3)의 제 1 층(4) 내에서 자화 방향을 기록하고, 메모리 소자(3)로부터 저장된 자화 방향을 판독하는 역할을 한다. 워드 라인(18)은 자기 영역(5)과 자기 메모리 소자(3) 사이에 위치한다. 기록은 워드 라인(18)으로는 비교적 큰 전류를, 비트 라인(16)으로는 예컨대, 1 mA의 전류를 동시에 송신함으로써 행해져서, 비교적 강성인 제 1 자기층의 자화가 배향되도록 한다. 비트의 판독, 즉 다시 말해 제 1 층(4)의 자기 배향의 결정은 제 1 강성 자기층(4)이 아닌, 연성 자기층(6)을 스위칭할 수 있는 보다 작은 진폭을 갖는 전류 펄스의 시퀀스를 사용하여 행해진다. 메모리 소자(3)의 저항은 양 및 음 전류 펄스의 시퀀스가 워드 라인(18)을 통해 송신될 때, 비트 라인(16)을 흐르는 감지 전류에 의해 측정된다. 이 과정에서, 국부 자계는 제 2 연성 자기층(6)의 스위칭 자계보다 더 크고 강성 자기층(4)의 스위칭 자계보다 더 작게 된다. 펄스 시퀀스의 제 1 펄스는 연성 자기층(6)의 자화를 정의된 개시 위치 내에 둔다. 제 2 펄스 동안의 저항 변화의 부호는 강성 자기층(4) 내의 정보가 0 또는 1인지 여부를 나타낸다. 저장된 0의 경우, 펄스 시퀀스는 전기 저항이 하이(high)에서 로우(low)로 변화하는 예를 들어, 자화의 반평행에서 평행으로의 배향(antiparallel-to-parallel orientation)에 대응한다. 실내 온도에서, 전형적으로 저항 차는 4 내지 18%이다.
도 3에서, 대응 부분은 도 1 및 도 2의 참조 번호와 동일하다. 도 3은 자기 터널 접합(3)의 어레이(2)를 포함하는 자기 메모리(1)의 가능한 실시예를 도시한다. 자기 터널 접합(3) 내에서, 예를 들어, 수 나노미터의 두께를 갖는 CoFe의 2 개의 강자성층(4, 6)은 절연층(7)에 의해 분리된다. 절연층은 1 내지 2 nm 두께이고 가령, Al2O3로 이루어진다. 자기층들 사이에 금속 산화물(7)을 포함하는 자기층들의 샌드위치 양단에 작은 전압을 인가함으로써, 전자는 절연층(7)을 통과할 수있다. 터널링 확률은 양 자기층(4, 6)의 자기 배향에 의존한다. 터널링 확률은 모든 자기 배향이 상호 평행하게 연장할 경우 더 크다. 전기 저항의 차는 실내 온도에서 전형적으로 20 내지 40%이다. 도 3에 도시된 실시예에서, 차폐 영역(5)은 4 개의 메모리 소자(3) 위를 연장한다. 메모리 소자(3)로부터 차폐층(14)까지의 거리는 영역(9)의 치수보다 더 작다. 자기 차폐 영역(5) 내에서, 자계에 의해 야기된 자화의 포화는 발생해서는 안 된다.
충분한 차폐는 t/w > Happl/Ms-1/χ 및 t/w > (Happl/H-1)χ-1일 것을 요구한다. 실제로 Happl의 값은 80 kA/m이고, NiFe에 대해 자화의 포화 값은 Ms= 800 kA/m이며, χ = 1000이고, 자기 메모리 소자(3)의 위치에서의 자계 H = 0.8 kA/m이면, t/w > 0.1이 달성된다.
도 4에서, 대응하는 부분은 도 1 내지 도 3과 동일한 참조 번호를 갖는다. 도 4는 반도체 IC(12)에 집적된 자기 메모리(1)의 실시예의 개략적 단면도를 도시한다. Si 기판(13)은 예를 들어, 다이오드, 바이폴라 트랜지스터, MOS 디바이스 또는 그들의 조합과 같은 반도체 디바이스를 포함한다.
자기 메모리(1)는 반도체 디바이스 위에 배치되고 금속 트랙(15)에 의해 상술한 반도체 디바이스에 접속된다. 반도체 디바이스는 자기 메모리 소자(3)를 전기적으로 스위칭할 수 있다. 이 실시예에서, MOS 트랜지스터(14)는 자기 메모리(1)의 비트 라인(16)에 접속된다. 제 2 MOS 트랜지스터(17)는 자기 메모리(1)의 워드 라인(18)을 선택한다. 자기 메모리(1)는 Si 기판(13) 내에 또는그 위에 제조된 전자 회로에 의해 제어될 수 있다.

Claims (11)

  1. 자기 메모리 소자(2)의 어레이를 포함하는 자기 메모리(1)에 있어서,
    각각의 자기 메모리 소자(3)는 적어도 하나의 자기 재료층(4)을 포함하고,
    상기 메모리는 자계에 대한 차폐층(14)을 구비하되,
    상기 차폐층(14)은 상호 분리된 영역(5)으로 분할되어 있는 것을 특징으로 하는
    자기 메모리.
  2. 제 1 항에 있어서,
    상기 각각의 메모리(3)는 비자기 재료(7)에 의해 상기 제 1 자기 재료층(4)과 분리되는 제 2 자기 재료층(6)을 포함하는 것을 특징으로 하는
    자기 메모리.
  3. 제 1 항에 있어서,
    상기 메모리 소자(2) 상의 영역의 수직 돌출부(perpendicular projection)는 상기 적어도 하나의 메모리 소자(3)를 포함하는 것을 특징으로 하는
    자기 메모리.
  4. 제 1 항에 있어서,
    상기 메모리 소자(3)는 상기 영역(5)의 치수(9)보다 더 작은 거리(8)만큼 상기 차폐층(13)으로부터 떨어져 위치하는 것을 특징으로 하는
    자기 메모리.
  5. 제 1 항에 있어서,
    상기 영역의 두께(10)와 각각의 영역(5)의 치수 사이의 비는 > 0.01:1인 것을 특징으로 하는
    자기 메모리.
  6. 제 5 항에 있어서,
    상기 영역의 상기 두께(10)와 상기 각각의 영역(5)의 상기 치수 사이의 비는 > 0.1:1인 것을 특징으로 하는
    자기 메모리.
  7. 제 1 항에 있어서,
    상기 영역(5)의 상기 두께는 상기 자기 메모리 소자(3)의 두께(11)를 초과하는 것을 특징으로 하는
    자기 메모리.
  8. 제 1 항에 있어서,
    상기 영역(5)의 재료는 100보다 큰 자기 자화율(a magnetic susceptibility)을 갖는 것을 특징으로 하는
    자기 메모리.
  9. 제 8 항에 있어서,
    상기 영역(5)의 재료는 800 kA/m보다 큰 자기 포화 값을 갖는 것을 특징으로 하는
    자기 메모리.
  10. 제 2 항에 있어서,
    워드 라인(18)이 영역(5) 및 메모리 소자(3) 사이에 위치하는 것을 특징으로 하는
    자기 메모리.
  11. 제 1 항에 있어서,
    상시 자기 메모리는 반도체 IC(12)에 집적되는 것을 특징으로 하는
    자기 메모리.
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