KR100948009B1 - Ｍｔｊ ｍｒａｍ 셀, ｍｔｊ ｍｒａｍ 셀들의 어레이, 및 ｍｔｊ ｍｒａｍ 셀을 형성하는 방법 - Google Patents

Ｍｔｊ ｍｒａｍ 셀, ｍｔｊ ｍｒａｍ 셀들의 어레이, 및 ｍｔｊ ｍｒａｍ 셀을 형성하는 방법 Download PDF

Info

Publication number
KR100948009B1
KR100948009B1 KR1020090007547A KR20090007547A KR100948009B1 KR 100948009 B1 KR100948009 B1 KR 100948009B1 KR 1020090007547 A KR1020090007547 A KR 1020090007547A KR 20090007547 A KR20090007547 A KR 20090007547A KR 100948009 B1 KR100948009 B1 KR 100948009B1
Authority
KR
South Korea
Prior art keywords
layer
forming
conductive material
electrically conductive
bit line
Prior art date
Application number
KR1020090007547A
Other languages
English (en)
Other versions
KR20090028591A (ko
Inventor
타이 민
포-캉 왕
시젱 시
이민 구오
Original Assignee
헤드웨이 테크놀로지스 인코포레이티드
어플라이드 스핀트로닉스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 헤드웨이 테크놀로지스 인코포레이티드, 어플라이드 스핀트로닉스, 인크. filed Critical 헤드웨이 테크놀로지스 인코포레이티드
Publication of KR20090028591A publication Critical patent/KR20090028591A/ko
Application granted granted Critical
Publication of KR100948009B1 publication Critical patent/KR100948009B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Abstract

MTJ MRAM 셀(magnetic tunnel junction magnetic random access memory cell)은 두께가 100nm보다 작은 고 도전성 재료의 초박막 직교 워드 및 비트 라인들 간에 형성된다. 이 두께의 라인들은 소정 전류에 대해서 대략 2팩터만큼 향상되는 셀 자유층에서 스위칭 자계들을 발생시킨다. 이와 같은 얇은 라인들을 지닌 셀의 제조는 더욱 얇은 침착들에 따라서 실제로 간단하게 되는데, 그 이유는 이 제조 공정은 패터닝 및 폴리싱 동안 CMP에 의해 재료를 제거할 필요성을 제거함으로써, 라인들 및 셀 자유층 간에 균일한 간격을 발생시킨다.
워드 라인, 비트 라인, 셀 자유층, 패터닝, 폴리싱

Description

ＭＴＪ ＭＲＡＭ 셀, ＭＴＪ ＭＲＡＭ 셀들의 어레이, 및 ＭＴＪ ＭＲＡＭ 셀을 형성하는 방법{An MTJ MRAM cell, an array of MTJ MRAM cells, and a method of forming an MTJ MRAM cell}
본 발명은 출원되어 본 출원과 동일한 양수인에게 양도된 문서 번호 HT03-044에 관한 것이다.
본 발명은 메모리 저장 장치들로서 자기 터널 접합들(MTJ; magnetic tunnel junctions)의 설계 및 제조에 관한 것이며, 특히 워드 및 비트 라인들이 극히 얇게 되어 소정의 기록 전류를 위하여 MTJ 자유층에서 더욱 높은 자속을 발생시키도록 설계하는 것에 관한 것이다.
자기 터널 접합(MTJ)은 근본적으로 2개의 전극들을 포함하는데, 이 전극들 은터널 장벽층에 의해 분리되는 자화된 강자성 재료의 층들이다. 터널 장벽층은 충분히 얇게 되어, 전하 캐리어들(전형적으로 전자들)이 양자 기계적 터널링에 의해 층을 가로지를 수 있도록 한다. 그러나, 터널링 가능성은 상이한 스핀 방향들을 지닌 전자들을 수용하는 터널링 상태들의 이용률을 따르기 때문에 스핀 종속된다. 그러므로, 전체 터널링 전류는 스핀-업 대 스핀-다운 전자들의 수에 좌우되고 나서, 강자성층들의 자화 방향에 대해서 전자 스핀의 방향에 좌우된다. 따라서, 소정 인가 전압에 대해서 상대적인 자화 방향들이 변화되면, 터널링 전류는 또한 변화될 것이다. 이 MTJ의 작용에 따라서, 고정된 전압을 위한 터널링 전류의 변화 감지는 이를 포함하는 2개의 강자성층들의 상대적인 자화 방향들을 결정할 수 있다.
정보 저장 장치들로서 MTJ를 사용하려면, 강자성층들 중 적어도 한 층의 자화가 다른 층에 대해서 변화될 수 있어야 하고 또한 터널링 전류 또는 이와 등가의 접합 저항의 변화들을 감지하는 것을 필요로 한다. 2가지 상태의 메모리 저장 장치로서 가장 간단한 형태에 있어서, MTJ는 데이터를 기록시에 단지 자화들을 평행(저 저항) 또는 반평행(고 저항)으로 구성하는 것을 필요로 하고 데이터를 판독시에 터널링 전류 변화 또는 저항 변화를 실행하는 것을 필요로 할 수 있다.
실제, MTJ의 자유 강자성층은 회전 자유롭지만 자화용이축을 따른 양 방향(자기 결정 이방성의 방향)에서 활성적으로 정렬되는 것이 바람직한 자화를 갖는 것으로서 모델링될 수 있다. 고정된 층의 자화는 자신의 자화용이축 방향에서 영구 정렬되는 것으로서 간주될 수 있다. 자유층이 고정된 층과 비정렬될 때, 이 접합은 자신의 최대 저항을 가지며, 자유층이 고정된 층과 정렬될 때, 최소 저항이 제공된다. 전형적인 MRAM 회로에서, MTJ 장치들은 워드 라인들 및 비트 라인들이라 칭하는 직교 전류 운반 라인들의 교차부에 위치된다. 2개의 라인들이 전류를 운반할 때, 이 장치는 자신의 자유층의 자화 방향을 변경시킴으로써 기록된다. 단지 하나의 라인이 전류를 운반할 때, 장치의 저항은 감지되어, 이 장치가 효율적으로 판독되도록 한다. 부가적인 전류 운반 라인들이 어떤 장치 구성들에 제공되어 장치의 저항을 감지하지만, 가장 간단하게는 이 장치는 상술된 바와 같이 작용한다. 이와 같은 MTJ 장치는 Gallagher 등(미국 특허 제5,650,958호)에 의해 제공되는데, 그는 자화가 층의 평면에 있지만 회전이 자유롭지 않는 피닝된(pinned) 강자성층과 더불어 자화가 피닝된 층의 자화에 대해서 회전 자유롭게 되는 자유 자기층을 지닌 MTJ 장치를 형성하는 것을 개시한다.
다른 형태들의 DRAM과 전력 소모 및 장치 밀도면에서 MTJ MRAM 장치가 경쟁력이 있기 위해선, MTJ는 전형적으로 서브-미크론 치수의 매우 소형으로 만들어질 필요가 있다. Parkin 등(미국 특허 제 6,166,948)은 자유층이 층들 간의 교환 결합(exchange coupling)을 방지하지만 직접 다이폴 결합을 허용하도록 선택된 스페이서 층에 의해 분리되는 2개의 반평행 자화된 층들로 이루어지는 MTJ MRAM 셀의 형성을 개시한다. 이로 인해, 자유층은 폐 플러스 루프들을 갖고, 2개의 층들은 스위칭 동작들 동안 동시에 자신들의 자화들을 스위칭한다. Parkin은 서브-미크론 치수들이 10-100Mbit 용량들의 범위 내에서 DRAM 메모리들과 경쟁력이 있을 필요가 있다는 점에 주목하였다. Parkin은 또한 이와 같은 소형 크기들이 상당한 문제들, 특히 초상자성과 관련된다는 점에 주목하였는데, 이 초상자성은 너무 작아서 충분한 자기 이방성(소정 자화 방향을 유지하기 위한 샘플의 특성 측정)을 가질 수 없는 강자성 재료의 샘플들에서 자화의 자발적인 열적 변동이다. 매우 소형의 단면적을 지닌 MARM 셀들에서 바람직하지 않은 자발적인 열적 변동들을 극복하기 위하여, 자기층들을 두껍게 만들 필요가 있다. 불행하게도, 필요로 되는 스위칭 필드의 크기는 층 두께에 따라서 증가됨으로써, 셀의 자유층의 자기 방향을 변경시키기 위해 선 많을 량의 전류를 소모함으로 셀을 열적으로 안정시키는 비용을 지불하게 된다.
MTJ 셀이 자화 방향을 유지할 수 있도록 되어 기록 전류들이 제로가 될 때조차도 효율적으로 데이터를 저장하도록 하는데 어느 정도의 이방성이 필요하다. 셀 크기들이 지속적으로 감소되기 때문에, 이 기술은 광범위의 다양한 형상들(예를 들어, 직사각형들, 다이아몬드들, 타원형들, 등)의 셀들을 형성함으로써 어느 정도의 자기 이방성을 제공하도록 함으로써, 고유 결정 이방성의 부족이 형상 이방성과 상반되게 된다. 그러나, 이 형태의 이방성은 자체 문제들을 가지고 있다. 특히 MTJ 장치들에서 성가신 형상-관련된 문제는 형상 이방성(비원형 샘플들의 특성)에 의해 발생된 불균일하고 제어할 수 없는 에지-필드들을 야기시킨다. 셀 크기가 감소됨에 따라서, 이들 에지 필드들은 셀의 몸체의 자화보다 상대적으로 더 중요하게 되고 데이터 저장 및 판독에 악 영향을 미친다. 이와 같은 형상 이방성은 충분한 크기일 때 초상자성의 나쁜 영향들을 감소시키지만, 이들은 데이터를 저장하기 위한 MTJ의 자화 방향을 변화시키는 고 전류들을 필요로 하는 부작용이 있다.
형상 이방성이 높을 때 자유층의 자화 방향을 변화시키는데 필요로 되는 고 전류들의 문제를 처리하기 위한 한 가지 방법은 저전류 값들에 의해 발생된 필드들을 집중시키는 메커니즘을 제공하는 것이다. 이 방법은 구리다미신(damascene) 전류 운반 라인 주위에 형성된 연자성(NiFe) 층인 플럭스 컨센트레이터(flux concentrator)를 형성하는 것을 개시한 Durlam 등(미국 특허 제6,211,090 B1호)에 의해 행해진다. 이 층은 MRAM 셀의 하부측에서 디지트 라인을 형성하는 구리 라인의 3개의 측들 주위에 형성된다.
2가지 부가적인 방법들은 일 실시예에서 전류에서 높은 퍼센티지의 스핀 편향된 전자들을 발생시키는 재료로 피닝된 층을 형성하고 또 다른 실시예에서 셀 요소에서 필드 반전들을 발생시키도록 지원하기 위하여 자기 차폐에 의해 발생된 오프셋팅 자계를 인가하는 것을 개시한 Nakao(미국 특허 제6,509,621 B2호)에 행해진다.
또한 다른 방법은 층 평면과 수직한 자화용이축을 지닌 자유층들을 형성하고 나서 동일한 평면에서 워드 및 비트 라인들을 형성하는 것을 개시한 Sekiguchi 등(미국 특허 제6,611,455 B2)에 의해 행해진다.
본 발명은 또한 초소형 MRAM 셀들에서 자유층의 자화를 재지향시키는데 필요로 되는 고 전류를 감소시키는 문제를 처리하는데, 여기서 초상자성 작용은 두꺼운 자유층들을 필요로 한다. 종래 대략 300nm의 두께와 비교하여 특히 100nm 미만에서 상당한 박성의 워드 및/또는 비트 라인들을 형성함으로써 2 팩터만큼 자유층에서 스위칭 필드를 증가시킨다. 이러한 얇은 라인들의 부가적인 이점은 이들의 제조를 용이하게 한다는 것이다. 이들 포메이션을 위한 패터닝 공정은 재료를 덜 제거하는 것을 필요로 하고 화학적 기계적 폴리싱(CMP)에 대한 필요성을 제거하는데, 이는 라인 두께 면에서 제어할 수 없는 변화들을 발생시킬 수 있다. 최종적으로, 이들 초박막 라인들은 MTJ 셀에 대한 자신들의 위치들과 관련하여 각종 형태들로 손쉽게 형성될 수 있다. 본 발명에서, 셀은 워드 및 비트 라인들 간에 위치된다. 이하의 설명에서, 라인들을 형성하는 일반적인 방법은 셀에 대해서 자신들의 배치의 예시와 함께 설명될 것이다.
본 발명의 제 1 목적은 워드 및 비트 라인 스위칭 전류들의 더욱 효율적인 사용을 행하는 MTJ MRAM 셀을 제공하는 것인데, 이로 인해 이 라인들은 전류들을 더욱 낮게 하면서 스위칭을 위한 충분한 강도의 자계들을 발생시킨다.
본 발명의 제 2 목적은 제조 공정을 간단하게 하는 이와 같은 셀 및 이 셀의 워드 및 비트들을 제조하는 방법을 제공하는 것이며, 특히 화학적-기계적 폴리싱(CMP)의 공정과 관련된 제어될 수 없는 변화들을 제거하는 것이다.
본 발명의 제3 목적은 이와 셀들 및 이와 같은 셀들의 어레이들을 제공하는 것이다.
이들 목적들은 워드 및/또는 비트 라인들을 100nm보다 작은 상당한 박성으로 고 도전성 재료들로 형성하는 MRAM 셀 설계 및 제조 방법에 의해 성취될 것이다. 도전성 재료는 Al, Cu, Au, Ru, Ta, CuAu, CuAg, NiCr, Rh와 같은 고 도전성 재료일 수 있고 (NiCr/Cu)의 다수의 라미네이션들과 같은 이들 재료들의 다층들일 수 있다.
종래 기술의 워드 및 비트 라인들에서, 워드/비트 라인들의 종횡비(두께(t) 대 폭(w)의 비)는 1과 근접하게 된다. 간단한 물리학(암페어의 법칙)을 적용하면 비교될 수 있는 두께(t) 및 폭(w), 운반 전류(I)의 종래 기술의 라인의 표면에서 자계(HS)는 다음과 같이 제공된다는 것을 보여준다. HS=πI/w.
제안된 초박막 워드/비트 라인 설계를 위하여, 여기서 w>>t이며, 자계는 다음 관계를 따른다: HS=2πI/w. 따라서, 2팩터 만큼 와이어 표면에서 자계를 향상시킨다. MRAM 셀이 라인 표면으로부터 작은 거리를 두고 위치되기 때문에, 이점은 다소 감소될 것이지만, 특히 제조 방법이 라인 및 셀 간의 거리를 균일하게 작게 유지되도록 하기 때문에 여전히 상당하게 될 것이다.
도 1a는 본 발명의 MTJ MRAM의 수직 단면도를 도시한 것이다. 수평 단면이 실질적으로 원형인 다층화된 셀 요소는 도시된 축들(폭은 x-방향이고 두께는 y-방향이다)의 z-축을 따라 길이가 확장되는 초박막 기록 워드 라인(10) 및 x-축(폭은 z-방향이고 두께는 y-방향이다)을 따라서 길이가 확장되고 워드 라인 아래에 수직으로 있는 초박막 비트 라인(20)의 수직 분리된 교차부에 있다. 기록 워드 라인 및 비트 라인들은 절연층(15)으로 분리되고 또한 절연체에 의해 부분적으로 둘러싸여 진다. 기록 워드 및 비트 라인들은 두께(tw 및 tb)를 각각 갖는데, 이는 본 발명의 목적들에 따라서 자신들의 폭들(ww 및 wb)(도시되지 않음) 보다 실질적으로 작으며, 여기서 tw 및 tb 둘 다는 대략 100nm 보다 작고 이들의 폭들은 대략 300 내지 500nm 이다. 종래 기술의 워드 및 비트 라인들이 이에 필적한 폭들 및 두께들로 형성된다는 점에 또다시 유의하여야 하는데, 이들 둘 다는 대략 300 내지 500nm이다. 초박막 기록 워드 또는 비트 라인 제조 공정의 설명이 이하에 보다 상세하게 설명될 것 이다.
대략 200 내지 400 옴스트롱의 두께 및 대략 0.3 내지 0.7미크론의 측방 치수의 MTJ MRAM 셀 요소(50)는 워드(20) 및 비트 라인들(10)의 교차부 간에 위치되어 도시된다. 이 셀 요소는 비트 라인 상에 형성되는 시드층(51), 반강자성 피닝층(52), 결합층(54)에 의해 분리되는 제 2(53) 및 제 1(55) 강자성층을 포함하는 합성 강자성 피닝된 층, 터널링 장벽층(56), 적층된(laminated) 구조일 수 있는 자유층(57) 및 비트 라인 아래의 캡핑층(capping layer)(58)을 포함하는 수평 다층 제조이다. 판독 동작들에 사용되는 판독 워드 라인(59)이라 칭하는 부가적인 도전 전극은 셀의 상부 표면상에 형성된다. 이 워드 라인은 도전 전극으로부터 절연체(15)에 의해 분리된다. 전극을 제거할 수 있고 워드 라인을 상부 셀 표면에 전기 접촉시킬 수 있다. 셀 및 제조 공정에 사용되는 재료들 및 치수들의 상세한 설명은 바람직한 실시예의 설명 내에서 후술될 것이다.
본 발명의 효과는 워드 및 비트 라인 스위칭 전류들의 더욱 효율적인 사용을 행하는 MTJ MRAM 셀을 제공하여, 이 라인들은 전류들을 더욱 낮게 하면서 스위칭을 위한 충분한 강도의 자계들을 발생시키는 것이고, 워드 및 비트 라인들이 극히 얇게 되어 소정의 기록 전류를 위하여 MTJ 자유층에서 더욱 높은 자속을 생성하게 되는 것이다.
본 발명의 바람직한 실시예는 초박막 워드 및 비트 라인들의 교차부, 특히 이들 라인들 간에 MTJ MRAM 셀을 형성함으로써, 더욱 작은 전류들이 셀 자유층의 위치에서 적절한 스위칭 필드들을 발생시킨다.
도 1a를 참조하면, 본 발명의 직교 지향되어 수직 분리된 초박막 워드(10) 및 비트(20) 라인들 간에 형성된 다층화된 MTJ 셀 요소(50)를 도시한 것이다. 2개의 라인들은 서로에 대해서 교차하는 수직 분리된 수평 평면들에서 확장되지만 서로로부터 절연됨으로써, 셀이 위치되는 교차부를 형성한다. 이하에서, 용어 "교차부(intersection)"는 라인들을 교차하여 수직 분리된다는 것을 의미한다. 워드 라인은 도면의 평면에서 수직으로 지향되며, 비트 라인은 도면의 평면 내에 있다. 판독 동작들(59)에 사용되는 부가적인 도전 전극(대안적으로 판독 워드 라인에 표시된다)은 셀의 상부 표면상에 형성된다. 셀의 동작 동안, 도전 전극은 통상적으로 MRAM 셀의 논리 상태를 결정하기 위하여 사용되는 액세싱 트랜지스터에 접속될 것이다. 이 전극은 워드 라인으로부터 절연되어 분리되지만, 이 분리는 셀의 자유층에서 워드 라인의 전계 강도를 유지시킬 수 있을 만큼 작게 유지되어야 한다는 것이 명백하다. 비트 라인(20)은 대략 100nm 이하의 두께 및 대략 300 내지 5000nm의 폭으로 형성된 Al, Cu, Au, Ru, Ta, CuAu, CuAg, NiCr, Rh와 같은 고 도전성 재료의 단일층 및 (NiCr/Cu)의 다수의 라미네이션들과 같은 이들 재료들의 다층들일 수 있다. 상술된 바와 같이, x-방향을 따라서 확장되는 판독 워드 라인과 같은 부가적인 도전 전극(59)은 셀의 상부 표면과 접촉하여 형성되고 판독 동작들을 위하여 비트 라인(20)과 결합하여 사용된다. 접속 라인(60)은 전극(59)으로부터 액세싱 트랜지스터(도시되지 않음)의 단자로 진행하는데, 이는 MRAM 셀의 논리 상태(즉, 저항) 를 결정하도록 사용되는 회로의 부분이다. 도 1a에 도시된 특정 구성에서, 단일 MRAM 셀은 단일 트랜지스터에 접속된다. 2개의 이와 같은 셀들의 부분적인 어레이는 특정 MRAM 어레이 설계의 부분을 형성하는데, 각각의 예가 도 1d에 도시되며, 각각은 수직 분리된 교차하는 워드 라인 및 비트 라인 간에 형성되고 각각의 자체 트랜지스터에 의해 액세스 된다.
셀 요소(50)를 다시 참조하면, 시드층(51)은 비트 라인(20)상에 형성되고 셀의 다음 형성된 층들의 고품질 형성을 촉진시킨다. 시드층은 대략 5 내지 100 옴스트롱의 두께로 형성되는 NiCr 또는 NiFe의 층일 수 있다. 단일 피닝된 층 또는 이 실시예에서처럼, 합성 강자성 피닝된 층은 시드층상에 형성된다. 이 합성층은 반강자성 피닝층(52), 제 2 강자성층(53), 결합층(54) 및 제 1 강자성층(55)을 포함한다. 반강자성층은 제 2 강자성층의 자화를 전방향적으로 피닝하고 제 1 강자성층은 제 1 층의 방향과 반평행 방향으로 자화된다. 제 1 및 제 2 강자성층들은 대략 5 내지 100 옴스트롱의 두께로 형성되어 정합되는 CoFe의 층들이 되어, 이 구성의 순자기 모멘트가 실질적으로 제로가 되게 한다. 결합층은 적절한 두께의 Rh, Ru, Cr 또는 Cu의 층으로 되어 자기 모멘트들 간에 강한 반평행 결합을 유지시킨다. 반강자성 피닝층(52)은 대략 10 내지 100 옴스트롱의 두께의 PtMn, NiMn, OsMn, IrMn, PtPdMn, PtCrMn, 또는 FeMn의 층일 수 있다.
터널링 배리어층(56)은 피닝된 층의 제 1 강자성층(55)상에 형성된다. 이 층은 산화된 Al 또는 산화된 Al-Hf 바이레이어와 같은 절연 재료층이고 대략 7 내지 15 옴스트롱의 두께로 형성된다. 강자성 자유층(57)은 장벽층상에 형성된다. 자유 층은 대략 5 내지 100 옴스트롱의 두께로 형성되는 CoFe 또는 NiFe의 층과 같은 강자성 재료의 단일층일 수 있거나, 반평행 방향들에서 자화되고 비자성의 스페이서 층에 의해 분리되는 제 1 및 제 2 강자성층들을 포함하지만 Rh, Ru, Cr 또는 Cu와 같은 도전성 재료를 포함하는 다층일 수 있는데, 이는 적절한 두께로 이루어져 2개의 강자성층들 간에 강한 반평행 결합을 유지시킨다. 셀의 형성 동안, 비트 라인에 수직 또는 평행한 강자성층들의 자기 이방성 방향을 설정하는 것이 유용하다. 캡핑층(58)은 자유층상에 형성되고 셀 요소(50)를 완성한다. 캡핑층은 대략 5 내지 100 옴스트롱의 두께로 형성되는 Ru 또는 Ta의 층 또는 Ru/Ta의 다층일 수 있다. 판독 워드 라인(59)은 셀 요소(50)의 캡핑층(58) 상에 형성된다. 절연 재료(15)의 층은 셀을 둘러싸고 기록 워드 라인(10)을 비트 라인(20)으로부터 분리시키고 판독 워드 라인(59)을 워드 라인(10)으로부터 분리시킨다. 비트 라인과 같은 기록 워드 라인(10)은 본 발명의 방법에 따라서 형성된 두께면에서 100nm 보다 작은 도전성 재료의 초박막층 이다. 판독 및 기록 워드 라인들 간의 분리는 가능한 작게 유지되어 셀 요소 자유층에서 기록 워드 라인 자계의 강도를 유지시킨다는 점에 또한 유의하라. 초박막 라인들의 두께 보다 크지 않은 분리가 바람직하다.
도 1b를 참조하면, 본 발명의 초박막 워드(10) 및 비트(20) 라인들을 사용하지만 판독 워드 라인(도 1a의 (59))이 없고 대신 기록 워드 라인(10)이 셀 요소(50)의 상부 표면과 접촉하여 형성된다는 점에서 도 1a의 설계와 상이한 MTJ MRAM 설계가 도시되어 있다. 셀 요소는 도 1a의 셀 요소와 동일함으로, 이에 대해선 상세히 도시하지 않았다. 이 구성에서, 셀의 논리 상태는 기록 워드 라인 및 비 트 라인만을 사용하여 결정된다.
도 1c를 참조하면, 도 1a의 셀 요소와 각각 동일한 다수의 셀 요소들(50)(2개가 도시)이 도 1b의 구성에서 공통 워드 라인(10) 및 개별적인 비트 라인(20)간에 형성되는 MRAM 셀들의 어레이를 개요적으로 도시한 것이다. 그 후, 워드 라인은 접속 도체(60)에 의해 단일 액세싱 트랜지스터(도시되지 않음)에 접속된다. 간결성을 위하여 단지 2개만이 도시되고 이들 둘 다는 (50)으로 표시되며, 각 셀은 분리된 비트 라인(20)과 접촉하여 형성되고, 이 라인은 도면의 평면 밖으로 지향된다. 이 구성에서 시드층(51)인 셀 요소의 상부 표면은 비트 라인(20)의 하부 표면과 접촉하고, 캡핑층(58)인 셀 요소의 하부 표면은 워드 라인(10)의 상부 표면과 접촉한다. 도 1a에서 (59)로 표시된 바와 같은 분리층(58)이 존재하지 않는다. 워드 라인(10) 및 비트 라인들(20)은 도 2a-d와 관련하여 후술될 본 발명의 방법에 따라서 형성된다. 이 구성에서, 공통 워드 라인과 접촉하는 모든 셀들은 단일 트랜지스터에 의해 액세스 된다. 이 어레이는 반전될 수 있음으로, 워드 라인은 비트 라인들 위에 놓이게 되며, 셀 요소는 반전된 층들을 가지고 액세싱 트랜지스터는 워드 라인 위에 놓이게 된다.
도 1d를 참조하면, 각각 도 1a의 구성인 2개의 MTJ MRAM 셀들의 어레이가 도시되어 있는데, 여기서 각 셀 요소(50)는 본 발명의 방법을 사용하여 형성된 교차하는 워드(10) 및 비트(20) 라인들 간에 배치되며, 동일한 비트 라인(20)은 각 셀에 공통되지만 각 워드 라인은 개별적인 셀 요소 위에 있게 된다. 전극(59)은 캡핑층(58) 상의 각 셀의 상부 표면과 접촉하여 형성되고 워드 라인으로부터 절연되고 (15), 각 전극은 접속 라인(60)에 의해 액세싱 트랜지스터(도시되지 않음)에 접속된다. 이 어레이 구성에서, 각 셀을 위한 하나의 트랜지스터가 존재한다. 전체 구성은 반전되어 비트 라인이 셀 위에 수직으로 배치되도록 하고 셀층 구조가 도 1a에 도시된 바에 대해서 반전되도록 한다는 점에 유의하라.
지금부터 도 2a-e를 참조하면, 본 발명의 비트 또는 워드 라인들을 제조시에 수반되는 여러 단계들이 개요적으로 도시되어 있다. 라인들의 초박막성은 보다 작은 전류를 적절한 스위칭 필드에 제공하기 위한 본 발명의 목적을 성취할 뿐만 아니라 적은 이온빔 에치(IBE) 트리밍 및 CMP 폴리싱이 요구되기 때문에 종래의 두꺼운 라인들 보다 손쉬운 방식으로 제조될 수 있다.
우선 도 2a를 참조하면, 본 발명의 초박막 워드 또는 비트 라인들을 형성하는데 필요로 되는 공정 단계들 중 제 1 단계가 도시된다. 먼저, 얇은 도전층(100)이 실질적으로 평활한 상부 표면을 갖는 기판(90)에 걸쳐 침착되는데, 이 도전층은 스퍼터링(sputtering), 이온빔 침착(IBD) 또는 화학적 증기 침착(CVD)의 공정에 의해 워드 또는 비트 라인의 소망 최종 두께로 침착된다. 이 기판은 상부 표면들이 유전체층의 상부 표면과 공통-평활하게 되는 MTJ MRAM 셀 요소들을 포함하는 유전체층일 수 있다는 점에 유의하라. 대안적으로, 이 기판은 도 1a에서 (59)와 같은 도전 전극에 걸쳐서 형성되는 유전체층일 수 있다. 여기서, 이 기판은 상세하게 도시되지 않는다. 그 후, 포토레지스트층(200)은 도전층상에 형성된다.
도 2b를 참조하면, 종래 기술에 잘 알려진 바와 같은 포토리소그래픽 공정(photolithographic process)에 의해 현재 패터닝된 포토레지스트층(210)이 도시 된다. 이 패터닝은 형성될 라인 폭 및 적절한 라인 방향으로 신장되는 스트립(또는 하나 이상의 라인이 형성되는 경우 다수의 스트립들)을 발생시킨다.
도 2c를 참조하면, 이온 빔 에치(IBE) 또는 반응성 이온 에치(RIE)를 위한 마스크로서 사용되어 도전층의 주변 부분들을 제거하여 포토레지스트 패턴 아래에 소망 워드/비트 라인(150)을 남겨두는 패터닝된 포토레지스트(210)가 도시된다. 그 후, 포토레지스트는 제거되어(도시되지 않음) 기판(90)에 걸쳐서 적절하게 배열되는 워드/비트 라인들(150) 만을 남긴다.
도 2d를 참조하면, 도 2c의 포메이션이 도시되는데, 여기서 절연 리필층(250)은 막 형성된 워드/비트 라인들 간에 그리고 이외 다른 것들(도시되지 않음) 간의 공간들을 채우도록 침착된다. 이 형태에서, MTJ 셀들은 워드/비트 라인들에 걸쳐서 형성될 수 있거나, 직교 세트의 워드 라인들은 이들이 비트 라인들인 경우 이들 라인들에 걸쳐서 형성될 수 있다. 막 형성된 라인들(150)이 비트 라인들(도면에서 평면과 직교하여 진행)이면, 이들 위에 걸쳐서 형성된 직교 라인들은 워들 라인들(도면에서 평면 내에서 진행)이 될 것이다.
마지막으로 도 2e를 참조하면, 도 2a-d에 따라서 형성된 초박막 워드 라인(150)이 셀의 상부 표면상에 위치되도록 단지 예로서 MTJ MRAM 셀(50)을 포함하는 기판(90)이 도시되어 있다. 다른 초박막 교차하는 워드/비트 라인 구성들이 셀 요소들의 위치에서 어떻게 형성되는지가 당업자에게 명백하다.
간결성 및 재생성을 위하여, 비트 또는 워드 라인들(150)의 표면들은 화학적 기계적 폴리싱(CMP)에 의해 두께면에서 평탄화되거나 감소되지 않도록 할 필요가 있다. 이와 같은 폴리싱은 라인들에서 바람직하지 않은 두께 변화들을 초래하며, 이 변화들이 그 후 MTJ 셀 내의 라인들 및 자유층 간에서 충분히 작고 균일한 거리를 유지시키는데 악영향을 미친다. CMP 랩핑 공정을 제어하여 정확한 중지 포인트를 얻는 곤란성으로 인해 두께 변화가 초래된다. 이로 인해, CMP가 배제되기 때문에, 비트 라인들은 두껍게 만들 수 없으며, 이 때문에 높은 비평활 상부 표면을 생성시키는 두꺼운 침착을 피할 수 없게 되는데, 이것은 CMP를 행하지 않으면, 부정확한 포토레지스트 패터닝, 불량한 라인 지속성 및 전자이동을 포함한 문제들의 원인이 된다. 따라서, 본 발명의 얇은 침착은 유용하지 않는 CMP 공정 요건을 제거함과 동시에 필요로 되는 증가되는 자계들을 제공한다.
당업자가 이해하는 바와 같이, 본 발명의 바람직한 실시예는 본 발명을 제한하는 것이 아니라 본 발명을 예시한 것이다. 방법들, 공정들, 재료들, 구조들 및 치수들에 대한 개정들 및 수정들을 행할 수 있으며, 이를 통해서 초박막 비트 라인 및 초박막 워드 라인 간에 셀 요소를 포함하는 MTJ MRAM 셀을 형성하고 제공하면서, 첨부한 청구범위에 의해 규정된 바와 같은 본 발명에 따라서 MRAM 셀을 형성하고 제공한다.
도 1a는 본 발명의 초박막 워드 및 비트 라인들 간에 형성된 셀 요소를 갖는 MTJ MRAM 셀의 개요적인 수직 단면도.
도 1b는 도 1a의 구성에 대한 대안적인 구성에서 본 발명의 MTJ MRAM 셀을 개요적으로 도시한 수직 단면도.
도 1c는 초박막 워드 및 비트 라인들 간에 형성된 MTJ MRAM 셀들의 어레이(2개가 도시됨)의 개요도.
도 1d는 도 1a의 유형의 2개의 셀들의 어레이를 개요적으로 도시한 도면.
도 2a-e는 워드 및 비트 라인들의 두께가 포메이션을 보다 간단하게 하는 방법을 나타내는 초박막 워드 또는 비트 라인의 형성을 더욱 상세하게 설명한 도면.
*도면의 주요 부분에 대한 부호의 설명*
10: 초박막 워드 라인
20: 초박막 비트 라인
50: MTJ 셀 요소
59: 도전 전극
60: 접속 라인

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 초박막 워드 및 비트 라인들의 교차부 간에 MTJ MRAM 셀(magnetic tunnel junction magnetic random access memory cell)을 형성하는 방법에 있어서:
    평활한 상부 표면을 갖는 기판을 제공하는 단계;
    제 1 방향으로 연장되고 300 내지 500nm의 폭과 100nm보다 작은 두께를 갖는, 전기 도전 재료의 수평 초박막 비트 라인을 상기 기판상에 형성하는 단계로서, 상기 수평 초박막 비트 라인 형성 단계는:
    상기 기판상에 전기 도전 재료의 제 1 층을 형성하는 단계로서, 상기 전기 도전 재료의 제 1 층은 100nm보다 작은 두께를 갖는, 상기 전기 도전 재료의 제 1 층 형성 단계와;
    상기 전기 도전 재료의 제 1 층상에 포토레지스트층을 형성하는 단계와;
    300 내지 500nm의 폭의 스트립을 남겨두도록 상기 포토레지스트층을 패터닝하는 단계와;
    상기 스트립 주변의 상기 전기 도전 재료의 제 1 층의 부분들을 제거 하기 위하여 에치 마스크(etch mask)로서 상기 스트립을 사용하는 단계와;
    상기 제거된 전기 도전 재료의 제 1 층의 부분들을 리필하기 위하여 절연 재료층을 침착시키는 단계와;
    상기 포토레지스트 스트립을 제거하여 비트 라인 및 둘러싸는 절연층을 남겨두는 단계로서, 상기 비트 라인 및 둘러싸는 절연층은 공통 및 평활한 상부 표면을 갖는, 상기 비트 라인 및 둘러싸는 절연층을 남겨두는 단계를 더 포함하는, 상기 수평 초박막 비트 라인 형성 단계;
    상기 비트 라인의 평활한 상부 표면상에 다층화된 자기 터널 접합(MTJ) 셀 요소를 형성하는 단계로서, 상기 MTJ 셀 요소의 하부 표면은 상기 비트 라인과 전기 접촉하는, 상기 다층화된 자기 터널 접합(MTJ) 셀 요소 형성 단계; 및
    상기 MTJ 셀 요소를 둘러싸는 절연층을 형성하는 단계로서, 상기 절연층의 상부 표면은 상기 MTJ 셀 요소의 상부 표면 및 상기 평활한 기판 표면과 공통 평면이 되는, 상기 절연층 형성 단계를 포함하는, MTJ MRAM 셀 형성 방법.
  14. 제 13 항에 있어서,
    상기 MTJ 셀 요소의 상기 상부 표면과 접촉하는 초박막 워드 라인을 형성하는 단계로서, 상기 워드 라인은 상기 평활한 기판 표면과 평행한 평면에 형성되고 상기 비트 라인과 직교하는 방향으로 연장되는, 상기 초박막 워드 라인 형성 단계를 더 포함하고, 상기 초박막 워드 라인 형성 단계는:
    상기 절연층의 상기 상부 표면상에 전기 도전 재료의 제 2 층을 형성하는 단계로서, 상기 전기 도전 재료의 제 2 층은 상기 MTJ 셀 요소의 상부 표면과 접촉하고 100nm보다 작은 두께를 갖는, 상기 전기 도전 재료의 제 2 층 형성 단계;
    상기 전기 도전 재료의 제 2 층상에 포토레지스트층을 형성하는 단계;
    상기 비트 라인과 직교하는 방향으로 연장되는 300 내지 500nm의 폭의 스트립을 남겨두도록 상기 포토레지스트층을 패터닝하는 단계;
    상기 스트립 주변의 상기 전기 도전 재료의 제 2 층의 부분들을 제거하기 위하여 에치 마스크로서 상기 스트립을 사용하는 단계;
    상기 제거된 전기 도전 재료의 제 2 층의 부분들을 리필하기 위하여 절연 재료층을 침착시키는 단계; 및
    상기 포토레지스트 스트립을 제거하여 워드 라인과 둘러싸는 절연층을 남겨두는 단계로서, 상기 워드 라인과 둘러싸는 절연층은 공통 및 평활한 상부 표면을 갖는, 상기 워드 라인과 둘러싸는 절연층을 남겨두는 단계를 포함하는, MTJ MRAM 셀 형성 방법.
  15. 제 13 항에 있어서,
    상기 전기 도전 재료는 Cu, Au, Al, Ag, CuAg, Ta, Cr, NiCr, NiFeCr, Ru, Rh 또는 상기 재료들의 다수의 적층된 층들인, MTJ MRAM 셀 형성 방법.
  16. 제 14 항에 있어서,
    상기 전기 도전 재료는 Cu, Au, Al, Ag, CuAg, Ta, Cr, NiCr, NiFeCr, Ru, Rh 또는 상기 재료들의 다수의 적층된 층들인, MTJ MRAM 셀 형성 방법.
  17. 제 13 항에 있어서,
    상기 MTJ 셀 요소의 형성 단계는:
    상기 비트 라인 상에 시드층을 형성하는 단계;
    상기 시드층상에 반강자성 피닝층을 형성하는 단계;
    상기 반강자성 피닝층상에 합성 강자성 피닝층을 형성하는 단계로서, 상기 합성 강자성 피닝층은 제 1 결합층에 의해 분리되는 동일 및 대향되는 자기 모멘트들의 제 1 및 제 2 강자성층들을 포함하는, 상기 합성 강자성 피닝층 형성 단계;
    상기 합성 강자성 피닝층상에 터널링 장벽층을 형성하는 단계;
    상기 터널링 장벽층상에 강자성 자유층을 형성하는 단계; 및
    상기 강자성 자유층상에 캡핑층 형성하고 상기 비트 라인에 평행 또는 수직인 상기 강자성층들의 자기 이방성을 설정하는 단계를 포함하는, MTJ MRAM 셀 형성 방법.
  18. 초박막 워드 및 비트 라인들의 교차부 간에 MTJ MRAM 셀(magnetic tunnel junction magnetic random access memory cell)을 형성하는 방법에 있어서:
    평활한 상부 표면을 갖는 기판을 제공하는 단계로서, 상기 표면은 MTJ MRAM 셀의 상부 표면을 포함하는, 상기 기판 제공 단계;
    제 1 방향으로 연장되고 300 내지 500nm의 폭과 100nm보다 작은 두께를 갖는, 전기 도전 재료의 수평 초박막 비트 라인을 상기 기판 표면상에 형성하는 단계로서, 상기 수평 초박막 비트 라인 형성 단계는:
    상기 기판상에 전기 도전 재료의 제 1 층을 형성하는 단계로서, 상기 전기 도전 재료의 제 1 층은 상기 MTJ MRAM 셀의 상부 표면과 접촉하고 100nm 보다 작은 두께를 갖는, 상기 전기 도전 재료의 제 1 층 형성 단계와;
    상기 전기 도전 재료의 제 1 층상에 포토레지스트층을 형성하는 단계와;
    300 내지 500nm의 폭의 스트립을 남겨두도록 상기 포토레지스트층을 패터닝하는 단계와;
    상기 스트립 주변의 상기 전기 도전 재료의 제 1 층의 부분들을 제거 하기 위하여 에치 마스크로서 상기 스트립을 사용하는 단계와;
    상기 전기 도전 재료의 제 1 층의 나머지 부분을 노출시키기 위하여 상기 포토레지스트 스트립을 제거하는 단계로서, 상기 부분은 초박막 수평 비트 라인인, 상기 포토레지스트 스트립 제거 단계와;
    상기 수평 초박막 비트 라인 위에 절연 재료의 제 1 층을 형성하는 단계로서, 상기 절연 재료의 제 1 층은 상기 나머지 부분을 커버하고 평활한 상부 표면을 갖는, 상기 절연 재료의 제 1 층 형성 단계를 더 포함하는, 상기 수평 초박막 비트 라인 형성 단계;
    상기 수평 초박막 비트 라인의 평활한 상부 표면상에 다층화된 자기 터널 접합(MTJ) 셀 요소를 형성하는 단계로서, 상기 MTJ 셀 요소의 하부 표면은 상기 수평 초박막 비트 라인과 전기 접촉하는, 상기 다층화된 자기 터널 접합(MTJ) 셀 요소 형성 단계;
    상기 MTJ 셀 요소 상에 도전 전극을 형성하는 단계; 및
    상기 도전 전극 위에 평활한 제 2 절연층을 형성하는 단계를 포함하는, MTJ MRAM 셀 형성 방법.
  19. 제 18 항에 있어서,
    상기 제 2 절연층에 의해 상기 도전 전극으로부터 절연되게, 상기 도전 전극 위에 수직으로 전기 도전 재료의 수평 초박막 워드 라인을 형성하는 단계를 더 포함하고, 상기 워드 라인은 상기 수평 초박막 비트 라인에 직교하며, 상기 수평 초박막 워드 라인 형성 단계는:
    상기 제 2 절연층의 평활한 상부 표면상에 전기 도전 재료의 제 2 층을 형성하는 단계로서, 상기 전기 도전 재료의 제 2 층은 100nm보다 작은 두께를 갖는, 상기 전기 도전 재료의 제 2 층 형성 단계;
    상기 전기 도전 재료의 제 2 층상에 포토레지스트층을 형성하는 단계;
    상기 MTJ MRAM 셀의 상부 표면 위에 수직으로 상기 수평 초박막 비트 라인과 직교하여 300 내지 500nm의 폭의 스트립을 남겨두도록 상기 포토레지스트층을 패터닝하는 단계;
    상기 스트립 주변의 상기 전기 도전 재료의 제 2 층의 부분들을 제거하기 위하여 에치 마스크로서 상기 스트립을 사용하는 단계; 및
    상기 전기 도전 재료의 제 2 층의 나머지 부분을 노출시키기 위하여 상기 포토레지스트 스트립을 제거하는 단계로서, 상기 부분은 상기 수평 초박막 비트 라인으로부터 절연되는 수평 초박막 워드 라인이 되는, 상기 포토레지스트 스트립 제거 단계를 포함하는, MTJ MRAM 셀 형성 방법.
  20. 제 18 항에 있어서,
    상기 전기 도전 재료는 Cu, Au, Al, Ag, CuAg, Ta, Cr, NiCr, NiFeCr, Ru, Rh 또는 상기 재료들의 다수의 적층된 층들인, MTJ MRAM 셀 형성 방법.
  21. 제 19 항에 있어서,
    상기 전기 도전 재료는 Cu, Au, Al, Ag, CuAg, Ta, Cr, NiCr, NiFeCr, Ru, Rh 또는 상기 재료들의 다수의 적층된 층들인, MTJ MRAM 셀 형성 방법.
  22. 제 18 항에 있어서,
    상기 MTJ 셀 요소의 형성 단계는:
    상기 수평 초박막 비트 라인 상에 시드층을 형성하는 단계;
    상기 시드층상에 반강자성 피닝층을 형성하는 단계;
    상기 반강자성 피닝층상에 합성 강자성 피닝층을 형성하는 단계로서, 상기 합성 강자성 피닝층은 제 1 결합층에 의해 분리되는 동일 및 대향되는 자기 모멘트들의 제 1 및 제 2 강자성층들을 포함하는, 상기 합성 강자성 피닝층 형성 단계;
    상기 합성 강자성 피닝층상에 터널링 장벽층을 형성하는 단계;
    상기 터널링 장벽층상에 강자성 자유층을 형성하는 단계; 및
    상기 강자성 자유층상에 캡핑층 형성하고 상기 수평 초박막 비트 라인에 평행 또는 수직인 상기 강자성층들의 자기 이방성을 설정하는 단계를 포함하는, MTJ MRAM 셀 형성 방법.
KR1020090007547A 2004-07-16 2009-01-30 Ｍｔｊ ｍｒａｍ 셀, ｍｔｊ ｍｒａｍ 셀들의 어레이, 및 ｍｔｊ ｍｒａｍ 셀을 형성하는 방법 KR100948009B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/892,668 US7067330B2 (en) 2004-07-16 2004-07-16 Magnetic random access memory array with thin conduction electrical read and write lines
US10/892,668 2004-07-16

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020050064316A Division KR20060053836A (ko) 2004-07-16 2005-07-15 얇은 전도성 판독 및 기록 라인들을 지닌 자기 랜덤 액세스메모리 어레이

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020090082553A Division KR100975803B1 (ko) 2004-07-16 2009-09-02 Ｍｔｊ ｍｒａｍ 셀, ｍｔｊ ｍｒａｍ 셀들의 어레이, 및 ｍｔｊ ｍｒａｍ 셀을 형성하는 방법

Publications (2)

Publication Number Publication Date
KR20090028591A KR20090028591A (ko) 2009-03-18
KR100948009B1 true KR100948009B1 (ko) 2010-03-18

Family

ID=35124479

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020050064316A KR20060053836A (ko) 2004-07-16 2005-07-15 얇은 전도성 판독 및 기록 라인들을 지닌 자기 랜덤 액세스메모리 어레이
KR1020090007547A KR100948009B1 (ko) 2004-07-16 2009-01-30 Ｍｔｊ ｍｒａｍ 셀, ｍｔｊ ｍｒａｍ 셀들의 어레이, 및 ｍｔｊ ｍｒａｍ 셀을 형성하는 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020050064316A KR20060053836A (ko) 2004-07-16 2005-07-15 얇은 전도성 판독 및 기록 라인들을 지닌 자기 랜덤 액세스메모리 어레이

Country Status (7)

Country Link
US (3) US7067330B2 (ko)
EP (1) EP1619689B1 (ko)
JP (1) JP2006032973A (ko)
KR (2) KR20060053836A (ko)
AT (1) ATE421757T1 (ko)
DE (1) DE602005012463D1 (ko)
TW (1) TWI302705B (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363527A (ja) * 2003-04-11 2004-12-24 Toshiba Corp 磁気記憶装置、データ複写装置、データ複写システム、データ複写プログラム、及びデータ複写方法
US7067330B2 (en) * 2004-07-16 2006-06-27 Headway Technologies, Inc. Magnetic random access memory array with thin conduction electrical read and write lines
US20060128038A1 (en) * 2004-12-06 2006-06-15 Mahendra Pakala Method and system for providing a highly textured magnetoresistance element and magnetic memory
US7760474B1 (en) 2006-07-14 2010-07-20 Grandis, Inc. Magnetic element utilizing free layer engineering
US7663848B1 (en) 2006-07-14 2010-02-16 Grandis, Inc. Magnetic memories utilizing a magnetic element having an engineered free layer
US20090095985A1 (en) * 2007-10-10 2009-04-16 Samsung Electronics Co., Ltd. Multi-layer electrode, cross point memory array and method of manufacturing the same
DE102007049786A1 (de) * 2007-10-17 2009-04-23 Qimonda Ag Integrierte Schaltung, Speicherzellenarray, Speicherzelle, Verfahren zum Betreiben einer integrierten Schaltung, sowie Verfahren zum Herstellen einer integrierten Schaltung
US20090102015A1 (en) * 2007-10-17 2009-04-23 Ulrich Klostermann Integrated Circuit, Memory Cell Array, Memory Cell, Memory Module, Method of Operating an Integrated Circuit, and Method of Manufacturing an Integrated Circuit
US8659852B2 (en) 2008-04-21 2014-02-25 Seagate Technology Llc Write-once magentic junction memory array
US7852663B2 (en) * 2008-05-23 2010-12-14 Seagate Technology Llc Nonvolatile programmable logic gates and adders
US7855911B2 (en) * 2008-05-23 2010-12-21 Seagate Technology Llc Reconfigurable magnetic logic device using spin torque
US7881098B2 (en) * 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
US7985994B2 (en) * 2008-09-29 2011-07-26 Seagate Technology Llc Flux-closed STRAM with electronically reflective insulative spacer
US8169810B2 (en) 2008-10-08 2012-05-01 Seagate Technology Llc Magnetic memory with asymmetric energy barrier
US7880209B2 (en) * 2008-10-09 2011-02-01 Seagate Technology Llc MRAM cells including coupled free ferromagnetic layers for stabilization
US8089132B2 (en) * 2008-10-09 2012-01-03 Seagate Technology Llc Magnetic memory with phonon glass electron crystal material
US8039913B2 (en) * 2008-10-09 2011-10-18 Seagate Technology Llc Magnetic stack with laminated layer
US20100102405A1 (en) * 2008-10-27 2010-04-29 Seagate Technology Llc St-ram employing a spin filter
US8045366B2 (en) 2008-11-05 2011-10-25 Seagate Technology Llc STRAM with composite free magnetic element
US8043732B2 (en) 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier
US7826181B2 (en) * 2008-11-12 2010-11-02 Seagate Technology Llc Magnetic memory with porous non-conductive current confinement layer
US8289756B2 (en) 2008-11-25 2012-10-16 Seagate Technology Llc Non volatile memory including stabilizing structures
US7826259B2 (en) * 2009-01-29 2010-11-02 Seagate Technology Llc Staggered STRAM cell
US7999338B2 (en) 2009-07-13 2011-08-16 Seagate Technology Llc Magnetic stack having reference layers with orthogonal magnetization orientation directions
US20140003118A1 (en) 2012-07-02 2014-01-02 International Business Machines Corporation Magnetic tunnel junction self-alignment in magnetic domain wall shift register memory devices
KR102465539B1 (ko) 2015-09-18 2022-11-11 삼성전자주식회사 자기 터널 접합 구조체를 포함하는 반도체 소자 및 그의 형성 방법
JP2017139399A (ja) * 2016-02-05 2017-08-10 Tdk株式会社 磁気メモリ
JP6297104B2 (ja) 2016-08-04 2018-03-20 株式会社東芝 磁気記憶装置及びその製造方法
JP6271655B1 (ja) * 2016-08-05 2018-01-31 株式会社東芝 不揮発性メモリ
US10693059B2 (en) * 2018-02-20 2020-06-23 International Business Machines Corporation MTJ stack etch using IBE to achieve vertical profile
US10944050B2 (en) * 2018-05-08 2021-03-09 Applied Materials, Inc. Magnetic tunnel junction structures and methods of manufacture thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030199104A1 (en) 2002-04-18 2003-10-23 Infineon Technologies North America Corp. Material combinations for tunnel junction cap layer, tunnel junction hard mask and tunnel junction stack seed layer in MRAM processing
US20030203510A1 (en) 2002-04-30 2003-10-30 Max Hineman Protective layers for MRAM devices
US20030206461A1 (en) * 2000-11-10 2003-11-06 Martin Freitag Magnetoresistive memory (MRAM)
US20040095804A1 (en) * 2002-11-14 2004-05-20 Renesas Technology Corp. Thin film magnetic memory device provided with magnetic tunnel junctions

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650958A (en) * 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
JPH1196519A (ja) * 1997-09-17 1999-04-09 Alps Electric Co Ltd スピンバルブ型薄膜素子およびその製造方法
JP4095200B2 (ja) * 1998-05-19 2008-06-04 キヤノン株式会社 巨大磁気抵抗効果を利用したメモリ素子
JP3589346B2 (ja) * 1999-06-17 2004-11-17 松下電器産業株式会社 磁気抵抗効果素子および磁気抵抗効果記憶素子
US6166948A (en) * 1999-09-03 2000-12-26 International Business Machines Corporation Magnetic memory array with magnetic tunnel junction memory cells having flux-closed free layers
US6233172B1 (en) * 1999-12-17 2001-05-15 Motorola, Inc. Magnetic element with dual magnetic states and fabrication method thereof
JP3593652B2 (ja) * 2000-03-03 2004-11-24 富士通株式会社 磁気ランダムアクセスメモリ装置
US6211090B1 (en) * 2000-03-21 2001-04-03 Motorola, Inc. Method of fabricating flux concentrating layer for use with magnetoresistive random access memories
JP2002217382A (ja) * 2001-01-18 2002-08-02 Sharp Corp 磁気メモリおよび磁気メモリの製造方法
US6611455B2 (en) * 2001-04-20 2003-08-26 Canon Kabushiki Kaisha Magnetic memory
JP2003289133A (ja) * 2002-03-28 2003-10-10 Sony Corp 磁気メモリ素子、そのメモリ素子を含む集積回路または磁気メモリ装置、その集積回路または磁気メモリ装置を組み込んだ電子機器
JP3993522B2 (ja) * 2002-03-29 2007-10-17 株式会社東芝 磁気記憶装置の製造方法
US6788605B2 (en) * 2002-07-15 2004-09-07 Hewlett-Packard Development Company, L.P. Shared volatile and non-volatile memory
JP4178867B2 (ja) * 2002-08-02 2008-11-12 ソニー株式会社 磁気抵抗効果素子及び磁気メモリ装置
JP2004071897A (ja) * 2002-08-07 2004-03-04 Sony Corp 磁気抵抗効果素子及び磁気メモリ装置
JP3863484B2 (ja) * 2002-11-22 2006-12-27 株式会社東芝 磁気抵抗効果素子および磁気メモリ
JP4664573B2 (ja) * 2002-11-28 2011-04-06 ルネサスエレクトロニクス株式会社 磁気半導体記憶装置
JP2004200459A (ja) * 2002-12-19 2004-07-15 Matsushita Electric Ind Co Ltd トンネル磁気抵抗効果素子、磁気ヘッド、磁気記録装置、磁気メモリー
AU2003296063A1 (en) * 2002-12-25 2004-07-22 Matsushita Electric Industrial Co., Ltd. Magnetic switching device and magnetic memory
JP2004279183A (ja) * 2003-03-14 2004-10-07 Seiko Epson Corp 測位装置、移動端末、測位方法、測位機能を発揮させるプログラム及び、測位機能を発揮させるプログラムを記録した情報記録媒体
US6898132B2 (en) * 2003-06-10 2005-05-24 International Business Machines Corporation System and method for writing to a magnetic shift register
US6834005B1 (en) * 2003-06-10 2004-12-21 International Business Machines Corporation Shiftable magnetic shift register and method of using the same
US6920062B2 (en) * 2003-10-14 2005-07-19 International Business Machines Corporation System and method for reading data stored on a magnetic shift register
US7067330B2 (en) * 2004-07-16 2006-06-27 Headway Technologies, Inc. Magnetic random access memory array with thin conduction electrical read and write lines
US7132707B2 (en) 2004-08-03 2006-11-07 Headway Technologies, Inc. Magnetic random access memory array with proximate read and write lines cladded with magnetic material

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030206461A1 (en) * 2000-11-10 2003-11-06 Martin Freitag Magnetoresistive memory (MRAM)
US20030199104A1 (en) 2002-04-18 2003-10-23 Infineon Technologies North America Corp. Material combinations for tunnel junction cap layer, tunnel junction hard mask and tunnel junction stack seed layer in MRAM processing
US20030203510A1 (en) 2002-04-30 2003-10-30 Max Hineman Protective layers for MRAM devices
US20040095804A1 (en) * 2002-11-14 2004-05-20 Renesas Technology Corp. Thin film magnetic memory device provided with magnetic tunnel junctions

Also Published As

Publication number Publication date
US7394122B2 (en) 2008-07-01
ATE421757T1 (de) 2009-02-15
KR20090028591A (ko) 2009-03-18
US7067330B2 (en) 2006-06-27
US7394123B2 (en) 2008-07-01
TWI302705B (en) 2008-11-01
DE602005012463D1 (de) 2009-03-12
US20060211155A1 (en) 2006-09-21
TW200614233A (en) 2006-05-01
US20060014306A1 (en) 2006-01-19
JP2006032973A (ja) 2006-02-02
EP1619689B1 (en) 2009-01-21
EP1619689A1 (en) 2006-01-25
KR20060053836A (ko) 2006-05-22
US20060014346A1 (en) 2006-01-19

Similar Documents

Publication Publication Date Title
KR100948009B1 (ko) Ｍｔｊ ｍｒａｍ 셀, ｍｔｊ ｍｒａｍ 셀들의 어레이, 및 ｍｔｊ ｍｒａｍ 셀을 형성하는 방법
KR100893852B1 (ko) 자기 메모리 셀
KR100741303B1 (ko) 결합된 인접 연자성 층을 갖는 자기 랜덤 액세스 메모리어레이
EP1248273B1 (en) Cladded read conductor for a tunnel junction memory cell
KR100752068B1 (ko) 패턴화 및 안정화된 자성 차폐부를 가지는 자기 임의 접근 메모리 설계
US5966323A (en) Low switching field magnetoresistive tunneling junction for high density arrays
US6885049B2 (en) Spin dependent tunneling junctions including ferromagnetic layers having flattened peaks
US7227773B1 (en) Magnetic element utilizing spin-transfer and half-metals and an MRAM device using the magnetic element
JP4226295B2 (ja) 磁気的に軟らかい基準層を有する磁気抵抗素子
EP1248265A2 (en) Magnetic memory cell
US20050167657A1 (en) Multi-bit magnetic memory cells
JP4128418B2 (ja) 導体を埋め込まれた磁気的に軟らかい基準層を含む磁気抵抗素子
US7067863B2 (en) Magnetic memory with self-aligned magnetic keeper structure
US8097870B2 (en) Memory cell with alignment structure
US6791872B2 (en) Method and article for concentrating fields at sense layers
US7132707B2 (en) Magnetic random access memory array with proximate read and write lines cladded with magnetic material
JP2004006844A (ja) 磁界シンク層を有する磁気抵抗記憶素子
US20070253243A1 (en) Memory array having memory cells formed from metallic material
JP2004273918A (ja) 磁気ランダムアクセスメモリおよびその製造方法
KR100975803B1 (ko) Ｍｔｊ ｍｒａｍ 셀, ｍｔｊ ｍｒａｍ 셀들의 어레이, 및 ｍｔｊ ｍｒａｍ 셀을 형성하는 방법
US6839271B1 (en) Magnetic memory device

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130311

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee