JP2011159949A - 半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法 - Google Patents

半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法 Download PDF

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Abstract

【課題】積層チップパッケージの電気的な接続に関する信頼性を高める。
【解決手段】半導体基板はスクライブラインに沿って複数の溝部が形成されている。半導体基板は、複数の溝部のいずれか少なくとも一つに接する単位領域と、その単位領域内に一部が配置されている配線電極とを有している。そして、複数の溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成されている口広構造を有している。半導体基板は、幅広部が入り口の長さ方向全体に形成されていてもよい。
【選択図】図３

Description

本発明は、積層された複数のチップを含む積層チップパッケージを製造するための半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法に関する。
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
近年、高集積化された電子部品としてシステム・イン・パッケージ（System in Package、以下「ＳＩＰ」という）が注目されている。ＳＩＰは、ＬＳＩを重ね合わせ１つのパッケージに実装したデバイスであり、近年、複数のチップを積層する３次元実装技術を用いたＳＩＰが注目されている。そのようなＳＩＰとして、積層された複数のチップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
積層チップパッケージを製造するための３次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数のチップを基板上に積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれのチップに複数の貫通電極を形成し、その貫通電極によって各チップ間の配線を行う方式である。
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
積層チップパッケージの製造方法として、従来、例えば特許文献１や、特許文献２が知られている。特許文献１には、次のような製造方法が記載されている。この製造方法では、まず、ウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込む。その後、各チップに接続される複数のリードを形成してNeo-Waferと呼ばれる構造物を作成する。次に、Neo-Waferを切断して、チップとその周囲を囲む樹脂と、複数のリードとを含むNeo-chipと呼ばれる複数の構造体を作成する。このとき、チップに接続された複数のリードの端面はNeo-chipの側面に露出している。そして、複数種類のNeo-chipを積層して積層体を作成する。この積層体では、各層のチップに接続された複数のリードの端面は積層体の同じ側面に露出している。
また、非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造してその積層体の２つの側面に配線を形成することが記載されている。
一方、特許文献２には、フレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書
Keith D. Gann, "Neo-StackingTechnology", HDI Magazine, 1999 年12月
ところで、積層チップパッケージは、次のような手順で製造される。まず、ウェハプロセスを施すことにより、複数のデバイスが作り込まれたウェハ（デバイスウェハ）を作成する。そして、デバイスウェハにスクライブラインに沿った溝部を複数形成する。さらに、その溝部にエポキシ樹脂、ポリイミド樹脂といった樹脂を埋め込むことによって絶縁層を形成し、それによって溝付きデバイスウェハを作成する。このような溝付きデバイスウェハを絶縁性の接着材で張り合わせて積層デバイスウェハを作成する。この積層デバイスウェハを溝部に沿って切断することによって積層チップパッケージを製造する。
一方、積層チップパッケージは、複数のデバイスプレートが重なっている。積層デバイスウェハを溝部に沿って切断すると、溝付きデバイスウェハも溝部に沿って切断される。溝付きデバイスウェハが溝部に沿って切断されたことによって形成される板状の部材がデバイスプレートである。
そして、積層チップパッケージを製造する際、前述したように、デバイスウェハにスクライブラインに沿った溝部を複数形成したあと、その溝部に樹脂を埋め込むことによって絶縁層が形成されている。
ところが、溝部に樹脂を埋め込む際、デバイスウェハの表面に液状の樹脂を塗布しており、その樹脂が溝部の内側にうまく入り込まないことがあった。特に溝部の深さを深くしたり幅を狭くしているときは、樹脂がほとんど入り込まないこともあった。
一方、デバイスウェハには複数のデバイスが作り込まれており、その各デバイスにつながる配線が、絶縁層が形成された後に形成されている。
ところが、各デバイスにつながる配線は溝部の上側にも形成されるため、溝部の中に樹脂で満たされていない部分（未充填部分、空隙ともいう）が現れると、溝付きデバイスウェハを積層した際、絶縁層の表面がくぼむなどして各デバイスにつながる配線が変形等するおそれがあった。そうすると、積層チップパッケージにおいて各デバイスプレート間の電気的な接続が不確実になるおそれがあり、積層チップパッケージの電気的な接続に関する信頼性を高めることができなかった。
本発明は、上記課題を解決するためになされたもので、積層チップパッケージの電気的な接続に関する信頼性を高めることができる構造を備えた半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法を提供することを目的とする。
上記課題を解決するため、本発明は、スクライブラインに沿って複数の溝部が形成されている半導体基板であって、複数の溝部のいずれか少なくとも一つに接する単位領域と、その単位領域内に一部が配置されている配線電極とを有し、複数の溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有する半導体基板を特徴とする。
上記半導体基板は、各溝部が口広構造を有しているため、各溝部の内側に樹脂が入り込みやすくなり、各溝部の内側に未充填部分が生じにくくなる。
また、上記半導体基板では、複数の溝部は、幅広部が入り口の長さ方向全体に形成されていることが好ましい。
幅広部が入り口の長さ方向全体に形成されていることにより、複数の溝部の長さ方向全体について、内側に樹脂が入り込みやすくなり、未充填部分が生じにくくなる。
さらに、上記半導体基板では、複数の溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、その絶縁層は、溝下部の内側に形成されている下部絶縁層と、幅広部の内側に形成されている上部絶縁層とが重なった２層構造を有し、かつ下部絶縁層が上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されていることが好ましい。
この半導体基板では、樹脂が相対的に入り込みにくい溝下部の内側に低粘性樹脂を用いた下部絶縁層が形成されていることで、溝部の内側にいっそう未充填部分が生じにくくなっている。
また、上記半導体基板では、単位領域は、半導体装置を有するデバイス領域として形成され、デバイス領域を覆うように形成され、半導体基板の表層を構成している表面絶縁層を更に有し、その表面絶縁層は、上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されていることが好ましい。
このような半導体基板は、上部絶縁層と表面絶縁層とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。
さらに、配線電極は、単位領域から溝部の内側に延出された延出端子部を有するようにすることができる。
さらにまた、配線電極は、デバイス領域から溝部の内側に延出された延出端子部を有し、かつ表面絶縁層の表面よりも上に浮かび上がった凸状に形成されているようにすることもできる。
さらに、配線電極は、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面と交差している交差側面と、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面に沿った天端面と、表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有するようにすることもできる。
そして、上記半導体基板において、半導体装置と接続されている接続パッドと、接続パッドの形成位置に接続用ホールが形成され、かつ表面絶縁層の下側に配置されて、デバイス領域を覆うように形成されている保護絶縁層とを更に有し、配線電極は、表面絶縁層の表面よりも外側から接続パッドに至るまでの拡張高を備えた電極パッドを有することが好ましい。
そして、本発明は、第１の半導体装置が形成されている第１の半導体プレートおよび第２の半導体装置が形成されている第２の半導体プレートを含む複数の半導体プレートが積層されている積層チップパッケージであって、第１の半導体プレートおよび第２の半導体プレートは、側面全体がそれぞれ第１の絶縁層および第２の絶縁層で覆われ、その第１の絶縁層および第２の絶縁層は、それぞれ下部絶縁層の上に上部絶縁層が重なった２層構造を有し、第２の半導体プレートは、第１の半導体プレートの下側に積層されている積層チップパッケージを提供する。
また、この積層チップパッケージでは、下部絶縁層と上部絶縁層とはともに樹脂を用いて形成され、かつ下部絶縁層が上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されているようにすることができる。
また、上部絶縁層は、下部絶縁層よりも大きい奥行きを有しているようにすることができる。
さらに、第１の半導体プレートは第１の半導体装置を覆うように形成され積層チップパッケージの表層を構成している第１の表面絶縁層を更に有し、その第１の表面絶縁層は、上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されているようにすることができる。
また、第１の半導体装置に接続され、かつ第１の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第１の配線電極を更に有するようにすることができる。
そして、本発明は、半導体装置が形成されている半導体プレートであって、側面全体が絶縁層で覆われ、その絶縁層は、下部絶縁層の上に上部絶縁層が重なった２層構造を有する半導体プレートを提供する。
上記半導体プレートにおいて、下部絶縁層と上部絶縁層とはともに樹脂を用いて形成され、かつ下部絶縁層が上部絶縁層よりも粘度の低い低粘性樹脂を用いて形成されていることが好ましい。
また、上部絶縁層は、下部絶縁層よりも大きい奥行きを有しているようにすることができる。
さらに、半導体装置を覆うように形成され、半導体プレートの表層を構成している表面絶縁層を更に有し、その表面絶縁層は、上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されているようにすることができる。
そして、本発明は、半導体装置が形成されている処理前基板について、スクライブラインに沿って第１の幅および第１の深さを備えた第１の溝部を複数形成する第１の溝部形成工程と、複数の第１の溝部の入り口に第１の幅よりも幅の広い第２の幅を有し、かつ第１の深さよりも浅い第２の深さを備えた第２の溝部を形成する第２の溝部形成工程と、第１の溝部および第２の溝部が形成されている側の表面に樹脂を塗布して第１の溝部および第２の溝部の内側に絶縁層を形成する絶縁層形成工程と、半導体装置に接続される配線電極を絶縁層よりも後に形成する配線電極形成工程とを有する半導体基板の製造方法を提供する。
この製造方法では、絶縁層形成工程において、樹脂を塗布するのに先立って、その樹脂よりも粘度の低い低粘性樹脂を表面に塗布して第１の溝部の内側に下部絶縁層を形成することが好ましい。
絶縁層形成工程において、第１の溝部および第２の溝部が形成されている側の表面に樹脂によって表面絶縁層を形成し、配線電極形成工程において、配線電極を表面絶縁層の表面よりも上に浮かび上がった凸状に形成することが好ましい。
また、配線電極形成工程において、複数の第１の溝部のいずれか少なくとも一つに接するデバイス領域から第１の溝部に延出された延出端子部を表面絶縁層の表面よりも上に浮かび上がった凸状に形成することが好ましい。
さらに本発明は、上記製造方法によって製造された半導体基板を少なくとも２枚積層して積層デバイスウェハを形成し、その積層デバイスウェハを第１の溝部に沿って切断したときの切断面に、下部絶縁層を含む２層構造の絶縁層の断面と、各半導体基板に形成されている配線電極の端面とを出現させてデバイスブロックを製造し、各配線電極の端面を接続する接続電極をデバイスブロックの切断面に形成する積層チップパッケージの製造方法を提供する。
また、デバイスブロックを製造するときに、配線電極の端面を表面絶縁層の表面よりも外側に突出している突出端面として出現させることが好ましい。
以上詳述したように、本発明によれば、積層チップパッケージの電気的な接続に関する信頼性を高めることができる構造を備えた半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法が得られる。
本発明の第１の実施の形態に係る半導体ウェハの全体を示す斜視図である。 半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。 図２の３−３線断面図である。 ２枚の半導体ウェハを用いた積層チップパッケージの、メモリセルを中心に示した断面図である。 図１の半導体ウェハの要部を示す一部省略した斜視図である。 図５の６−６線断面図である。 製造途中の半導体ウェハを示す図２と同様の平面図である。 図７の後続の半導体ウェハを示す図２と同様の平面図である。 図８の後続の半導体ウェハを示す図２と同様の平面図である。 図９の後続の半導体ウェハを示す図２と同様の平面図である。 図１０の後続の半導体ウェハを示す図２と同様の平面図である。 溝部を中心に示した半導体ウェハの断面図で（Ａ）は第１の溝部形成工程を実行した状態を示し、（Ｂ）は第２の溝部形成工程を実行した状態を示している。 図１２の後続の半導体ウェハの断面図で（Ａ）は下部絶縁層を形成した状態を示し、（Ｂ）は上部絶縁層および表面絶縁層を形成した状態を示している。 図７の１４−１４線断面図である。 図８の１５−１５線断面図である。 図９の１６−１６線断面図である。 図１０の１７−１７線断面図である。 図１１の１８−１８線断面図である。 積層チップパッケージを製造する途中の半導体ウェハおよび台座を示す図３と同様の断面図である。 図１９の後続の工程を示す図３と同様の断面図である。 図２０の後続の工程を示す図３と同様の断面図である。 図２１の後続の工程を示す図３と同様の断面図である。 積層チップパッケージを構成するデバイスプレートの一例を示す斜視図である。 デバイスブロックの一例を示す斜視図である。 積層チップパッケージの一例を示す一部省略した斜視図である。 図２５と同じ積層チップパッケージの一例を示す斜視図である。 本発明の第２の実施の形態に係る半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。 本発明の他の実施の形態に係る半導体ウェハの全体を示す斜視図である。 図２８の半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。 更に別の実施の形態に係る半導体ウェハの全体を示す斜視図である。 別の積層チップパッケージを示す斜視図である。 別のデバイスプレートを示す斜視図である。 （Ａ）は溝部が溝下部だけを備えている場合において樹脂を塗布したときを模式的に示した断面図、（Ｂ）は（Ａ）よりも幅の広い溝部を備えている場合において樹脂を塗布したときを模式的に示した断面図である。 デバイスブロックにおける角部の要部を一方の側面を断面にし、他方の側面を内部構造とともに示した斜視図である。 （Ａ）は変形例に係る図６同様の断面図、（Ｂ）は別の変形例に係る図６同様の断面図である。
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第１の実施の形態
（半導体ウェハの構造）
まず、図１〜図３、図５〜図６を参照して、本発明の実施の形態に係る半導体基板の一例となる半導体ウェハ１の構造について説明する。
図１は本発明の第１の実施の形態に係る半導体ウェハ１の全体を示す斜視図である。図２は半導体ウェハ１に形成されているデバイス領域１０とその周辺の領域とを示す平面図、図３は図２の３−３線断面図である。図５は半導体ウェハ１の要部を示す一部省略した斜視図、図６は図５の６−６線断面図である。
半導体ウェハ１はシリコンウェハ２を用いて構成されている。半導体ウェハ１は図１に示すように、シリコンウェハ２の第１の表面１ａ（第１の表面１ａの裏面側が第２の表面１ｂ）にスクライブライン３Ａ，３Ｂが形成されている。スクライブライン３Ａ，３Ｂは第１の表面１ａにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線上に形成されている。スクライブライン３Ａとスクライブライン３Ｂとは直交している。隣接するスクライブライン３Ａ，３Ａおよび３Ｂ，３Ｂで囲まれた領域に後述するデバイス領域１０が形成されている。
そして、半導体ウェハ１は第１の表面１ａに溝部２０，２１が形成されている。溝部２０，２１はそれぞれスクライブライン３Ａ，３Ｂに沿って形成されている。
溝部２０は図６に詳しく示すように、溝下部２０ａと幅広部２０ｂとを有し、第１の表面１ａとほぼ直交する方向に形成されている。
溝下部２０ａは溝部２０の底部２０ｃを含む、底部２０ｃからある程度の高さの部分である（底部２０ｃについては図１２、図１３参照）。溝下部２０ａは溝部２０の中で相対的に樹脂が入り込み難い下側の部分であり、図１２（Ａ），（Ｂ）に示すように、幅ｗ１（約６０〜８０μｍ）、深さｄ１（約１０〜４０μｍ）を有している。溝下部２０ａの内側には、図３、図６等に示すように後述する下部絶縁層２３が形成されている。
幅広部２０ｂは溝部２０における溝下部２０ａよりも上側に配置されている部分であって、溝部２０の入り口２０ｄを含む、入り口２０ｄからある程度の深さの部分である。この幅広部２０ｂは溝下部２０ａよりも幅が広く形成され、溝部２０における入り口２０ｄの長さ方向全体に形成されている。すなわち、図１２（Ａ），（Ｂ）に示すように、幅広部２０ｂの幅ｗ２は溝下部２０ａの幅ｗ１よりも大きくなっている（ｗ２＞ｗ１）。幅広部２０ｂの幅ｗ２は約８０〜１２０μｍ、深さｄ２は約１０〜４０μｍである。そして、幅広部２０ｂの内側には後述する上部絶縁層２２ａが形成されている。
溝部２１は溝下部２１ａと幅広部２１ｂとを有し、第１の表面１ａとほぼ直交する方向に形成されている。溝下部２１ａは溝下部２０ａと同様の底部からある程度の高さの部分であって、溝下部２０ａと同じ幅および深さを有している。溝下部２１ａの内側には溝下部２０ａと同様に下部絶縁層２３が形成されている。幅広部２１ｂは溝下部２１ａよりも上側に配置されている部分である。幅広部２１ｂは、溝下部２１ａよりも幅が広く形成され、幅広部２０ｂと同様の幅および深さを有している。幅広部２１ｂの内側には幅広部２０ｂと同様に上部絶縁層２２ａが形成されている。
このように、溝部２０、２１は溝下部２０ａ、２１ａよりも幅の広い幅広部２０ｂ、幅広部２１ｂがそれぞれ入り口に形成されている口広構造を有している。そして、溝部２０、２１の内側には、下部絶縁層２３の上に上部絶縁層２２ａが重なった２層構造の絶縁層が形成されている。
そして、半導体ウェハ１は、図３に詳しく示すように表面絶縁層２２を有している。表面絶縁層２２はデバイス領域１０を覆うように形成され、半導体ウェハ１の第１の表面１ａのほぼ全体をカバーして、半導体ウェハ１の表層を構成している。表面絶縁層２２は後述する保護絶縁層３１よりも厚さが厚く、しかも表面２２ｃが平坦に形成されており、後述する配線電極１５、配線電極１６の形成されている部分を除いて半導体ウェハ１の最も外側に配置されている。
また、表面絶縁層２２は溝部２０，２１の内側に形成されている上部絶縁層２２ａと一体となって構成され、上部絶縁層２２ａとそれ以外の部分とのつなぎ目がなく一まとまりに形成されている。表面絶縁層２２はコンタクトホール２２ｂが複数形成されており、各コンタクトホール２２ｂに配線電極１５または配線電極１６が一つずつ形成されている。
表面絶縁層２２は、エポキシ樹脂、ポリイミド樹脂といった樹脂や、シリコンシリケートグラス（ＳＯＧ）等からなる絶縁材を用いて形成することができる。本実施の形態では、樹脂を用いた場合を想定している。特に、表面絶縁層２２は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部２０，２１に沿って半導体ウェハ１をダイシングソーで切断するときに、その切断を容易に行うことができる。
下部絶縁層２３も、表面絶縁層２２と同様に樹脂を用いて形成されている。ただし、下部絶縁層２３は、表面絶縁層２２を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されている。
さらに、半導体ウェハ１はシリコンウェハ２によって構成されるシリコン基板３０を有し、その上側部分がデバイス領域１０となっている。デバイス領域１０は表面に複数の接続パッド３２が形成されており、接続パッド３２以外の部分が保護絶縁層３１によって被覆されている。
保護絶縁層３１は、表面絶縁層２２の下側に配置されていて、デバイス領域１０を覆うように形成されている。保護絶縁層３１は、二酸化シリコン（ＳｉＯ２）等からなり、各接続パッド３２の形成位置に接続用ホール３１ａが形成されている。接続用ホール３１ａは接続パッド３２を露出させて後述する配線電極１５，１６を接続パッド３２に接続するために形成されている。接続パッド３２はデバイス領域１０の半導体装置に接続されている（詳しくは図４参照）。
デバイス領域１０は、図２に詳しく示すように、隣接する溝部２０，２０と、溝部２１，２１とによって囲まれた矩形状の領域である。デバイス領域１０は、第１の表面１ａに複数形成されており、そのそれぞれは溝部２０，２１によって隣接する領域と分けられている単位領域となっている。
各デバイス領域１０は、ウェハプロセスを施すことによって第１の表面１ａに形成されたメモリ部を有し、配線電極１５，１６が複数形成されている。なお、ウェハプロセスとは、シリコンウェハ２等のウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
デバイス領域１０は半導体装置としてメモリ部の他、ＣＰＵ，センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域１０はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
配線電極１５はＣｕ等の導電性の材料からなっている。配線電極１５は延出端子部１５ａと、矩形状の電極パッド１５ｂとを有し、延出端子部１５ａと電極パッド１５ｂの全体が表面絶縁層２２の表面２２ｃよりも上に浮かび上がり立体的になった凸状構造を有している。
配線電極１５は図３のほか、図５、図２３に詳しく示されている。配線電極１５は延出端子部１５ａの端面１５ｇが表面絶縁層２２の表面２２ｃよりも外側に突出している突出端面となっている。また、配線電極１５は、交差側面１５ｄと、天端面１５ｅと、埋込部１５ｆとを有している。
交差側面１５ｄは表面絶縁層２２の表面２２ｃよりも外側に突出し、しかも表面２２ｃから起立するように（ほぼ直交状に）交差している側面部分である。天端面１５ｅは、交差側面１５ｄに接続され、表面２２ｃよりも外側に突出し、しかも表面２２ｃに沿った方向に配置された矩形状部分およびそこから溝部２０に向かって表面２２ｃに沿った方向に伸びる帯状部分を有している。埋込部１５ｆは表面２２ｃよりも内側に入り込み、接続パッド３２に接続されている部分である。
そして、電極パッド１５ｂが交差側面１５ｄ、天端面１５ｅおよび埋込部１５ｆによって構成され、延出端子部１５ａが交差側面１５ｄと天端面１５ｅとによって構成されている。
また、電極パッド１５ｂは、上下に重なって配置されているコンタクトホール２２ｂおよび接続用ホール３１ａを介して接続パッド３２に接続されていて、接続パッド３２にまで届く深さを有している。つまり、電極パッド１５ｂは表面２２ｃよりも外側の天端面１５ｅからコンタクトホール２２ｂおよび接続用ホール３１ａを介して接続パッド３２に至るまでの拡張された高さ（拡張高）ｈ１５を有している。この拡張高ｈ１５は、接続パッド３２の高さｈ３２よりも大きくなっている（ｈ１５＞ｈ３２）。例えば、ｈ１５は２〜６μｍ程度、ｈ３２は０．５〜１μｍ程度である。
配線電極１６もＣｕ等の導電性の材料からなっている。配線電極１６は延出端子部１６ａと、矩形状の電極パッド１６ｂとを有し、延出端子部１６ａと電極パッド１６ｂの全体が配線電極１５と同様の凸状構造を有している。配線電極１６は延出端子部１６ａの端面１６ｇが表面２２ｃよりも外側に突出している突出端面となっている。
また、配線電極１６は交差側面１６ｄと、天端面１６ｅと、埋込部１６ｆとを有している。交差側面１６ｄは交差側面１５ｄと同様に表面２２ｃと交差している側面部分である。天端面１６ｅは天端面１５ｅと同様に表面２２ｃに沿った方向に配置された矩形状部分およびそこから溝部２０に向かって表面２２ｃに沿った方向に伸びる帯状部分を有している。埋込部１６ｆは埋込部１５ｆと同様に表面２２ｃよりも内側に入り込み、接続パッド３２に接続されている部分である。そして、電極パッド１６ｂが交差側面１６ｄ、天端面１６ｅおよび埋込部１６ｆによって構成され、延出端子部１６ａが交差側面１６ｄと天端面１６ｅとによって構成されている。電極パッド１６ｂも電極パッド１５ｂと同様の拡張高を有している。
そして、配線電極１５は、延出端子部１５ａと電極パッド１５ｂとがデバイス領域１０の外周の一部分に沿って形成されているが、配線電極１６はデバイス領域１０を跨ぐようにして延出端子部１６ａが形成されている。また、電極パッド１６ｂはデバイス領域１０の外周の一部分に沿って電極パッド１５ｂと対向するように配置されている。
延出端子部１５ａ、延出端子部１６ａはそれぞれの一部分がデバイス領域１０から溝部２０の内側に延出している。すなわち、延出端子部１５ａ、延出端子部１６ａは、電極パッド１５ｂ、１６ｂから離れた先端側の一部分が溝部２０のエッジ部分（前述した入り口２０ｄ）から張り出し、溝部２０の幅方向内側に収まるようにして形成されている。そして、延出端子部１５ａ、延出端子部１６ａは、それぞれにおけるデバイス領域１０から延出している部分が表面絶縁層２２の表面２２ｃよりも上に浮かび上がった凸状に形成されている。
また、図２、図５、図６に示すように、延出端子部１５ａ、延出端子部１６ａは溝部２０の幅方向両側から張り出していて、溝部２０の幅方向中央付近で端面１５ｇ同士、端面１６ｇ同士がわずかに離れて互いに対峙している。
半導体ウェハ１は、延出端子部１５ａ、延出端子部１６ａを有している。そのため、半導体ウェハ１は、溝部２０に沿って切断したときの切断面に、後述する端面１５ｃ、１６ｃが表面２２ｃよりも外側に突出して出現するようになっている。
さらに、配線電極１５、１６は溝部２０に沿って交互に多数並べられている。これらの配線電極１５、１６はひとつにまとまった配線電極群１７を形成している。また、配線電極１５、１６は、デバイス領域１０を取り囲み、デバイス領域１０に接している溝部の全体、すなわち隣接している２本の溝部２０，２０および２本の溝部２１，２１のうち、これら４本の溝部の一部分である左側または右側の溝部２０にだけ延出端子部１５ａ、１６ａが延出している。配線電極群１７は、延出端子部１５ａ、１６ａのこのような偏った配置による偏在構造を有している。
デバイス領域１０のメモリ部には半導体装置としてのメモリセル４１が多数形成されている。メモリセル４１は図４に示すような構造を有している。図４は、２枚の半導体ウェハ１を用いた後述する積層チップパッケージ１００の、メモリセル４１を中心に示した断面図である。
メモリセル４１は、接続パッド３２を介して配線電極１５、１６が接続されている。メモリセル４１は半導体ウェハ１を構成しているＮ型基板７１の表面上に形成されている。図４では、接着層３３を介して２つのメモリセル４１が積層されている。接着層３３は、半導体ウェハ１を接着するときに用いた接着材で構成されている。
各メモリセル４１は、フラッシュメモリを構成していて、Ｎ型基板７１の表面上に形成されたＰ型ウェル７２上に形成されている。メモリセル４１は、ソース７３Ａおよびドレイン７３Ｂと、絶縁層７７と、絶縁膜８１、浮遊ゲート８２、絶縁膜８３および制御ゲート８４とを有している。さらに、メモリセル４１はソース電極７４と、ドレイン電極７６と、ゲート電極７５とを有している。
ソース７３Ａおよびドレイン７３ＢはいずれもＮ型領域であり、それぞれソース電極７４と、ドレイン電極７６が接続されている。絶縁層７７は、接続パッド３２をそれぞれソース電極７４、ドレイン電極７６に接続するためのコンタクトホールが形成されている。ソース電極７４、ゲート電極７５、ドレイン電極７６はそれぞれ対応するコンタクトホールを介してソース７３Ａ、制御ゲート８４、ドレイン７３Ｂに接続されている。
（半導体ウェハの製造方法）
続いて以上のような構成を有する半導体ウェハ１の製造方法について、図７〜図１８を参照して説明する。ここで、図７は製造途中の半導体ウェハを示す図２と同様の平面図、図８は図７の後続の半導体ウェハを示す図２と同様の平面図である。図９〜図１１は順に後続の半導体ウェハを示した図２と同様の平面図である。図１２は、溝部を中心に示した半導体ウェハの断面図で（Ａ）は第１の溝部形成工程を実行した状態を示し、（Ｂ）は第２の溝部形成工程を実行した状態を示している。図１３は、図１２の後続の半導体ウェハの断面図で（Ａ）は下部絶縁層を形成した状態を示し、（Ｂ）は上部絶縁層および表面絶縁層を形成した状態を示している。そして、図１４〜図１８はそれぞれ図７〜図１１の１４−１４線、１５−１５線、１６−１６線、１７−１７線、１８−１８線断面図である。なお、図示の都合上、図１０，１１では、表面絶縁層２２にハッチングを付している。
半導体ウェハ１を製造するときは、まずウェハプロセスを施すことによって、デバイス領域１０にメモリ部と複数の接続パッド３２が形成されているウェハ（処理前ウェハ）を準備する。そして、処理前ウェハについて、図１４に示すように、第１の表面１ａ上に保護絶縁層３１を形成し、その保護絶縁層３１の各接続パッド３２の形成箇所に接続用ホール３１ａを形成する。次に、スクライブライン３Ａ，３Ｂに沿って溝部２０，２１を形成する。溝部２０，２１はダイシングソー方式によって形成する。溝部２０，２１は、反応性イオンエッチング等のエッチングによって形成してもよい。
溝部２０，２１を形成するときは、次に示す第１の溝部形成工程と、第２の溝部形成工程とを順に実行する。
第１の溝部形成工程では、図７、図１２（Ａ）、図１４に示すように第１の表面１ａに、図示しない第１のブレード（切削刃）を用いてスクライブライン３Ａ，３Ｂに沿って、第１の幅および第１の深さを備えた溝部（第１の溝部１２０）を形成する。第１の溝部１２０は底部からある程度の高さの部分が後に溝下部２０ａまたは溝下部２１ａとなる。ここで、第１の幅は前述の幅ｗ１であって約６０〜８０μｍ、第１の深さは図１２（Ａ）に示す深さｄ０であって約４０〜８０μｍである。
続いて第２の溝部形成工程を実行する。第２の溝部形成工程では、図８、図１２（Ｂ）、図１５に示すように、図示しない第２のブレードを用いて第１の溝部１２０の入り口に、第１の溝部１２０の長さ方向全体に沿って第２の溝部１２１を形成する。第２の溝部１２１は第２の幅と第２の深さを備えている。第２の幅は、前述の幅ｗ２であって約８０〜１２０μｍ、第２の深さは前述の深さｄ２であって約１０〜４０μｍである。第２の幅は第１の幅よりも大きく、第２の深さｄ２は第１の深さｄ０よりも浅くなっている（ｄ０＞ｄ２）。第２の溝部１２１を形成することによって、第１の溝部１２０における底部からある程度の高さの部分が溝下部２０ａ、溝下部２１ａとなり、溝下部２０ａ、溝下部２１ａの上側部分がそれぞれ幅広部２０ｂ、幅広部２１ｂとなる。
次に、絶縁層形成工程を実行する。絶縁層形成工程では、表面絶縁層２２を形成するための樹脂（表層用樹脂ともいう）を塗布するのに先立ち予め、この表層用樹脂よりも粘度の低い低粘性樹脂を第１の表面１ａに塗布する。そして、塗布した低粘性樹脂を図示しないスピンコータなどを用いて第１の表面１ａ上に均一に行き渡らせる。低粘性樹脂は粘度が低くてサラサラしており流動性が良好である。そのため、低粘性樹脂は、相対的に入り込みにくい溝下部２０ａ、溝下部２１ａの内側にも確実に入り込む。しかも、溝下部２０ａ、溝下部２１ａの上側にそれぞれ幅広部２０ｂ、２１ｂが形成されているので、低粘性樹脂は溝下部２０ａ、溝下部２１ａの内側により入り込みやすくなっている。
そして、図９、図１３（Ａ）、図１６に示すように、溝下部２０ａ、溝下部２１ａの内側に残った低粘性樹脂によって下部絶縁層２３が形成される。なお、低粘性樹脂は溝部２０，２１の内側に入り込むほか、溝部２０，２１の外側（例えば保護絶縁層３１の上側）に残ることもあるが、溝部２０，２１の外側に残った低粘性樹脂は図示を省略している。
次に、図１０，図１３（Ｂ），図１７に示すように、第１の表面１ａ全体に、表層用樹脂を塗布する。そして、塗布した表層用樹脂を図示しないスピンコータなどを用いて第１の表面１ａ上に均一に行き渡らせる。この表層用樹脂は例えばエポキシ樹脂、ポリイミド樹脂等であるが、低粘性樹脂よりは粘度が高く流動性が低い。そのため、表層用樹脂は幅が狭くて深さの深い溝部の内側には入り込み難い。しかしながら、溝部２０，２１の入り口に幅広部２０ｂ、２１ｂが形成されている。そのため、表層用樹脂は溝部２０，２１の内側には入り込みやすい。
そして、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を塗布したことによって、溝下部２０ａ、溝下部２１ａに下部絶縁層２３が形成されている。そのため、溝部２０，２１の内側に表層用樹脂が入り込むと、その表層用樹脂によって溝部２０，２１の内側に下部絶縁層２３とは別の絶縁層が形成される。この絶縁層が上部絶縁層２２ａとなる。こうして、溝部２０，２１の内側に２層構造の絶縁層が形成される。
続いて、処理前ウェハの表面を研磨して平坦化すると、処理前ウェハの表面全体を覆うようにして表面絶縁層２２が形成される。塗布した表層用樹脂のうちの溝部２０，２１の内側に入り込んだ部分が上部絶縁層２２ａとなるため、表面絶縁層２２は上部絶縁層２２ａと一体となって形成される。
次いで図１１，１８に示すように、表面絶縁層２２にコンタクトホール２２ｂを形成して接続パッド３２を露出させる。その後、配線電極形成工程を行い、配線電極１５、１６を形成する。配線電極１５、１６は、前述した凸状構造を有し、しかも延出端子部１５ａ、１６ａを備える形状で形成する。配線電極１５、１６は、例えば以下のような手順で形成することができる。
まず、表面絶縁層２２の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム（図示せず）を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極１５、１６の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極１５、１６を形成することができる。
配線電極１５、１６は表面絶縁層２２よりも後に形成されるので、延出端子部１５ａ、１６ａはその全体が表面絶縁層２２の表面２２ｃの上側に配置される格好で形成される。電極パッド１５ｂ、１６ｂは、周辺部分が表面２２ｃの上側に配置されるとともに、中央部分が表面２２ｃよりも内側に入り込み、接続パッド３２につながって形成される。
以上の工程を経ることにより、前述した構造を備えた半導体ウェハ１を製造することができる。半導体ウェハ１は、溝部２０，２１が口広構造を有しているため溝部２０，２１の内側に液状の樹脂が入り込みやすくなっている。そのため、液状の樹脂を用いて、溝部２０，２１の内側に絶縁層を形成する際、その樹脂が溝部２０，２１の内側に確実に入り込む。したがって、樹脂で満たされていない未充填部分（空隙）が溝部２０，２１の内側に形成されることがない。すなわち、溝部２０，２１の内側全体が樹脂で満たされている。
半導体ウェハ１は、このような空隙を形成することなく充満した樹脂によって下部絶縁層２３および上部絶縁層２２ａが形成されている。つまり、半導体ウェハ１は、低粘性樹脂および表層用樹脂という複数の樹脂からなる絶縁層によって内側が隙間なく満たされた構造（この構造を「充満構造」という）の溝部２０，２１を有している。
ところで、半導体ウェハ１を用いて積層チップパッケージ１００を製造するときは複数の半導体ウェハ１を積層する必要がある（詳しくは後述する）。そのため、上に積層された半導体ウェハ１からの荷重が下に積層されている半導体ウェハ１に作用し、その荷重は延出端子部１５ａ、１６ａにも作用する。延出端子部１５ａ、１６ａは先端側の一部分がデバイス領域１０から延出し、溝部２０の上側に配置されている。そのため、延出端子部１５ａ、１６ａは上からの荷重が作用すると、溝部２０の入り口２０ｄを境目にして先端側が下方に折れ曲がりやすい。
しかし、半導体ウェハ１では、溝部２０，２１が充満構造を有しているため、下部絶縁層２３および上部絶縁層２２ａが溝部２０，２１の内側で動くようなことはなく、したがって、表面絶縁層２２の表面２２ｃの位置が変わることがない。表面絶縁層２２、上部絶縁層２２ａおよび下部絶縁層２３は延出端子部１５ａ、１６ａを支える支持部材であるが、これらの位置が変わることがないため、延出端子部１５ａ、１６ａが表面絶縁層２２、上部絶縁層２２ａおよび下部絶縁層２３によって確実に支えられる（図６参照）。したがって、延出端子部１５ａ、１６ａは、上からの荷重が作用しても変形することはなく、元の形状を確実に維持することができる。こうして、半導体ウェハ１を用いることによって、積層チップパッケージの電気的な接続を確実なものとすることができる（詳しくは後述する）。
また、溝部２０，２１では、幅広部２０ｂ、２１ｂが入り口２０ｄの長さ方向全体に形成されている。そのため、溝部２０，２１の全体について、内側に樹脂が入り込みやすくなっている。したがって、溝部２０，２１のどの部分に対しても、変形しない延出端子部１５ａ、１６ａを形成することができる。
そして、溝部２０，２１のうち、溝下部２０ａ、２１ａは底部よりに位置しているため、他の部分よりも相対的に樹脂が入り込みにくい。そこで、半導体ウェハ１では、低粘性樹脂を用いて溝下部２０ａ、２１ａの内側に下部絶縁層２３を形成している。低粘性樹脂は流動性が良好なため、入り込みにくい部分にも確実に入り込む。したがって、低粘性樹脂は溝部２０，２１を充満構造とするのに極めて好適である。このように、半導体ウェハ１は、低粘性樹脂を用いることによって、溝部２０，２１の充満構造がより確実に形成されるようにしている。
一方、表層用樹脂は低粘性樹脂よりも粘度が高くて流動性が低い。そのため、仮に、溝部２０，２１が溝下部２０ａ、２１ａだけで構成され、口広構造でなかったとすると、図３３（Ａ）に示すように、表層用樹脂が溝部２０（２１）の入り口付近に留まり内側に入り込みにくくなる。そうすると、樹脂の存在しない空隙２５が溝部２０，２１の内側に現れるため、溝部２０，２１の上側の表面絶縁層２２がたわんでしまう。また、表層用樹脂は流動性が低いため図３３（Ｂ）に示すように溝部２０（２１）の幅を広げても、溝部２０（２１）を充満構造とすることは困難である。したがって、表層用樹脂だけでは、溝部２０（２１）の内側に空隙２５が現れる事態を回避することが困難であり、延出端子部１５ａ、１６ａの変形を回避することも困難である。
そこで、半導体ウェハ１を製造するときは、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を第１の表面１ａに塗布することとしている。こうすると、溝部２０，２１の入り口２０ｄを表層用樹脂で塞ぐ前に、相対的に樹脂が入り込みにくく、表層用樹脂の入り込みの困難な溝下部２０ａ、２１ａの内側に低粘性樹脂を充填しておくことができる。こうすることによって、空隙２５の発生が皆無になり、より確実に溝部２０，２１の充満構造が得られるようになる。
さらに、半導体ウェハ１は、上部絶縁層２２ａと表面絶縁層２２とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。
（積層チップパッケージの製造方法、積層チップパッケージおよびデバイスプレートの構造）
以上のような構成を有する半導体ウェハ１は、同じもの複数枚を用いることによって積層チップパッケージ１００を製造することができる。積層チップパッケージ１００の製造方法を図１９〜図２２を用いて説明すれば次のとおりである。
ここで、図１９は、積層チップパッケージ１００を製造する途中の半導体ウェハ１および台座３４を示す図３と同様の断面図である。図２０は図１２の後続の工程を示す図３と同様の断面図、図２１は図２０の後続の工程を示す図３と同様の断面図、図２２は図２１の後続の工程を示す図３と同様の断面図である。
積層チップパッケージ１００は次のようにして製造する。まず、前述した半導体ウェハ１の第１の表面１ａに接着材を塗布して台座３４に固定する。図１９では、このとき塗布した接着材からなる接着層３３が示されている。半導体ウェハ１は後述する積層デバイスウェハ９８の最も上位に配置される最上位基板として用いられる。台座３４は半導体ウェハ１をサポートするための部材であって、図１９ではガラス板を用いている。続いて、半導体ウェハ１の第２の表面１ｂを溝部２０，２１が出現するまで研摩して図１９に示すように半導体ウェハ１の厚さを薄くする。
次に、半導体ウェハ１と同じ構成を備えた別の半導体ウェハ１Ａを用意し、それを図２０に示すように半導体ウェハ１の第２の表面１ｂ側に接着材を用いて接着する。このとき、半導体ウェハ１と半導体ウェハ１Ａについて、双方の溝部２０，２１の位置が揃うように位置合わせ行う。それから半導体ウェハ１Ａの第２の表面１ｂを溝部２０，２１が出現するまで研摩する。この研磨によって半導体ウェハ１Ａの厚さを薄くすると積層デバイスウェハが得られる。積層デバイスウェハは半導体ウェハ１が複数積層されている。
さらに、図２１に示すように半導体ウェハ１と同じ構成を備えた別の半導体ウェハ１Ｂ，１Ｃを用意する。そして、半導体ウェハ１Ｂ，１Ｃのそれぞれについて、積層デバイスウェハの第２の表面１ｂ側に接着してから研磨する工程（接着・研磨工程）を実行する。
引き続いて接着・研磨工程を繰り返し実行し、その後、台座３４および接着層３３を除去すると、図２２に示すような積層デバイスウェハ９８が製造される。積層デバイスウェハ９８は半導体ウェハ１と半導体ウェハ１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇが重なり全部で８枚の半導体ウェハが積層されている。この積層デバイスウェハ９８は、台座３４および接着層３３が除去されているため、半導体ウェハ１の配線電極１５，１６が凸状に出現している。
続いて、積層デバイスウェハ９８を溝部２０，２１に沿って切断する。すると、図２４に示すように、直方体状のデバイスブロック９９が得られる。図２４は、デバイスブロック９９を示す斜視図である。デバイスブロック９９は、４つの側面のうちの一つが配線用側面９９ａとなっている。配線用側面９９ａには、延出端子部１５ａ、１６ａの後述する端面１５ｃ、１６ｃが表面絶縁層２２の表面２２ｃよりも外側に突出して出現している。
一方、積層デバイスウェハ９８を溝部２０，２１に沿って切断する際、図６に示したように、溝部２０，２１がカットラインＣＬに沿って切断される。すると、延出端子部１６ａ（延出端子部１５ａも同様）がカットラインＣＬに沿って切断される。また、前述したように、各半導体ウェハ１では、溝部２０，２１の内側に２層構造の絶縁層が形成されている。そのため、積層デバイスウェハ９８を溝部２０，２１に沿って切断したときの切断面に、２層構造の絶縁層の断面（絶縁層の断面を「絶縁断面」ともいう）が出現する。この絶縁断面は下部絶縁層２３の断面である絶縁断面２３ｃの上に、上部絶縁層２２ａの断面である絶縁断面２２ｄが重なった２層構造になっている。
また、各半導体ウェハ１において、溝下部２０ａ、２１ａの幅よりも幅広部２０ｂ、２１ｂの幅が広く形成されている。そのため、デバイスブロック９９の４つの側面において、上部絶縁層２２ａは下部絶縁層２３よりも大きい奥行きを有している。この奥行きとは、デバイスブロック９９（積層チップパッケージ１００および後述するデバイスプレート５０、５１でも同様）において、図６、図３４に示したように、絶縁断面２２ｄと幅広部２０ｂ（２１ｂ）の内側面との距離ｄ１１、絶縁断面２３ｃと溝下部２０ａ（２１ａ）の内側面との距離ｄ１２を意味している。距離ｄ１１は距離ｄ１２よりも大きいので、ｄ１１＞ｄ１２になっている。
続いて、配線用側面９９ａに図２５に示すように接続電極６０を形成すると、積層チップパッケージ１００が製造される。接続電極６０は配線用側面９９ａにおいて、上下に並んだ複数の端面１５ｃ同士または複数の端面１６ｃ同士を接続するよう帯状に形成する。
積層チップパッケージ１００は図２５のほか図２６にも示すように、１つのデバイスプレート５０と、７つのデバイスプレート５１とが重なり、全部で８枚のデバイスプレートが積層された構造を有している。
また、積層チップパッケージ１００はデバイスプレート５０、５１の配線を接続電極６０によって行っている。積層チップパッケージ１００では、４つの側面の中の一つの配線用側面９９ａにすべての接続電極６０が形成されている。このことにより、積層チップパッケージ１００は片側配線構造を実現している。積層チップパッケージ１００は端面１５ｃ、１６ｃがそれぞれ複数形成されており、それらを縦方向につなぐ格好で接続電極６０が形成されている。
積層チップパッケージ１００は、半導体ウェハ１のメモリ部を変更することにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ１００は、デバイスプレートが８枚積層されているが、複数のデバイスプレートが積層されていればよく、デバイスプレートの積層数は８枚には限定されない。
積層チップパッケージ１００は配線用側面９９ａに接続電極６０を形成することによって製造されるが、接続電極６０によって接続される端面１５ｃ、１６ｃは表面２２ｃよりも上方向に突出して形成されている。
そして、接続電極６０を形成するときは、接続電極６０を形成するためのマスクパターンを正確に配置しなければならないが、そのマスクパターンの位置合わせが大まかでも積層チップパッケージ１００を製造することができる。大まかな位置合わせでも、上下に並んだ端面１５ｃ同士、端面１６ｃ同士を接続する接続電極６０を形成することができる。
すなわち、積層チップパッケージ１００では、接続電極６０を形成する際、アライメントは高精度で行わなくてもよい。そのため、直方体状のデバイスブロック９９を得た後の工程を簡易にすることができ、積層チップパッケージ１００の製造工程全体を簡略化することができる。したがって、積層チップパッケージ１００の製造時間を短縮することができる。これにより、単位時間あたりに製造できる積層チップパッケージ１００の個数を増やすことができ、積層チップパッケージ１００の製造単価を低減することができる。
接続電極６０を形成する際、アライメントを高精度で行わなくてもよいことの理由について述べれば次のとおりである。
まず、デバイスブロック９９は、４つの側面すべてが積層デバイスウェハ９８を切断したときの切断面によって構成されている。この切断面の一つに端面１５ｃ、１６ｃが端面１５ｇ、１６ｇ（詳しくは図５参照）と同様に突出している端面となって出現している。これは次の理由による。なお、本実施の形態では、突出している端面を突出端面ともいう。
各半導体ウェハ１（半導体ウェハ１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇも同様）の配線電極１５，１６は、延出端子部１５ａ、延出端子部１６ａを有している。延出端子部１５ａ、延出端子部１６ａは溝部２０の内側に延出されている。そのため、積層デバイスウェハ９８を溝部２０，２１に沿って切断したときに延出端子部１５ａ、延出端子部１６ａも切断される。そして、延出端子部１５ａ、延出端子部１６ａが切断されたときに形成される端面１５ｃ、１６ｃが切断面の一つに出現する。
一方、延出端子部１５ａ、１６ａは、拡張高ｈ１５を有する電極パッド１５ｂ、１６ｂと同様に凸状に形成されている。そのため、端面１５ｃ、１６ｃは表面２２ｃよりも上方向に突出した突出端面となって出現する。
ここで、接続パッド３２について、溝部２０の内側にまで延出する端子部を形成した場合を考える（この端子部を仮想端子部という）。この場合、デバイスブロックの側面には、その仮想端子部の端面が出現することになる。
しかし、延出端子部１５ａ、１６ａは拡張高ｈ１５を備えた電極パッド１５ｂ、１６ｂと共通の天端面１５ｅ、１６ｅを有し、接続パッド３２よりも厚さが厚く形成されている。そのため、端面１５ｃ、１６ｃは前述の仮想端子部の端面よりも大きさが大きくなって出現する。デバイスブロック９９では、このような大きさの大きい端面１５ｃ、１６ｃが縦方向に並んで出現しているため、端面１５ｃ同士が接続しやすく、端面１６ｃ同士も接続しやすくなっている。接続電極６０は端面１５ｃ同士、端面１６ｃ同士をつなぐことができればよいので、接続電極６０を形成する際、マスクパターンの位置合わせを大まかにしてもよい。このような理由から、デバイスブロック９９では、接続電極６０を形成する際、アライメントを高精度で行わなくてもよくなっている。
一方、端面１５ｃ、１６ｃの大きさが大きくなっているということは、配線電極１５，１６の断面積が拡張されていることを意味している。したがって、配線電極１５，１６の抵抗値を低下させることができる。そうすると、配線電極１５，１６を通る電流が流れやすくなるため、積層チップパッケージ１００の消費電力を低減することもできる。
このように、半導体ウェハ１は以上のような配線電極１５，１６を有することによって、積層チップパッケージ１００の製造工程を簡略化することができ、製造時間を短縮できるようになっている。
さらに、デバイスブロック９９は、その上面に凸状に浮かび上がった電極パッド１５ｂ、１６ｂが出現している。絶縁層の表面よりも上に浮かび上がったパッド状端子が必要なときは、そのようなパッド状端子を備えた端子層（このような端子層は、半導体装置を有しないインターポーザである）を重ねて積層チップパッケージを製造しなければならない。
しかし、デバイスブロック９９は電極パッド１５ｂ、１６ｂが凸状に浮かび上がったデバイスプレート５０が最上位に積層されている。そのため、インターポーザを重ねる必要がなくなっている。したがって、積層チップパッケージ１００は、端子層が不要であるため、その分、高さの低いコンパクトな構造になっている。
また、半導体ウェハ１が溝部２０の内側に延出している延出端子部１５ａ、１６ａを有しているので、積層デバイスウェハを溝部２０に沿って切断したときの切断面に端面１５ｃ、１６ｃを出現させることができる。つまり、半導体ウェハ１を積層した積層デバイスウェハ９８を溝部２０に沿って切断すれば、端面１５ｃ、１６ｃが得られるということである。
したがって、半導体ウェハ１を用いるときはデバイス領域１０につながる配線を切断面に出現させるためにわざわざ別の工程を設ける必要がない。仮に、配線電極１５、１６が延出端子部１５ａ、１６ａを有していないとすると、溝部２０に沿って切断しても配線電極１５、１６を切断することはできない。そのため、積層デバイスウェハを溝部に沿って切断しただけでは、その切断面にデバイス領域１０につながる配線を出現させることができない。したがって、そのような配線を切断面に出現させるため、別の工程を行わねばならない。
しかし、半導体ウェハ１を用いるときは、積層デバイスウェハを溝部に沿って切断したときの切断面に配線電極１５、１６の端面を出現させることができるから、配線を切断面に出現させるための工程をわざわざ行う必要がない。したがって、半導体ウェハ１を用いることによって積層チップパッケージの製造工程をいっそう簡略化することができる。
また、配線電極１５、１６は表面絶縁層２２の上に浮かび上がるようにして形成されている。そのため、切断面に端面１５ｃ、１６ｃが出現した場合、上下に位置する端面１５ｃ、１６ｃ同士が表面絶縁層２２を介在して配置されることになる。したがって、上下に位置するデバイスプレート同士がショートしてしまう事態を回避することができる。
さらに、半導体ウェハ１における配線電極１５、１６は、配線電極群１７を形成しているが、配線電極群１７はデバイス領域１０に接する溝部２０，２１の一部分に偏って配置された偏在構造を有している。そのため、半導体ウェハ１を用いて積層チップパッケージ１００を製造したときに、デバイス領域１０につながる配線を片側側面に寄せることができ、積層チップパッケージ１００の片側側面配線を実現することができる。
したがって、半導体ウェハ１は片側側面配線を実現し得る積層チップパッケージ１００を製造するのに適したものである。また、半導体ウェハ１は一部の切断面についてだけ、不良のデバイスがあるかどうかの検査を行えば済む。したがって、半導体ウェハ１を用いることによって積層チップパッケージの製造工程をよりいっそう簡略にすることもできる。
その上、延出端子部１５ａ、１６ａが電極パッド１５ｂ、１６ｂよりも幅の狭い幅狭構造を有するため、デバイス領域１０の中に配線電極１５、１６を多数並べることができる。したがって、半導体ウェハ１は配線電極１５、１６による配線の密度を高めることができる。さらに、半導体ウェハ１では、各デバイス領域１０のメモリ部が同じ平面上に形成されているため、アライメント誤差が０になっている。
一方、デバイスブロック９９は、図２３に示すデバイスプレート５０の下側に図２４に示すデバイスプレート５１が積層された構造を有している。
デバイスブロック９９は、その一つの配線用側面９９ａに端面１５ｃ、１６ｃが出現している。配線用側面９９ａは積層デバイスウェハ９８を溝部２０，２１に沿って切断したときの切断面である。
デバイスプレート５０は、本発明の実施の形態に係る第１の半導体プレートであって、図２３に示すように、全体が厚さの薄い矩形板状に形成され、その４つの側面が絶縁層によって覆われている。
この絶縁層は、前述したデバイスブロック９９や積層チップパッケージ１００と同様に２層構造を有している。すなわち、デバイスプレート５０は、図３４に示すように、下部絶縁層２３の上に上部絶縁層２２ａが重なった２層構造の絶縁層によって覆われている。また、デバイスプレート５０の４つの側面において、上部絶縁層２２ａは下部絶縁層２３よりも大きい奥行きを有している。このように、デバイスプレート５０は前述の半導体ウェハ１を用いて形成されていることが明確な構造を有している。
そして、デバイスプレート５０は、片側の平坦面が表面絶縁層２２の表面２２ｃとなり、その表面２２ｃよりも上側に浮かび上がる立体的な配線電極１５、配線電極１６が複数形成されている。配線電極１５、配線電極１６の端面１５ｃ、１６ｃは４つの側面のうちのひとつの側面５０Ａに突出端面となって出現している。端面１５ｃ、１６ｃは第１の突出端面であって、接続電極６０に接続し得るものとなっている。デバイスプレート５０の表面絶縁層２２は自らの表層を構成しているが、積層チップパッケージ１００の中ではその表層を構成している。
デバイスプレート５１は、本発明の実施の形態に係る第２の半導体プレートであって、デバイスプレート５０と比較して、表面２２ｃおよび配線電極１５、配線電極１６を覆う接着層３３を有する点で相違し、その他は同じ構成を有している。デバイスプレート５１では、配線電極１５、配線電極１６の端面１５ｃ、１６ｃが表面絶縁層２２の表面２２ｃよりも外側に突出している突出端面となって、デバイスプレート５０の端面１５ｃ、１６ｃの下側に形成されている。また、デバイスプレート５１は、接着層３３を介してデバイスプレート５０の下側に積層されている。
以上の積層チップパッケージ１００は、半導体ウェハ１を積層して製造されている。そのため、各デバイスプレート５０、５１の配線電極１５，１６が表面絶縁層２２、上部絶縁層２２ａおよび下部絶縁層２３によって確実に支持され、下方に折れ曲がるなどして変形することが皆無である。
積層チップパッケージ１００では、配線電極１５，１６の変形が皆無であることによって、各デバイスプレート５０、５１において、配線電極１５，１６の端面１５ｃ、１６ｃが決められた位置に決められた大きさで確実に出現している。延出端子部１５ａ、１６ａが下方に折れ曲がるなどして変形すると、側面５０Ａに対する角度が変わるなどして、端面１５ｃ、１６ｃと接続電極６０との接触が不十分になるおそれがある。しかしながら、積層チップパッケージ１００およびデバイスプレート５０、５１では、そのおそれは皆無である。
したがって、積層チップパッケージ１００では、各デバイスプレート５０、５１の端面１５ｃ同士、端面１６ｃ同士を接続電極６０によって確実に接続することができる。そのため、積層チップパッケージ１００は、電気的な接続に関する信頼性が極めて高くなっている。このように、半導体ウェハ１を用いて積層チップパッケージ１００を製造することによって、その積層チップパッケージ１００の電気的な接続に関する信頼性を高めることができる。
第２の実施の形態
（半導体ウェハの構造）
まず、図２７を参照して、本発明の第２の実施の形態に係る半導体ウェハ９１の構造について説明する。
本実施の形態に係る半導体ウェハ９１は、半導体ウェハ１と比較して、デバイス領域１０の代わりにデバイス領域９２を有する点、配線電極１６の代わりに配線電極８６を有する点で相違している。
デバイス領域９２は、デバイス領域１０と比べて、配線電極１５とともに、配線電極８６が形成されている点で相違している。
配線電極８６は、Ｃｕ等の導電性の材料からなり、延出端子部８６ａと、矩形状の電極パッド８６ｂとを有している。また、配線電極８６は、配線電極１５と同様に、延出端子部８６ａと電極パッド８６ｂとがデバイス領域９２の外周の一部分に沿って形成されている。こうして、デバイス領域９２では、配線電極１５、８６がデバイス領域１０と同様の配線電極群１７を形成していることに加え、それらの電極パッド１５ｂ、８６ｂのすべてをデバイス領域９２の片側に寄せ集めている。こうして、デバイス領域９２では、配線電極１５、８６が寄せ集めパッド群８８を形成している。
第１の実施の形態に係る半導体ウェハ１では、配線電極１６の延出端子部１６ａがデバイス領域１０を跨ぐようにして形成されていた。そのため、半導体ウェハ１では、延出端子部１６ａの長さをある程度の長さで確保しなければならなかった。
一方、半導体ウェハ９１では、延出端子部８６ａをデバイス領域９２の外周の一部分に沿って形成しているので、延出端子部８６ａの長さを延出端子部１６ａよりも短縮することができる。半導体ウェハ９１では、延出端子部８６ａの長さが短くなることにより、デバイス領域９２へのアクセスを速く行えるようになる。また、配線電極１６を形成する場合に比べて配線電極８６を形成するのに要するめっき等が少量で済むようになり、コストを削減することもできる。
そのほか、半導体ウェハ９１は、半導体ウェハ１と同様に、片側側面配線を実現し得る積層チップパッケージの製造工程を簡略化することができる。
また、半導体ウェハ９１を用いてデバイスプレート５０と同様のデバイスプレート１５１を製造し、そのデバイスプレート１５１を８枚積層することによって、図３１に示すような積層チップパッケージ１０２を製造することができる。
（半導体ウェハの製造方法）
半導体ウェハ９１を製造するときは、配線電極１５、８６を形成する前までは半導体ウェハ１を製造するときと同様にする。その後、前述した延出端子部１５ａ、８６ａを備える形状にして配線電極１５、８６を形成する。配線電極１５、８６は半導体ウェハ１の場合と同様の手順で形成することができる。
その他の実施の形態
図２８、図２９を参照して、半導体ウェハ１１１について説明する。第１の実施の形態に係る半導体ウェハ１では、溝部２０，２１が形成されていた。半導体ウェハ１１１は、半導体ウェハ１と比較して、溝部２１が形成されてなく、溝部２０だけが形成されている点で相違している。したがって、半導体ウェハ１１１は、複数の溝部２０が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。
次に、図３０に示す半導体ウェハ１１２は溝部２０だけが形成されている点で半導体ウェハ１１１と一致するが、溝部２０はスクライブライン３Ａの一つ置きに沿って形成されている。
半導体ウェハ１では、デバイス領域１０が４本の溝部２０，２１に接しているため、デバイス領域１０の上下左右４方向が溝部２０，２１に接している。したがって、図２３に示したように、半導体ウェハ１から製造されるデバイスプレート５０は４つの側面が２層構造の絶縁層によって覆われている。
これに対し、半導体ウェハ１１１では、デバイス領域１０は左右２方向のみが溝部２０に接している。したがって、半導体ウェハ１１１のような溝部がストライプ状に形成されている半導体ウェハを用いたデバイスプレート５５は図３２のようになる。デバイスプレート５５は、２組の対向する側面、すなわち、側面５５Ａおよびその向かい側と、側面５５Ｂおよびその向かい側とを有するが、側面５５Ａおよびその向かい側だけが２層構造の絶縁層によって覆われ、側面５５Ｂおよびその向かい側は２層構造の絶縁層によって覆われていない構造になっている。
また、デバイスプレート５５は対向する２つの側面５５Ａの双方に配線電極１５，８６の配線端面１５ｃ、８６ｃが形成されている。図示はしないが、デバイスプレート５５を積層した場合、対向する２つの側面に接続電極を形成することによって積層チップパッケージが得られる。この積層チップパッケージは対向している両面に接続電極が形成され、両面配線構造になる。
半導体ウェハ１１２では、デバイス領域１０は左右いずれか１方向のみが溝部２０に接している。そのため、半導体ウェハ１１２のようなスクライブラインに沿って一つ置きに溝部が形成されている半導体ウェハを用いると、デバイスプレートはいずれか１つの側面だけに配線電極の端面と２層構造の絶縁層が出現する。他の側面は２層構造の絶縁層で覆われていない。
一方、前述した半導体ウェハ１では、溝部２０，２１について、幅広部２０ｂ、２１ｂを溝下部２０ａ、２１ａと同程度の深さで形成していたが、図３５（Ａ）に示すように、溝部２０の代わりに溝部１２０を形成してもよい。溝部１２０は溝部２０と比べて、溝下部１２０ａと幅広部１２０ｂを有する点で相違している。溝下部１２０ａは、溝下部２０ａと比べて深さが深い点で相違している。幅広部１２０ｂは幅広部２０ｂと比較して、深さが浅くなっている点で相違している。
溝下部１２０ａよりも幅広部１２０ｂの深さが浅くても、幅広部１２０ｂが形成されていることによって樹脂が溝部１２０の中に入り込みやすくなる。そのため、半導体ウェハ１に溝部２０の代わりに溝部１２０が形成されていても、積層チップパッケージの電気的な接続に関する信頼性を高めることができる。
また、前述した半導体ウェハ１では、溝部２０の代わりに図３５（Ｂ）に示すような溝部１２１を形成してもよい。溝部１２１は溝部２０と比べて傾斜縁部２０ｆを有する点で相違している。傾斜縁部２０ｆは幅広部２０ｂのうちの入り口に形成されている。傾斜縁部２０ｆは外側から内側に向かって緩やかに下方傾斜した傾斜面となっている。
前述した半導体ウェハ１では、溝部２０，２１に傾斜縁部２０ｆが形成されていないため、入り口２０ｄが角ばった構造になっていた（図６参照）。これに対し、溝部１２１では、傾斜縁部２０ｆが形成されているため、液状の樹脂が溝部２０の外側から傾斜縁部２０ｆを伝って内側に流れやすくなっている。そのため、溝部１２１を形成することにより、よりいっそう樹脂が入り込みやすくなる。
以上の各実施の形態では、半導体基板として、複数のデバイスが作りこまれたデバイスウェハを例にとって説明しているが、本発明は、半導体装置を有しない半導体基板についても適用することができる。また、配線電極１５、１６は凸状構造を有しているが、本発明は凸状構造を有していない配線電極を備えた半導体基板についても適用することができる。さらに、延出端子部１５ａ，１６ａのように、デバイス領域１０から溝部の内側に延出された端子部ではなく、隣接する２つのデバイス領域１０に溝部を跨いで配置される構造の端子部を形成してもよい。
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
本発明を適用することにより、積層チップパッケージの電気的な接続に関する信頼性を高めることができる。本発明は半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法の分野で利用することができる。
１，９１，１１１，１１２…半導体ウェハ、３Ａ，３Ｂ…スクライブライン、１０，９２…デバイス領域、１５，１６，８６…配線電極、１５ａ，１６ａ，８６ａ…延出端子部、１５ｂ，１６ｂ，８６ｂ…電極パッド、１５ｃ，１６ｃ，８６ｃ…端面、１５ｄ，１６ｄ…交差側面、１５ｅ，１６ｅ…天端面、１５ｆ，１６ｆ…埋込部、１５ｇ，１６ｇ…端面、１７…配線電極群、２０，２１，１２０，１２１…溝部、２０ａ，２１ａ，１２０ａ…溝下部、２０ｂ，２１ｂ，１２０ｂ…幅広部、２２…表面絶縁層、２２ａ…上部絶縁層、２２ｃ…表面、２３…下部絶縁層、３１…保護絶縁層、３２…接続パッド、５０，５１，５５…デバイスプレート、８８…寄せ集めパッド群、１００，１０２…積層チップパッケージ。

Claims (23)

  1. スクライブラインに沿って複数の溝部が形成されている半導体基板であって
    前記複数の溝部のいずれか少なくとも一つに接する単位領域と、
    該単位領域内に一部が配置されている配線電極とを有し、
    前記複数の溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有する半導体基板。
  2. 前記複数の溝部は、前記幅広部が前記入り口の長さ方向全体に形成されている請求項１記載の半導体基板。
  3. 前記複数の溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、該絶縁層は、前記溝下部の内側に形成されている下部絶縁層と、前記幅広部の内側に形成されている上部絶縁層とが重なった２層構造を有し、かつ前記下部絶縁層が前記上部絶縁層を形成している前記樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項１または２記載の半導体基板。
  4. 前記単位領域は、半導体装置を有するデバイス領域として形成され、
    前記デバイス領域を覆うように形成され、前記半導体基板の表層を構成している表面絶縁層を更に有し、
    該表面絶縁層は、前記上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されている請求項３記載の半導体基板。
  5. 前記配線電極は、前記単位領域から前記溝部の内側に延出された延出端子部を有する請求項１〜４のいずれか一項記載の半導体基板。
  6. 前記配線電極は、前記デバイス領域から前記溝部の内側に延出された延出端子部を有し、かつ前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている請求項４記載の半導体基板。
  7. 前記配線電極は、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面と交差している交差側面と、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面に沿った天端面と、前記表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有する請求項６記載の半導体基板。
  8. 前記半導体装置と接続されている接続パッドと、
    該接続パッドの形成位置に接続用ホールが形成され、かつ前記表面絶縁層の下側に配置されて、前記デバイス領域を覆うように形成されている保護絶縁層とを更に有し、
    前記配線電極は、前記表面絶縁層の表面よりも外側から前記接続パッドに至るまでの拡張高を備えた電極パッドを有する請求項６または７記載の半導体基板。
  9. 第１の半導体装置が形成されている第１の半導体プレートおよび第２の半導体装置が形成されている第２の半導体プレートを含む複数の半導体プレートが積層されている積層チップパッケージであって、
    前記第１の半導体プレートおよび第２の半導体プレートは、側面全体がそれぞれ第１の絶縁層および第２の絶縁層で覆われ、
    該第１の絶縁層および第２の絶縁層は、それぞれ下部絶縁層の上に上部絶縁層が重なった２層構造を有し、
    前記第２の半導体プレートは、前記第１の半導体プレートの下側に積層されている積層チップパッケージ。
  10. 前記下部絶縁層と前記上部絶縁層とはともに樹脂を用いて形成され、かつ前記下部絶縁層が前記上部絶縁層を形成している前記樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項９記載の積層チップパッケージ。
  11. 前記上部絶縁層は、前記下部絶縁層よりも大きい奥行きを有している請求項１０記載の積層チップパッケージ。
  12. 前記第１の半導体プレートは前記第１の半導体装置を覆うように形成され前記積層チップパッケージの表層を構成している第１の表面絶縁層を更に有し、
    該第１の表面絶縁層は、前記上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されている請求項９〜１１のいずれか一項記載の積層チップパッケージ。
  13. 前記第１の半導体装置に接続され、かつ前記第１の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第１の配線電極を更に有する請求項１２記載の積層チップパッケージ。
  14. 半導体装置が形成されている半導体プレートであって、
    側面全体が絶縁層で覆われ、
    該絶縁層は、下部絶縁層の上に上部絶縁層が重なった２層構造を有する半導体プレート。
  15. 前記下部絶縁層と前記上部絶縁層とはともに樹脂を用いて形成され、かつ前記下部絶縁層が前記上部絶縁層よりも粘度の低い低粘性樹脂を用いて形成されている請求項１４記載の半導体プレート。
  16. 前記上部絶縁層は、前記下部絶縁層よりも大きい奥行きを有している請求項１４または１５記載の半導体プレート。
  17. 前記半導体装置を覆うように形成され、前記半導体プレートの表層を構成している表面絶縁層を更に有し、
    該表面絶縁層は、前記上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されている請求項１４〜１６のいずれか一項記載の半導体プレート。
  18. 半導体装置が形成されている処理前基板について、
    スクライブラインに沿って第１の幅および第１の深さを備えた第１の溝部を複数形成する第１の溝部形成工程と、
    複数の前記第１の溝部の入り口に前記第１の幅よりも幅の広い第２の幅を有し、かつ前記第１の深さよりも浅い第２の深さを備えた第２の溝部を形成する第２の溝部形成工程と、
    前記第１の溝部および第２の溝部が形成されている側の表面に樹脂を塗布して前記第１の溝部および第２の溝部の内側に絶縁層を形成する絶縁層形成工程と、
    前記半導体装置に接続される配線電極を前記絶縁層よりも後に形成する配線電極形成工程とを有する半導体基板の製造方法。
  19. 前記絶縁層形成工程において、前記樹脂を塗布するのに先立って、該樹脂よりも粘度の低い低粘性樹脂を前記表面に塗布して前記第１の溝部の内側に下部絶縁層を形成する請求項１８記載の半導体基板の製造方法。
  20. 前記絶縁層形成工程において、前記第１の溝部および第２の溝部が形成されている側の表面に前記樹脂によって表面絶縁層を形成し、
    前記配線電極形成工程において、前記配線電極を前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成する請求項１８または１９記載の半導体基板の製造方法。
  21. 前記配線電極形成工程において、複数の前記第１の溝部のいずれか少なくとも一つに接するデバイス領域から前記第１の溝部に延出された延出端子部を前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成する請求項２０記載の半導体基板の製造方法。
  22. 請求項２１記載の製造方法によって製造された半導体基板を少なくとも２枚積層して積層デバイスウェハを形成し、
    該積層デバイスウェハを前記第１の溝部に沿って切断したときの切断面に、前記下部絶縁層を含む２層構造の絶縁層の断面と、各前記半導体基板に形成されている前記配線電極の端面とを出現させてデバイスブロックを製造し、
    各前記配線電極の端面を接続する接続電極を前記デバイスブロックの前記切断面に形成する積層チップパッケージの製造方法。
  23. 前記デバイスブロックを製造するときに、前記配線電極の端面を前記表面絶縁層の表面よりも外側に突出している突出端面として出現させる請求項２２記載の積層チップパッケージの製造方法。
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