CN113496990B - 半导体结构及半导体结构的形成方法 - Google Patents

半导体结构及半导体结构的形成方法 Download PDF

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Abstract

一种半导体结构及半导体结构的形成方法，其中，半导体结构包括：衬底，所述衬底包括若干沿第一方向拼接排布的第一区，每个所述第一区包括器件区以及围绕所述器件区的屏蔽区；位于每个所述屏蔽区上的屏蔽结构，所述屏蔽结构包括屏蔽层，所述屏蔽层具有2个沿所述第一方向排布的第一开口，所述2个第一开口以所述第一区的中心线为对称轴呈轴对称分布。从而，通过所述半导体结构能够提高集成度。

Description

半导体结构及半导体结构的形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
随着半导体集成电路制造技术的不断进步，性能不断提升的同时也伴随着器件小型化，微型化的进程。越来越先进的制程，要求在尽可能小的区域内实现尽可能多的器件。
然而，现有的半导体结构的集成度仍然较低。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提高半导体结构的集成度。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括若干沿第一方向拼接排布的第一区，每个所述第一区包括器件区以及围绕所述器件区的屏蔽区；位于每个所述屏蔽区上的屏蔽结构，所述屏蔽结构包括屏蔽层，所述屏蔽层具有2个沿所述第一方向排布的第一开口，所述2个第一开口以所述第一区的中心线为对称轴呈轴对称分布。
可选的，所述衬底还包括若干沿第二方向拼接排布的第一区，所述第一方向和所述第二方向互相垂直。
可选的，所述屏蔽层还具有2个沿第二方向排布的第二开口，所述2个第二开口以所述第一区的中心线为对称轴呈轴对称分布。
可选的，所述第一区还包括位于所述器件区和屏蔽区之间的隔离区。
可选的，所述隔离区的宽度范围为0.1微米至3微米。
可选的，所述屏蔽结构还包括位于所述衬底和所述屏蔽层之间若干电互连结构，所述电互连结构用于使所述屏蔽层与所述衬底电互连。
可选的，每个所述电互连结构包括位于所述衬底表面的电互连层，以及1个以上位于所述电互连层表面的导电插塞。
可选的，若干所述电互连结构以所述第一区的中心线为对称轴呈轴对称分布。
可选的，所述衬底上具有若干分立且位于所述屏蔽区的鳍部结构。
可选的，若干所述鳍部结构沿第二方向或者所述第一方向排布，并且若干所述鳍部结构以所述第一区的中心线为对称轴呈轴对称分布，所述第一方向和所述第二方向互相垂直。
可选的，所述鳍部结构的宽度与所述屏蔽区的宽度相同。
可选的，还包括：若干横跨所述鳍部结构，并且位于所述鳍部结构和屏蔽层之间的栅极结构。
可选的，若干所述栅极结构以所述第一区的中心线为对称轴呈轴对称分布。
可选的，所述屏蔽层的材料包括金属材料。
相应的本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括若干沿第一方向拼接排布的第一区，每个所述第一区包括器件区以及围绕所述器件区的屏蔽区；在每个所述屏蔽区的衬底上形成屏蔽结构，所述屏蔽结构包括屏蔽层，所述屏蔽层具有2个沿所述第一方向排布的第一开口，所述2个第一开口以所述第一区的中心线为对称轴呈轴对称分布。
可选的，形成所述屏蔽层的方法包括：在所述屏蔽区上形成屏蔽材料层；在所述屏蔽材料层的表面形成第一图形化层，所述第一图形化层暴露出部分所述屏蔽材料层表面；以所述第一图形化层为掩膜，刻蚀所述屏蔽材料层，直至形成所述第一开口。
可选的，所述衬底还包括若干沿第二方向拼接排布的第一区，所述第一方向和所述第二方向互相垂直。
可选的，所述屏蔽层还具有2个沿第二方向排布的第二开口，所述2个第二开口以所述第一区的中心线为对称轴呈轴对称分布。
可选的，所述第一区还包括位于所述器件区和屏蔽区之间的隔离区。
可选的，所述隔离区的宽度范围为0.1微米至3微米。
可选的，形成所述屏蔽结构的方法还包括：在形成所述屏蔽层之前，在所述屏蔽区上形成若干电互连结构。
可选的，所述电互连结构包括在所述衬底表面形成的电互连层，以及在所述电互连层表面形成的1个以上的导电插塞。
可选的，若干所述电互连结构以所述第一区的中心线为对称轴呈轴对称分布。
可选的，所述衬底上具有若干分立且位于所述屏蔽区的鳍部结构。
可选的，若干所述鳍部结构沿第二方向或者所述第一方向排布，并且若干所述鳍部结构以所述第一区的中心线为对称轴呈轴对称分布，所述第一方向和所述第二方向互相垂直。
可选的，还包括：在形成所述屏蔽结构之前，在所述鳍部结构表面形成若干横跨所述鳍部结构的栅极结构。
可选的，若干所述栅极结构以所述第一区的中心线为对称轴呈轴对称分布。
与现有技术相比，本发明的技术方案具有以下有益效果：
在本发明技术方案提供的半导体结构中，由于所述屏蔽层具有2个沿所述第一方向排布的第一开口，并且所述2个第一开口以所述第一区的中心线为对称轴呈轴对称分布，因此，沿所述第一方向拼接排布的若干第一区中，相邻的所述屏蔽层在拼接后能够形成非封闭结构，从而，通过拼接后形成非封闭结构的屏蔽层以及拼接排布的第一区，能够在减少电磁感应导致的能量损失、提高半导体器件的性能的同时，提高半导体结构的器件密度，以提高半导体结构的集成度。
进一步，由于所述衬底还包括若干沿第二方向拼接排布的第一区，因此，增加了拼接排布的第一区101的数量，有利于更多的提高半导体结构的集成度。
附图说明
图1至图2是一种半导体结构的结构示意图；
图3至图7是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图；
图8是本发明又一实施例的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
如背景技术所述，现有的半导体结构的集成度仍然较低。现结合具体的实施例进行分析说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1至图2是一种半导体结构的结构示意图，图2是图1沿A方向的俯视结构示意图，图1是图2沿B-B1方向的剖面结构示意图。
请参考图1和图2，所述半导体结构包括：衬底10，所述衬底10包括若干第一区(图中未标示)，每个所述第一区包括器件区M、围绕所述器件区M的屏蔽区P、以及位于器件区M和屏蔽区P之间的隔离区N，并且，在每个器件区M的衬底10内具有有源器件(图中未标示)；位于每个所述屏蔽区P的表面的电互连结构21以及围绕所述电互连结构21的第一介质层20，所述第一介质层表面暴露出所述电互连结构21表面；位于所述电互连结构21表面的金属屏蔽层31以及包围所述金属屏蔽层31的第二介质层30。
所述屏蔽金属层31和所述电互连结构21构成屏蔽结构，所述屏蔽结构用于保护所述器件区M中的有源器件，例如，屏蔽各器件区M中的有源器件之间的电磁干扰等。
所述电互连结构21的一端与所述屏蔽区P的衬底10相连，所述电互连结构21的另一端与所述金属屏蔽层31相连，从而，使得金属屏蔽层31与所述屏蔽区P的衬底10电互连。
在上述实施例中，通过使屏蔽金属层31的形状为“C”形，使所述金属金属层31为具有开口的非封闭结构，从而减少了由于封闭结构导致的磁生电效应，以减少电磁感应导致的能量损失。
然而，由于所述屏蔽金属层31的开口非轴对称分布，当各屏蔽区P中的所述金属屏蔽层31之间间距过小时，所述屏蔽金属层31由于开口近似被封闭，容易产生磁生电效应，从而增加电磁感应导致的能量损失，因此，每个所述第一区之间需要保持一定距离，导致所述半导体结构的器件密度较低，从而，降低了半导体结构的集成度。
为解决上述问题，本发明的技术方案提供一种半导体结构，通过在屏蔽区上形成屏蔽层，并且使所述屏蔽层具有2个以所述第一区的中心线为对称轴呈轴对称分布，并且沿所述第一方向排布的第一开口，使得若干沿第一方向拼接排布后的第一区，能够减少电磁感应导致的能量损失，从而，提高半导体器件的性能，同时，提高半导体结构的器件密度，以提高半导体结构的集成度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图7是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
请参考图3和图4，图3是本发明实施例的半导体结构的俯视结构示意图，图4是图3中第一区的局部放大示意图，提供衬底100，所述衬底100包括若干沿第一方向X拼接排布的第一区101，每个所述第一区101包括器件区T以及围绕所述器件区T的屏蔽区R。
所述衬底100的材料为半导体材料。
在本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述器件区T中具有有源器件(未图示)。
在本实施例中，所述衬底100上具有若干分立且位于所述屏蔽区R的鳍部结构102。
在本实施例中，若干所述鳍部结构102沿所述第一方向X排布，并且若干所述鳍部结构102以所述第一区101的中心线CT为对称轴呈轴对称分布。从而，有利于充分利用屏蔽区R的占用面积。
在其他实施例中，若干所述鳍部结构沿第二方向Y排布，所述第二方向Y和所述第一方向X互相垂直。
在本实施例中，所述鳍部结构102的宽度与所述屏蔽区R的宽度相同。
在本实施例中，沿所述第一方向X上，所述鳍部结构102的数量范围为2个～10个。
选择所述鳍部结构102的数量范围的原因在于，若所述鳍部结构102的数量较多，则会使所述第一区101的占用面积太大，不利于提高半导体结构的集成度，若所述鳍部结构102的数量较少，则不利后续形成的屏蔽结构与衬底100之间的电互连，因此，通过选择所述鳍部结构102的数量范围，能够在不影响屏蔽结构与衬底100之间的电互连性能的同时，使所述第一区101的占用面积在合理范围内，从而提高半导体结构的集成度。
在本实施例中，所述衬底100还包括若干沿第二方向Y拼接排布的第一区101，从而，增加了拼接排布的第一区101的数量，有利于进一步提高半导体结构的集成度。
在其他实施例中，衬底不包括若干沿第二方向拼接排布的第一区。
在本实施例中，所述第一区101还包括位于所述器件区T和屏蔽区R之间的隔离区F。从而，通过所述隔离区F，能够使所述器件区T之中的器件与后续屏蔽区R上形成的屏蔽结构之间电绝缘。
在本实施例中，所述隔离区F的宽度CW的范围为0.1微米至3微米。
选择所述宽度CW的范围的原因在于，若所述宽度CW过大，则所述第一区101占用面积较大，不利于提高半导体结构的集成度；若所述宽度CW过小，则器件区T之中的器件与后续屏蔽区R上形成的屏蔽结构之间的电绝缘效果较差，影响半导体结构的电学性能。因此所述宽度CW的范围为0.1微米至3微米，能够在确保器件区T之中的器件，与后续屏蔽区R上形成的屏蔽结构之间的电绝缘效果的同时，使所述第一区101的占用面积在合理范围内，以提高半导体结构的集成度。
请在图4的基础上参考图5，在所述鳍部结构102表面形成若干横跨所述鳍部结构102的栅极结构300。
所述栅极结构300用于增加第一区101的器件密度。
具体而言，在本实施例中，若干所述栅极结构300沿所述第二方向Y排布，并且，若干所述栅极结构300以所述第一区101的中心线CT为对称轴呈轴对称分布。从而，有利于使屏蔽区R的器件密度更平均，以提高半导体图形的图形精度，改善半导体器件的性能。
在其他实施例中，所述栅极结构沿所述第一方向排布。
在本实施例中，形成所述栅极结构300的方法包括：在所述第一区101的衬底100表面以及鳍部结构102表面形成栅极结构材料层(未图示)；在所述栅极结构材料层表面形成第二图形化层(未图示)，所述第二图形化层暴露出部分所述栅极结构材料层的表面；以所述第二图形化层为掩膜，刻蚀所述栅极结构材料层，直至暴露出所述衬底100表面。
形成所述栅极结构材料层的工艺包括沉积工艺、旋涂工艺或外延生长工艺。
刻蚀所述栅极结构材料层的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，所述栅极结构300的材料包括无定型硅。
在其他实施例中，所述栅极结构的材料包括金属材料，例如是钨或钛。
在本实施例中，在形成所述栅极结构300后，去除所述第二图形化层。
后续，在每个所述屏蔽区R的衬底100上形成屏蔽结构。具体形成所述屏蔽结构的过程请参考图6至图7。
请在图5的基础上参考图6，需要说明的是，为了便于理解电互连结构的位置，图6中不表示介质层，在形成所述栅极结构300后，在所述屏蔽区R上形成若干电互连结构310。
所述电互连结构310用于使所述鳍部结构102与后续形成的屏蔽层电互连。
在本实施例中，所述电互连结构310包括在所述衬底100表面形成的电互连层311，以及在所述电互连层311表面形成的1个以上的导电插塞312。
在本实施例中，若干所述电互连结构300以所述第一区101的中心线CT为对称轴呈轴对称分布。从而，有利于充分利用屏蔽区R所占用的面积。
在本实施例中，形成所述电互连层311的方法包括：在所述衬底100表面、所述鳍部结构102表面以及所述栅极结构300表面形成第一介质材料层(未图示)；在所述第一介质材料层表面形成第三图形化层(未图示)，所述第三图形化层暴露出部分相邻的栅极结构300之间的鳍部结构102上的第一介质材料层表面；以所述第三图形化层为掩膜，刻蚀所述第一介质材料层，直至暴露出所述鳍部结构102顶部表面，以形成若干第一电互连结构开口(未图示)和第一介质层(未图示)；在形成所述第一电互连结构开口及所述第一介质层后，去除所述第三图形化层；在去除所述第三图形化层后，在所述第一电互连结构开口内以及所述第一介质层表面形成电互连材料层(未图示)；回刻蚀所述电互连材料层，直至暴露出所述第一介质层表面。
在本实施例中，形成所述第一介质材料层的工艺包括沉积工艺、旋涂工艺或外延生长工艺。
在本实施例中，刻蚀所述第一介质材料层的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，刻蚀所述电互连材料层的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，所述电互连层311的材料包括金属材料，例如钨或者钛等。
在本实施例中，形成所述导电插塞312的方法包括：在形成所述电互连层311后，在所述第一介质层表面以及所述电互连层311顶部表面形成第二介质材料层(未图示)；在所述第二介质材料层表面形成第四图形化层(未图示)，所述第四图形化层暴露出部分所述电互连层311顶部表面上的第二介质材料层表面；以所述第四图形化层为掩膜，刻蚀所述第二介质材料层，直至暴露出所述电互连层311顶部表面，以形成若干第二电互连结构开口(未图示)和第二介质层(未图示)；在形成所述第二电互连结构开口及所述第二介质层后，去除所述第四图形化层；在去除所述第四图形化层后，在所述第二电互连结构开口内以及所述第二介质层表面形成导电插塞材料层(未图示)；回刻蚀所述导电插塞材料层，直至暴露出所述第二介质层表面。
在本实施例中，在形成所述电互连结构310的同时，形成介质层，所述介质层包括所述第一介质层以及第二介质层。从而，通过所述介质层能够实现所述栅极结构300和所述电互连结构310之间的电绝缘。
在本实施例中，形成所述第二介质材料层的工艺包括沉积工艺、旋涂工艺或外延生长工艺。
在本实施例中，刻蚀所述第二介质材料层的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，刻蚀所述导电插塞材料层的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，所述导电插塞312的材料包括金属材料，例如钨或者钛等。
请在图6的基础上参考图7，在形成所述电互连结构310后，在所述屏蔽区R上形成屏蔽层330。
所述屏蔽层330具有2个沿所述第一方向X排布的第一开口331，所述2个第一开口331以所述第一区101的中心线CT为对称轴呈轴对称分布。
所述电互连结构310和所述屏蔽层330构成所述屏蔽结构。
由于所述屏蔽层330具有2个沿所述第一方向X排布的第一开口331，并且所述2个第一开口331以所述第一区101的中心线CT为对称轴呈轴对称分布，因此，沿所述第一方向X拼接排布的若干第一区101中，相邻的所述屏蔽层330在拼接后能够形成非封闭结构，从而，通过拼接后形成非封闭结构的屏蔽层330以及拼接排布的第一区101，能够在减少电磁感应导致的能量损失、提高半导体器件的性能的同时，提高半导体结构的器件密度，以提高半导体结构的集成度。
在本实施例中，形成所述屏蔽层330的方法包括：在所述屏蔽区R上形成屏蔽材料层(未图示)；在所述屏蔽材料层的表面形成第一图形化层(未图示)，所述第一图形化层暴露出部分所述屏蔽材料层表面；以所述第一图形化层为掩膜，刻蚀所述屏蔽材料层，直至形成所述第一开口331。
具体而言，在本实施例中，在所述屏蔽区R上形成屏蔽材料层是指，在屏蔽区R上的介质层表面以及导电插塞312顶部表面形成屏蔽材料层，从而，所述电互连结构310分别与所述鳍部结构102、所述屏蔽层330连接，使得通过所述电互连结构310能够实现所述屏蔽层330与所述衬底100之间的电互连。
在本实施例中，所述屏蔽层330的材料包括金属材料，例如是钨或者钛等。
相应的，本发明实施例还提供一种上述形成方法所形成的半导体结构，请参考图7，包括：衬底100，所述衬底100包括若干沿第一方向X拼接排布的第一区101，每个所述第一区101包括器件区以及围绕所述器件区T的屏蔽区R；位于每个所述屏蔽区R上的屏蔽结构，所述屏蔽结构包括屏蔽层330，所述屏蔽层330具有2个沿所述第一方向X排布的第一开口331，所述2个第一开口331以所述第一区101的中心线CT为对称轴呈轴对称分布。
由于所述屏蔽层330具有2个沿所述第一方向X排布的第一开口331，并且所述2个第一开口331以所述第一区101的中心线CT为对称轴呈轴对称分布，因此，沿所述第一方向X拼接排布的若干第一区101中，相邻的所述屏蔽层330在拼接后能够形成非封闭结构，从而，通过拼接后形成非封闭结构的屏蔽层330以及拼接排布的第一区101，能够在减少电磁感应导致的能量损失、提高半导体器件的性能的同时，提高半导体结构的器件密度，以提高半导体结构的集成度。
所述衬底100的材料为半导体材料。
在本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述器件区T中具有有源器件。
在本实施例中，所述屏蔽层330的材料包括金属材料，例如是钨或者钛等。
在本实施例中，所述衬底100上具有若干分立且位于所述屏蔽区R的鳍部结构102。
在本实施例中，若干所述鳍部结构102沿所述第一方向X排布，并且若干所述鳍部结构102以所述第一区101的中心线CT为对称轴呈轴对称分布。
在其他实施例中，若干所述鳍部结构沿第二方向Y排布，所述第二方向Y和所述第一方向X互相垂直。
在本实施例中，所述鳍部结构102的宽度与所述屏蔽区R的宽度相同。从而，有利于充分利用屏蔽区R所占用的面积。
在本实施例中，沿所述第一方向X上，所述鳍部结构102的数量范围为2个～10个。
选择所述鳍部结构102的数量范围的原因在于，若所述鳍部结构102的数量较多，则会使所述第一区101的占用面积太大，不利于提高半导体结构的集成度，若所述鳍部结构102的数量较少，则不利后续形成的屏蔽结构与衬底100之间的电互连，因此，通过选择所述鳍部结构102的数量范围，能够在不影响屏蔽结构与衬底100之间的电互连性能的同时，使所述第一区101的占用面积在合理范围内，从而提高半导体结构的集成度。
在本实施例中，所述衬底100还包括若干沿第二方向Y拼接排布的第一区101，从而，增加了拼接排布的第一区101的数量，有利于进一步提高半导体结构的集成度。
在其他实施例中，衬底不包括若干沿第二方向拼接排布的第一区。
在本实施例中，所述第一区101还包括位于所述器件区T和屏蔽区R之间的隔离区F。从而，通过所述隔离区F，能够使所述器件区T之中的器件与后续屏蔽区R上形成的屏蔽结构之间电绝缘。
在本实施例中，所述隔离区F的宽度CW的范围为0.1微米至3微米。
选择所述宽度CW的范围的原因在于，若所述宽度CW过大，则所述第一区101占用面积较大，不利于提高半导体结构的集成度；若所述宽度CW过小，则器件区T之中的器件与后续屏蔽区R上形成的屏蔽结构之间的电绝缘效果较差，影响半导体结构的电学性能。因此所述宽度CW的范围为0.1微米至3微米，能够在确保器件区T之中的器件，与后续屏蔽区R上形成的屏蔽结构之间的电绝缘效果的同时，使所述第一区101的占用面积在合理范围内，以提高半导体结构的集成度。
在本实施例中，所述半导体结构还包括：若干横跨所述鳍部结构102，并且位于所述鳍部结构102和屏蔽层330之间的栅极结构300。
所述栅极结构300用于增加第一区101的器件密度。
若干所述栅极结构300沿所述第二方向Y排布，并且，若干所述栅极结构300以所述第一区101的中心线CT为对称轴呈轴对称分布。从而，有利于使屏蔽区R的器件密度更平均，以提高半导体图形的图形精度，改善半导体器件的性能。
在其他实施例中，若干所述栅极结构沿所述第一方向排布。
在本实施例中，所述栅极结构300的材料包括无定型硅。
在其他实施例中，所述栅极结构的材料包括金属材料，例如是钨或钛。
在本实施例中，所述屏蔽结构还包括位于所述衬底100和所述屏蔽层330之间若干电互连结构310。
在本实施例中，所述电互连结构310包括位于所述衬底100表面的电互连层311，以及位于所述电互连层311表面的1个以上的导电插塞312。
在本实施例中，若干所述电互连结构300以所述第一区101的中心线CT为对称轴呈轴对称分布。从而，有利于充分利用屏蔽区R所占用的面积。
在本实施例中，所述电互连层311的材料包括金属材料，例如钨或者钛等。
在本实施例中，所述导电插塞312的材料包括金属材料，例如钨或者钛等。
在本实施例中，所述半导体结构还包括包围所述电互连结构310和所述栅极结构300的介质层，所述介质层的表面暴露出所述导电插塞312的顶部表面。
从而，一方面，通过所述介质层能够实现所述栅极结构300和所述电互连结构310之间的电绝缘，另一方面，所述电互连结构能够310分别与所述鳍部结构102、所述屏蔽层330连接，使得通过所述电互连结构310能够实现所述屏蔽层330与所述衬底100之间的电互连。
图8是本发明又一实施例的半导体结构的形成方法各步骤的剖面结构示意图，本实施例和图3至图7所示实施例的不同点在于屏蔽结构的形成方法和结构不同，因此本实施例在上述实施例的基础上继续对半导体结构的形成过程进行说明。
请在图6的基础上参考图8，在形成所述电互连结构310后，在所述屏蔽区R上形成屏蔽层340。
所述屏蔽层340具有2个沿所述第一方向X排布的第一开口341，所述2个第一开口341以所述第一区101的中心线CT为对称轴呈轴对称分布。
所述屏蔽层340还具有2个沿所述第二方向Y排布的第二开口342，所述2个第二开口342以所述第一区101的中心线CT为对称轴呈轴对称分布。
所述电互连结构310和所述屏蔽层340构成所述屏蔽结构。
由于所述屏蔽层340具有2个沿所述第一方向X排布的第一开口341以及2个沿所述第二方向Y排布的第二开口342，并且所述2个第一开口341和2个第二开口342均以所述第一区101的中心线CT为对称轴呈轴对称分布，因此，不仅沿所述第一方向X和所述第二方向Y拼接排布的若干第一区101中，相邻的所述屏蔽层340在拼接后能够形成非封闭结构，从而，通过拼接后形成非封闭结构的屏蔽层340以及拼接排布的第一区101，能够在减少电磁感应导致的能量损失、提高半导体器件的性能的同时，提高半导体结构的器件密度，以提高半导体结构的集成度。同时，由于屏蔽层340的开口数量增加，能够进一步减少电磁感应导致的能量损失，从而更好的提高半导体器件的性能。
在本实施例中，形成所述屏蔽层340的方法包括：在所述屏蔽区R上形成屏蔽材料层(未图示)；在所述屏蔽材料层的表面形成第五图形化层(未图示)，所述第五图形化层暴露出部分所述屏蔽材料层表面；以所述第五图形化层为掩膜，刻蚀所述屏蔽材料层，直至形成所述第一开口341和第二开口342。
具体而言，在本实施例中，在所述屏蔽区R上形成屏蔽材料层是指，在屏蔽区R上的介质层表面以及导电插塞312顶部表面形成屏蔽材料层，从而，所述电互连结构310分别与所述鳍部结构102、所述屏蔽层340连接，使得通过所述电互连结构310能够实现所述屏蔽层340与所述衬底100之间的电互连。
在本实施例中，所述屏蔽层340的材料包括金属材料，例如是钨或者钛等。
相应的，本发明实施例还提供一种上述形成方法所形成的半导体结构，请参考图8，包括：衬底100，所述衬底100包括若干沿第一方向X拼接排布的第一区101，每个所述第一区101包括器件区以及围绕所述器件区T的屏蔽区R；位于每个所述屏蔽区R上的屏蔽结构，所述屏蔽结构包括屏蔽层340，所述屏蔽层340具有2个沿所述第一方向X排布的第一开口341，所述2个第一开口341以所述第一区101的中心线CT为对称轴呈轴对称分布。
所述屏蔽层340还具有2个沿所述第二方向Y排布的第二开口342，所述2个第二开口342以所述第一区101的中心线CT为对称轴呈轴对称分布。
所述电互连结构310和所述屏蔽层340构成所述屏蔽结构。
由于所述屏蔽层340具有2个沿所述第一方向X排布的第一开口341以及2个沿所述第二方向Y排布的第二开口342，并且所述2个第一开口341和2个第二开口342均以所述第一区101的中心线CT为对称轴呈轴对称分布，因此，不仅沿所述第一方向X和所述第二方向Y拼接排布的若干第一区101中，相邻的所述屏蔽层340在拼接后能够形成非封闭结构，从而，通过拼接后形成非封闭结构的屏蔽层340以及拼接排布的第一区101，能够在减少电磁感应导致的能量损失、提高半导体器件的性能的同时，提高半导体结构的器件密度，以提高半导体结构的集成度。同时，由于屏蔽层340的开口数量增加，能够进一步减少电磁感应导致的能量损失，从而更好的提高半导体器件的性能。
所述衬底100的材料为半导体材料。
在本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述器件区T中具有有源器件。
在本实施例中，所述屏蔽层340的材料包括金属材料，例如是钨或者钛等。
在本实施例中，所述衬底100上具有若干分立且位于所述屏蔽区R的鳍部结构102。
在本实施例中，若干所述鳍部结构102沿所述第一方向X排布，并且若干所述鳍部结构102以所述第一区101的中心线CT为对称轴呈轴对称分布。
在其他实施例中，若干所述鳍部结构沿第二方向Y排布，所述第二方向Y和所述第一方向X互相垂直。
在本实施例中，所述鳍部结构102的宽度与所述屏蔽区R的宽度相同。从而，有利于充分利用屏蔽区R所占用的面积。
在本实施例中，沿所述第一方向X上，所述鳍部结构102的数量范围为2个～10个。
选择所述鳍部结构102的数量范围的原因在于，若所述鳍部结构102的数量较多，则会使所述第一区101的占用面积太大，不利于提高半导体结构的集成度，若所述鳍部结构102的数量较少，则不利后续形成的屏蔽结构与衬底100之间的电互连，因此，通过选择所述鳍部结构102的数量范围，能够在不影响屏蔽结构与衬底100之间的电互连性能的同时，使所述第一区101的占用面积在合理范围内，从而提高半导体结构的集成度。
在本实施例中，所述衬底100还包括若干沿第二方向Y拼接排布的第一区101，从而，增加了拼接排布的第一区101的数量，有利于进一步提高半导体结构的集成度。
在本实施例中，所述第一区101还包括位于所述器件区T和屏蔽区R之间的隔离区F。从而，通过所述隔离区F，能够使所述器件区T之中的器件与后续屏蔽区R上形成的屏蔽结构之间电绝缘。
在本实施例中，所述隔离区F的宽度CW的范围为0.1微米至3微米。
选择所述宽度CW的范围的原因在于，若所述宽度CW过大，则所述第一区101占用面积较大，不利于提高半导体结构的集成度；若所述宽度CW过小，则器件区T之中的器件与后续屏蔽区R上形成的屏蔽结构之间的电绝缘效果较差，影响半导体结构的电学性能。因此所述宽度CW的范围为0.1微米至3微米，能够在确保器件区T之中的器件，与后续屏蔽区R上形成的屏蔽结构之间的电绝缘效果的同时，使所述第一区101的占用面积在合理范围内，以提高半导体结构的集成度。
在本实施例中，所述半导体结构还包括：若干横跨所述鳍部结构102，并且位于所述鳍部结构102和屏蔽层340之间的栅极结构300。
所述栅极结构300用于增加第一区101的器件密度。
若干所述栅极结构300沿所述第二方向Y排布，并且，若干所述栅极结构300以所述第一区101的中心线CT为对称轴呈轴对称分布。从而，有利于使屏蔽区R的器件密度更平均，以提高半导体图形的图形精度，改善半导体器件的性能。
在其他实施例中，若干所述栅极结构沿所述第一方向排布。
在本实施例中，所述栅极结构300的材料包括无定型硅。
在其他实施例中，所述栅极结构的材料包括金属材料，例如是钨或钛。
在本实施例中，所述屏蔽结构还包括位于所述衬底100和所述屏蔽层340之间若干电互连结构310。
在本实施例中，所述电互连结构310包括位于所述衬底100表面的电互连层311，以及位于所述电互连层311表面的1个以上的导电插塞312。
在本实施例中，若干所述电互连结构300以所述第一区101的中心线CT为对称轴呈轴对称分布。从而，有利于充分利用屏蔽区R所占用的面积。
在本实施例中，所述电互连层311的材料包括金属材料，例如钨或者钛等。
在本实施例中，所述导电插塞312的材料包括金属材料，例如钨或者钛等。
在本实施例中，所述半导体结构还包括包围所述电互连结构310和所述栅极结构300的介质层，所述介质层的表面暴露出所述导电插塞312的顶部表面。
从而，一方面，通过所述介质层能够实现所述栅极结构300和所述电互连结构310之间的电绝缘，另一方面，所述电互连结构能够310分别与所述鳍部结构102、所述屏蔽层340连接，使得通过所述电互连结构310能够实现所述屏蔽层340与所述衬底100之间的电互连。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (27)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括若干沿第一方向拼接排布的第一区，每个所述第一区包括器件区以及围绕所述器件区的屏蔽区；
位于每个所述屏蔽区上的屏蔽结构，所述屏蔽结构包括屏蔽层，所述屏蔽层具有2个沿所述第一方向排布的第一开口，所述2个第一开口以所述第一区的中心线为对称轴呈轴对称分布；
其中，所述屏蔽层是电磁屏蔽层，沿所述第一方向拼接排布的若干个第一区中，相邻的所述屏蔽层在拼接后形成非封闭结构。
2.如权利要求1所述的半导体结构，其特征在于，所述衬底还包括若干沿第二方向拼接排布的第一区，所述第一方向和所述第二方向互相垂直。
3.如权利要求2所述的半导体结构，其特征在于，所述屏蔽层还具有2个沿第二方向排布的第二开口，所述2个第二开口以所述第一区的中心线为对称轴呈轴对称分布。
4.如权利要求1所述的半导体结构，其特征在于，所述第一区还包括位于所述器件区和屏蔽区之间的隔离区。
5.如权利要求4所述的半导体结构，其特征在于，所述隔离区的宽度范围为0.1微米至3微米。
6.如权利要求1所述的半导体结构，其特征在于，所述屏蔽结构还包括位于所述衬底和所述屏蔽层之间的若干电互连结构，所述电互连结构用于使所述屏蔽层与所述衬底电互连。
7.如权利要求6所述的半导体结构，其特征在于，每个所述电互连结构包括位于所述衬底表面的电互连层，以及1个以上位于所述电互连层表面的导电插塞。
8.如权利要求6所述的半导体结构，其特征在于，若干所述电互连结构以所述第一区的中心线为对称轴呈轴对称分布。
9.如权利要求1所述的半导体结构，其特征在于，所述衬底上具有若干分立且位于所述屏蔽区的鳍部结构。
10.如权利要求9所述的半导体结构，其特征在于，若干所述鳍部结构沿第二方向或者所述第一方向排布，并且若干所述鳍部结构以所述第一区的中心线为对称轴呈轴对称分布，所述第一方向和所述第二方向互相垂直。
11.如权利要求9所述的半导体结构，其特征在于，所述鳍部结构的宽度与所述屏蔽区的宽度相同。
12.如权利要求9所述的半导体结构，其特征在于，还包括：若干横跨所述鳍部结构，并且位于所述鳍部结构和屏蔽层之间的栅极结构。
13.如权利要求12所述的半导体结构，其特征在于，若干所述栅极结构以所述第一区的中心线为对称轴呈轴对称分布。
14.如权利要求1所述的半导体结构，其特征在于，所述屏蔽层的材料包括金属材料。
15.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括若干沿第一方向拼接排布的第一区，每个所述第一区包括器件区以及围绕所述器件区的屏蔽区；
在每个所述屏蔽区的衬底上形成屏蔽结构，所述屏蔽结构包括屏蔽层，所述屏蔽层具有2个沿所述第一方向排布的第一开口，所述2个第一开口以所述第一区的中心线为对称轴呈轴对称分布；
其中，所述屏蔽层是电磁屏蔽层，沿所述第一方向拼接排布的若干个第一区中，相邻的所述屏蔽层在拼接后形成非封闭结构。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述屏蔽层的方法包括：在所述屏蔽区上形成屏蔽材料层；在所述屏蔽材料层的表面形成第一图形化层，所述第一图形化层暴露出部分所述屏蔽材料层表面；以所述第一图形化层为掩膜，刻蚀所述屏蔽材料层，直至形成所述第一开口。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，所述衬底还包括若干沿第二方向拼接排布的第一区，所述第一方向和所述第二方向互相垂直。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述屏蔽层还具有2个沿第二方向排布的第二开口，所述2个第二开口以所述第一区的中心线为对称轴呈轴对称分布。
19.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一区还包括位于所述器件区和屏蔽区之间的隔离区。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述隔离区的宽度范围为0.1微米至3微米。
21.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述屏蔽结构的方法还包括：在形成所述屏蔽层之前，在所述屏蔽区上形成若干电互连结构。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，所述电互连结构包括在所述衬底表面形成的电互连层，以及在所述电互连层表面形成的1个以上的导电插塞。
23.如权利要求21所述的半导体结构的形成方法，其特征在于，若干所述电互连结构以所述第一区的中心线为对称轴呈轴对称分布。
24.如权利要求15所述的半导体结构的形成方法，其特征在于，所述衬底上具有若干分立且位于所述屏蔽区的鳍部结构。
25.如权利要求24所述的半导体结构的形成方法，其特征在于，若干所述鳍部结构沿第二方向或者所述第一方向排布，并且若干所述鳍部结构以所述第一区的中心线为对称轴呈轴对称分布，所述第一方向和所述第二方向互相垂直。
26.如权利要求24所述的半导体结构的形成方法，其特征在于，还包括：在形成所述屏蔽结构之前，在所述鳍部结构表面形成若干横跨所述鳍部结构的栅极结构。
27.如权利要求26所述的半导体结构的形成方法，其特征在于，若干所述栅极结构以所述第一区的中心线为对称轴呈轴对称分布。
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