CN110610924A - 半导体器件及其形成方法、半导体结构 - Google Patents
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Abstract
一种半导体器件及其形成方法、半导体结构，半导体器件包括：基底，包括衬底、位于衬底上的分立的鳍部以及横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶部和部分侧壁；依次位于基底上的多层屏蔽层，屏蔽层与基底电连接，且相邻两层屏蔽层相互电连接，每一层屏蔽层包括多个间隔排列的同心导电环，且每一层屏蔽层中，导电环相互电连接；接地环，位于基底上，接地环环绕屏蔽层且与屏蔽层电连接。本发明在基底中引入鳍部以及横跨鳍部的栅极结构，使得基底的图形密度和形状能够满足鳍式场效应晶体管的设计规则。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法、半导体结构。
背景技术
在集成电路(IC)中，例如在CMOS射频集成电路(RFIC)中，感应器件是一种重要的电学器件，其性能参数直接影响了集成电路的性能。集成电路中的感应器件大多为平面电感，例如平面螺旋电感。与传统的线绕电感相比，平面电感具有成本低、易于集成、噪声小和功耗低等优点，且平面电感与现有集成电路工艺的兼容性较高。
衡量感应器件性能好坏的一个重要指标是品质因数(Q)，品质因数越高，表征感应器件的性能越好。其中，影响感应器件品质因数的一个重要因素为高频时的衬底损耗(Substrate Loss)。因此通常通过减少衬底损耗的方法来提高感应器件的品质因数。
其中，一种减少衬底损耗的做法是在感应器件和衬底之间设置图案化接地屏蔽(Patterned Ground Shielded，PGS)结构。PGS结构能够屏蔽感应器件的电场线和感应磁场线，使得感应器件所产生的大部分电场线和感应磁场线终止于该PGS结构，而不会进入衬底内，从而减少了衬底损耗。
但是，随着射频集成电路的快速发展，亟需提出一种新的PGS结构，以满足工艺需求。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法、半导体结构，满足射频集成电路的工艺需求。
为解决上述问题，本发明提供一种半导体器件，包括：基底，包括衬底、位于所述衬底上的分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；依次位于所述基底上的多层屏蔽层，所述屏蔽层与所述基底电连接，且相邻两层屏蔽层相互电连接，每一层屏蔽层包括多个间隔排列的同心导电环，且每一层屏蔽层中，所述导电环相互电连接；接地环，位于所述基底上，所述接地环环绕所述屏蔽层且与所述屏蔽层电连接。
相应的，本发明还提供一种半导体器件的形成方法，包括：形成基底，所述基底包括衬底、位于所述衬底上的分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；在所述基底上依次形成多层屏蔽层，所述屏蔽层与所述基底电连接，且相邻两层屏蔽层相互电连接，每一层屏蔽层包括多个间隔排列的同心导电环，且每一层屏蔽层中，所述导电环相互电连接；在所述基底上形成接地环，所述接地环环绕所述屏蔽层且与所述屏蔽层电连接。
相应的，本发明还提供一种半导体结构，包括：感应器件；本发明所述的半导体器件，所述半导体器件位于所述感应器件下方。
与现有技术相比，本发明的技术方案具有以下优点：
本发明所述半导体器件的基底包括衬底、位于所述衬底上的分立的鳍部以及横跨所述鳍部的栅极结构，本发明通过引入条形的鳍部以及横跨所述鳍部的栅极结构，使得所述基底的图形密度和形状能够满足鳍式场效应晶体管的设计规则(DR，Design Rule)。
可选方案中，所述鳍部的延伸方向为第一方向，垂直于所述第一方向的为第二方向，所述基底还包括位于衬底上的第一介质层、以及位于所述第一介质层内的第一导电结构和第二导电结构，所述第一导电结构沿所述第二方向延伸且与所述栅极结构对应的所述源漏掺杂区电连接，所述第二导电结构沿所述第一方向延伸且与同一鳍部上的所述栅极结构电连接，且所述第二导电结构和所述第一导电结构电连接；通过所述第一导电结构和第二导电结构，不仅有利于提高所述基底的图形密度，使得所述基底的图形密度能够满足设计规则，且还能够使所述鳍部和栅极结构与所述接地环实现电连接，从而使所有鳍部和栅极结构能够接地，进而实现屏蔽结构的屏蔽效果。
附图说明
图1是一种半导体器件的俯视图；
图2是图1所示半导体器件中图形化结构的俯视图；
图3是本发明半导体器件一实施例的俯视图；
图4是图3中虚线框B的放大图；
图5是图4中虚线框D的放大图；
图6是图5中沿F1F2割线的剖视图；
图7是图3中虚线框C的放大图；
图8是图7中虚线框E的放大图；
图9是图8中沿G1G2割线的剖视图；
图10是本发明半导体结构一实施例的俯视图；
图11是图10未示意出导电环结构的俯视图；
图12是具有本发明半导体器件的感应器件、不具有屏蔽结构的感应器件以及一种具有半导体器件的感应器件处于不同频率下的Q值曲线图。
具体实施方式
由背景技术可知，随着射频集成电路的快速发展，亟需提出一种新的PGS结构，以满足射频集成电路的工艺需求。现结合一种半导体器件分析目前PGS结构难以满足工艺需求的原因。
参考图1，示出了一种半导体器件的俯视图。为了便于图示，结合参考图2，
图2是图1所示半导体器件中图形化结构的俯视图。
所述PGS结构包括：图形化结构10，所述图形化结构10包括有源(AA)层以及位于所述有源层上的栅极结构，且所述栅极结构与所述有源层相重叠；接地环30，包围所述图形化结构10；多层屏蔽层20，依次位于所述图形化结构10上且与所述图形化结构10电连接，每一层屏蔽层20包括多个间隔排列的同心导电环25；互连线40，沿所述导电环25的径向贯穿多个所述导电环25，且所述互连线40与所述接地环30电连接。
随着集成电路特征尺寸的持续减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，例如鳍式场效应晶体管(FinFET)。当在射频集成电路中引入鳍部结构后，所述图形化结构10的图形密度和形状则难以满足FinFET的设计规则。
为了解决所述技术问题，本发明在基底中引入条形的鳍部以及横跨所述鳍部的栅极结构，使得所述基底的图形密度和形状能够满足鳍式场效应晶体管的设计规则。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3是本发明半导体器件一实施例的俯视图。
参考图3，并结合参考图4至图9，图4是图3中虚线框B的放大图，图5是图4中虚线框D的放大图，图6是图5中沿F1F2割线的剖视图，图7是图3中虚线框C的放大图，图8是图7中虚线框E的放大图，图9是图8中沿G1G2割线的剖视图。其中，为了便于图示，图5和图7中未示意出第一介质层和第二介质层。
所述半导体器件包括：基底100(如图3所示)，所述基底100包括衬底110(如图5或图7所示)、位于所述衬底110上的分立的鳍部120(如图5或图7所示)以及横跨所述鳍部120的栅极结构130(如图5或图7所示)，所述栅极结构130覆盖所述鳍部120的部分顶部和部分侧壁。
在形成所述半导体器件的实际工艺过程中，所述半导体器件通常与CMOS晶体管集成在同一个衬底110上，因此所述半导体器件和所述CMOS晶体管在同一制造工艺中形成。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，在所述CMOS晶体管的制造工艺中，引入了鳍式场效应晶体管，所述鳍部120用于提供所述鳍式场效应晶体管的沟道，所述栅极结构130用于控制所述鳍式场效应晶体管沟道的导通和截断。相应的，所述半导体器件的鳍部120和栅极结构130能够在形成所述鳍式场效应晶体管的工艺过程中同时形成。
本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟，所述鳍部的材料还可以与所述衬底的材料不同。
所述栅极结构130的类型根据所述鳍式场效应晶体管的实际需求而定。在实际工艺中，所述鳍式场效应晶体管采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，因此本实施例中，所述半导体器件的栅极结构130为金属栅结构(MetalGate)。在其他实施例中，所述半导体器件的栅极结构还可以为多晶硅栅结构。
本实施例中，所述半导体器件包括屏蔽结构。所述半导体器件设于感应器件(例如电感)的下方，所述屏蔽结构用于屏蔽所述感应器件的电场线和感应磁场线，使得感应器件所产生的大部分电场线和感应磁场线终止于所述屏蔽结构，而不会进入所述衬底110内，从而减少衬底110损耗。
具体地，所述屏蔽结构为图案化接地屏蔽结构。
需要说明的是，在所述CMOS晶体管的制造工艺中，为了保证具有足够的制程窗口(Process Window)，需使位于所述衬底110上的鳍部120和栅极结构130的形状和图形密度满足设计规则。因此，本实施例中，通过在所述半导体器件的基底100中引入所述鳍部120和栅极结构130，不仅能够保障所述半导体器件的形成，还使得所述基底100的图形密度和形状能够满足鳍式场效应晶体管的设计规则，相应有利于提高所述半导体器件和CMOS晶体管的制作工艺兼容性。
而且，与具有平面基底的半导体器件相比(即与具有相重叠的有源层和栅极结构的半导体器件相比)，通过引入条形的鳍部以及横跨所述鳍部的栅极结构，还有利于减小涡流面积，相应减小所述屏蔽结构在工作工程中产生的涡流，从而减小衬底损耗，有利于降低感应器件的Q值。
本实施例中，所述鳍部120的数量为多根且相互平行，相应的，所述栅极结构130的数量为多个且相互平行。具体地，所述鳍部120的延伸方向为第一方向(如图3中xx1方向所示)，平行于所述衬底110表面且垂直于所述第一方向的为第二方向(如图3中yy1方向所示)，每个栅极结构130沿所述第二方向横跨一根鳍部120。在其他实施例中，根据实际工艺需求，每个栅极结构还可以沿所述第二方向横跨多根鳍部。
继续参考图5、图6、图8和图9，所述基底100还包括：源漏掺杂区135，位于所述栅极结构130两侧的鳍部120内；第一介质层101，位于所述栅极结构130露出的衬底110上，所述第一介质层101覆盖所述栅极结构130和源漏掺杂区135；位于所述第一介质层101内的第一导电结构140，所述第一导电结构140沿所述第二方向(如图3中yy1方向所示)延伸且与所述栅极结构130对应的源漏掺杂区135电连接；位于所述第一介质层101内的第二导电结构150，所述第二导电结构150沿所述第一方向(如图3中xx1方向所示)延伸且与同一鳍部120上的所述栅极结构130电连接，且所述第二导电结构150和所述第一导电结构140电连接。
需要说明的是，为了便于图示，图6中仅示意出了图5中的部分结构。
本实施例中，所述半导体器件的源漏掺杂区135在鳍式场效应晶体管的形成过程中形成，因此所述源漏掺杂区135的掺杂类型可以为N型或P型。
所述第一介质层101用于对相邻器件起到隔离作用。所述第一介质层101的材料为绝缘材料，所述第一介质层101的材料可以包括氧化硅、氮化硅、氮氧化硅、低k介质材料或超低k介质材料中的一种或多种组合。本实施例中，所述第一介质层101的材料为氧化硅。
所述第一导电结构140和第二导电结构150的材料为导电材料，所述导电材料可以为Cu、W或Al。所述第一导电结构140和第二导电结构150不仅能够起到电性连接的作用，且通过所述第一导电结构140和第二导电结构150，还有利于使所述基底100具有足够的图形密度，从而保证所述基底100的图形密度能够满足设计规则。
本实施例中，所述第二导电结构150沿所述第一方向(如图3中xx1方向所示)延伸且与同一鳍部120上的所述栅极结构130电连接，因此所述第二导电结构150位于所述第一介质层101内且与所述栅极结构130电连接，所述第二导电结构150还覆盖所述第一介质层101的部分顶部并沿所述第一方向延伸，从而使所述第二导电结构150沿所述第一方向电连接多个栅极结构130。
需要说明的是，所述第二导电结构150和所述第一导电结构140电连接，为了简化形成所述第二导电结构150和第一导电结构140的工艺步骤、降低工艺成本，在同一工艺步骤中形成所述第二导电结构150和所述第一导电结构140；相应的，所述第二导电结构150和所述第一导电结构140为一体结构。
继续参考图3至图9，所述半导体器件还包括：依次位于所述基底100上的多层屏蔽层200(如图3所示)，所述屏蔽层200与所述基底100电连接，且相邻两层屏蔽层200相互电连接，每一层屏蔽层200包括多个间隔排列的同心导电环210，且每一层屏蔽层200中，所述导电环210相互电连接；接地环300，位于所述基底100上，所述接地环300环绕所述屏蔽层200且与所述屏蔽层200电连接。
所述多层屏蔽层200和接地环300用于构成屏蔽结构，所述接地环300环绕所述屏蔽层200且与所述屏蔽层200电连接，所述接地环300用于将所述屏蔽层200中产生的噪音电流接地。
本实施例中，所述多层屏蔽层200的结构相同，且所述多层屏蔽层200在所述衬底110上的投影相重合，也就是说，下一层屏蔽层200位于上一层屏蔽层200的正下方。通过采用多层蔽层200，有效减小了所述屏蔽层200和所述基底100之间的耦合电容和耦合电感。其中，相邻两层屏蔽层200相互电连接，且所述屏蔽层200与所述接地环300电连接，因此在感应器件工作时，上一层屏蔽层200产生的噪音电流能够传输到下一层屏蔽层200直至传输至所述接地环300，从而能够抑制交互噪音(cross talk noise)的产生。
为此，所述导电环210和接地环300的材料均为导电材料。本实施例中，所述导电环210的材料为Cu、W或Al，所述接地环300的材料为Cu、W或Al。
本实施例中，所述导电环210的形状为八边形，从而有利于保证所述屏蔽结构对感应器件的电场线和感应磁场线产生均匀屏蔽。在其他实施例中，所述导电环的形状还可以为三角形、正方形或圆形。
本实施例中，由于沿感应器件最外侧指向感应器件中心的方向上，感应器件的电场和感应磁场逐渐增强，因此在同一层屏蔽层200中，沿所述接地环300指向所述导电环210中心的方向(即沿最外圈导电环210指向最内圈导电环210的方向)，相邻所述导电环210的间距逐渐减小，从而使所述屏蔽层200的阻值逐渐增大，进而降低所述屏蔽层200出现导电问题的概率。
需要说明的是，结合参考图6和图9，所述半导体器件还包括：位于所述第一介质层101上的第二介质层102，所述第二介质层102覆盖所述第一导电结构140和第二导电结构150；位于所述第二介质层102内的第三导电结构160(如图6所示)，所述第三导电结构160电连接所述第一导电结构140和第二导电结构150。相应的，本实施例中，所述多层屏蔽层200位于所述第二介质层102上，且所述第三导电结构160与最底层的屏蔽层200电连接。
所述第二介质层102用于对相邻第一导电结构140、相邻第二导电结构150以及相邻第三导电结构160起到隔离作用。所述第二介质层102的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、低k介质材料或超低k介质材料中的一种或多种组合。本实施例中，所述第二介质层102的材料为氧化硅。
所述第三导电结构160的材料为导电材料，所述导电材料可以为Cu、W或Al。
需要说明的是，由于所述第一导电结构140沿所述第二方向延伸且与所述栅极结构130对应的源漏掺杂区135电连接，所述第二导电结构150沿所述第一方向延伸且与同一鳍部120上的栅极结构130电连接，且所述第二导电结构150和第一导电结构140电连接，所述第三导电结构160电连接所述第一导电结构140和第二导电结构150，因此通过所述第三导电结构160，使所有鳍部120和栅极结构130与最底层的屏蔽层200实现电连接。
由于相邻两层屏蔽层200相互电连接，所述接地环300与所述屏蔽层200电连接，因此所有鳍部120和栅极结构130能够与所述多层屏蔽层200和所述接地环300实现电连接，从而使得所有鳍部120和栅极结构130通过所述接地环300均接地，进而实现所述图案化接地屏蔽结构的屏蔽效果。
需要说明的是，为了降低工艺成本、减少工艺时间，所述第三导电结构160可仅位于所述屏蔽层200正下方的第二介质层102内，并根据图形密度的需求，合理设定所述第三导电结构160的数量。
本实施例中，为了减少形成所述屏蔽结构的工艺时间和工艺成本，所述接地环300为单层结构，所述接地环300与最底层的屏蔽层200位于同一平面内且电连接。由于相邻两层屏蔽层200相互电连接，因此通过使所述接地环300与最底层的屏蔽层200实现电连接的方式，即可使每一层屏蔽层200均能与所述接地环300电连接。
在其他实施例中，所述接地环还可以为叠层结构。具体地，相邻两层接地环相互电连接，所述接地环与所述屏蔽层一一对应，每一层接地环与相对应的屏蔽层位于同一平面内且电连接。
还需要说明的是，本实施例中，任意一个导电环210包括至少两个间隔排列的子导电环215(如图3所示)。所述导电环210由至少两个平行的子导电环215构成，提高了每一个导电环210的面积，以增加所述屏蔽层200产生的噪音电流的传输路径，从而使得产生的噪音电流能够以更快的速度传输至所述接地环300，进而减小所述屏蔽层200对感应器件的Q值的影响。
继续参考图6和图9，本实施例中，所述屏蔽结构还包括：覆盖所述第二介质层102的第三介质层103；若干个第四导电结构170，位于相邻两层导电环210之间的所述第三介质层103内。
需要说明的是，为了便于图示，图6中仅示意出了两层导电环210以及位于所述两层导电环210之间的第四导电结构170。
在所述多层屏蔽层200中，上一层屏蔽层200与相邻的下一层屏蔽层200之间相互平行且相隔离，所述屏蔽层200与所述接地环300之间、相邻层屏蔽层200之间、以及相邻导电环210之间通过所述第三介质层103相隔离，相邻两层导电环210通过所述第四导电结构170实现电连接。
具体地，所述第三导电结构160电连接所述第一导电结构140和第二导电结构150，所述第三导电结构160与最底层的屏蔽层200(如图3所示)电连接，所述第四导电结构170电连接相邻两层导电环210，且所述接地环300与所述屏蔽层200电连接，因此通过所述第一导电结构140、第二导电结构150、第三导电结构160和所述第四导电结构170，使得上一层屏蔽层200产生的噪音电流可以传输至下一层屏蔽层200，直至传输至所述接地环300，且使所有鳍部120和栅极结构130均接地。
所述第三介质层103的材料为绝缘材料。所述第三介质层的材料可以包括氧化硅、氮化硅、氮氧化硅、低k介质材料或超低k介质材料中的一种或多种组合。本实施例中，所述第三介质层103的材料为氧化硅。
所述第四导电结构170的材料为导电材料。本实施例中，所述导电材料可以为Cu、W或Al。
需要说明的是，所述屏蔽层200还包括：互连线350(如图3所示)，所述互连线350沿所述导电环210的径向电连接所述多个导电环210，且还电连接位于所述导电环210同层的接地环300。
所述互连线350与接地环300电连接，所述互连线350还与所有导电环210电连接，从而实现所述接地环300与所有屏蔽层200的电连接。为此，所述互连线350的材料为导电材料。本实施例中，所述互连线350的材料为Cu、W或Al。
所述互连线350沿所述导电环210的径向电连接所述多个导电环210，有利于避免出现所述屏蔽结构中金属层密度过大的问题，从而减小所述屏蔽结构对感应器件的能量损耗，进而有利于提高感应器件的Q值。
本实施例中，所述接地环300为单层结构，所述接地环300与最底层的屏蔽层200位于同一平面内且电连接，因此最底层屏蔽层200的互连线350电连接所述最底层屏蔽层200的导电环210和所述接地环300，剩余互连线350电连接相对应屏蔽层200中的导电环210。具体地，每一层屏蔽层200中，所述互连线350与相对应的所述导电环210位于同一平面内。
需要说明的是，为了降低形成所述互连线350、导电环210和接地环300的工艺难度和成本，减少光罩的使用，所述最底层的互连线350、最底层的导电环210和所述接地环300为一体结构，且剩余互连线350与相对应屏蔽层200中的导电环210为一体结构，从而能够在同一工艺步骤中形成所述最底层的互连线350、最底层的导电环210和所述接地环300，在同一工艺步骤中形成位于所述最底层的互连线350上方的互连线350以及相对应屏蔽层200中的导电环210。而且，通过采用一体结构的方式，也有利于避免出现所述屏蔽结构中的金属层密度过大的问题，从而减小所述屏蔽结构对感应器件的能量损耗，进而提高感应器件的Q值。
相应的，在其他实施例中，当所述接地环为叠层结构时，所述互连线与相对应层的屏蔽层和接地环为一体结构。
还需要说明的是，在其他实施例中，所述互连线还可以位于所述导电环上方。在这种情况下，所述第四导电结构则位于每一层屏蔽层的导电环和互连线之间的第三介质层内，以实现所述导电环和互连线的电连接；相应的，下一层屏蔽层的互连线与上一层屏蔽层的导电环实现电连接，从而实现相邻两层导电环的电连接。
此外，一条互连线350电连接的多个导电环210之间形成有多个耦合电容，一条互连线350将所述多个耦合电容电连接，相当于将所述多个耦合电容串联，串联后总的耦合电容视为所述衬底110与感应器件之间的寄生电容；减小寄生电容，相应能减小屏蔽结构对感应器件的能量损耗，从而提高感应器件的Q值。
本实施例中，为了在有效减小寄生电容的同时，使所述屏蔽层200的图形密度能够满足设计规则，所述导电环210的数量为十三个，任意一个导电环210的子导电环215的数量为两个。所述导电环210和子导电环215的数量可以根据实际工艺而定，从而使所述屏蔽层200的图形密度满足设计规则。
需要说明的是，所述多层屏蔽层200和接地环300实现电连接，从而增加了所述半导体器件的金属层密度，所述半导体器件的金属层密度至少能够达到10％，使所述半导体器件的金属层密度满足设计规则和工艺需求(在进行布局设计时，感应器件下方需要放置一定数量的金属层以满足工艺需求，金属层密度达不到要求，可能会对电感的厚度和宽度产生影响，从而导致感应器件的设计需要改变)。
如图3所示，每一层屏蔽层200具有多个等间隔分布的开口211，所述开口211沿所述导电环210的径向贯穿所述多个导电环210，所述开口211将每个所述导电环210分为相互隔离的多个导电环单元250。
通过将每个所述导电环210分为相互隔离的多个导电环单元250，有利于减小每一个导电环210的阻值，从而减小屏蔽结构的寄生电阻，进而提高感应器件的Q值；而且将每个导电环210分为相互隔离的多个导电环单元250，还能有效抑制感应器件产生的磁场在屏蔽结构内产生的感应电流在所述导电环210内形成涡流，从而降低屏蔽结构对感应器件的能量损耗，进而提高感应器件的Q值。
所述开口211的数量越多，提高感应器件Q值的效果越好。但是，如果所述开口211的数量过多，则会导致过多的感应磁场线通过所述开口211进入所述衬底110中，反而会降低所述屏蔽结构的屏蔽效果。为此，本实施例中，所述开口211的数量为两个至八个。
具体地，如图3所示，所述开口211的数量为两个，所述开口211沿径向相对设置，所述两个开口211将每个所述导电环210分割成左右对称的两个导电环单元250。将所述开口211的数量设定为两个，也能较好地降低所述屏蔽结构对感应器件的能量损耗，以提高感应器件的Q值。
本实施例中，所述开口211将每个所述导电环210分割成相互隔离且对称设置的半环状第一导电环单元251(如图3所示)和半环状第二导电环单元252(如图3所示)，所述第一导电环单元251和第二导电环单元252相互断开且沿A1A2线(如图3所示)轴对称，且每一层屏蔽层200中，所述第一导电环单元251之间相互电连接、所述第二导电环单元252之间相互电连接。
相应的，上层屏蔽层200中的第一导电环单元251相应与下层屏蔽层200中的第一导电环单元251电连接，上层屏蔽层200中的第二导电环单元252相应与下层屏蔽层200中的第二导电环单元252电连接，从而使得所述第一导电环单元251和第二导电环单元252产生的噪音电流能分别向下传输至所述接地环300，进而有利于提高噪音电流的传输效率。
由于所述开口211将每个所述导电环210分为相互隔离的多个导电环单元250，因此所述互连线350需与所述导电环210中的每一个导电环单元250电连接。具体地，所述互连线350需与所述导电环210中的每一个第一导电环单元251和每一个第二导电环单元252电连接。
本实施例中，所述互连线350的数量与所述开口211的数量相等。因此，在同一层屏蔽层200中，所有第一导电环单元251与一条互连线350电连接，所有第二导电环单元252与另一条互连线350电连接。
需要说明的是，所述互连线350在所述导电环单元250的中点位置处与所述导电环单元250电连接，即所述互连线350与所述导电环单元250的电连接位置位于所述导电环单元250的二分之一处。
相应的，所述互连线350将所述导电环单元250分为两个部分，所述导电环单元250的两个部分关于所述互连线350轴对称，从而使得所述导电环单元250的两个部分到所述接地环300的路径相同，能够提高了所述屏蔽结构的屏蔽效果均一性，且还可以满足感应器件(例如差分电感)的特别要求。
需要说明的是，本实施例中，所述开口211正下方的衬底110区域作为隔离区Ⅱ(如图3所示)，所述开口211两侧正下方的衬底110区域作为单元屏蔽区Ⅰ(如图3所示)，所述鳍部120形成于所述单元屏蔽区Ⅰ的衬底110上，也就是说，所述开口211正下方的衬底110上未形成有所述鳍部120，从而有利于减小涡流，进而提高感应器件的Q值。
相应的，本发明还提供了一种半导体器件的形成方法。
继续参考图3至图9，所述形成方法包括：形成基底100(如图3所示)，所述基底100包括衬底110(如图5所示)、位于所述衬底110上的分立的鳍部120(如图5所示)以及横跨所述鳍部120的栅极结构130(如图5所示)，所述栅极结构130覆盖所述鳍部120的部分顶部和部分侧壁。
在形成所述半导体器件的实际工艺过程中，所述半导体器件通常与CMOS晶体管集成在同一个衬底110上，因此所述半导体器件和所述CMOS晶体管在同一制造工艺中形成。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，在所述CMOS晶体管的制造工艺中，引入了鳍式场效应晶体管，所述鳍部120用于提供所述鳍式场效应晶体管的沟道，所述栅极结构130用于控制所述鳍式场效应晶体管沟道的导通和截断。所述半导体器件的鳍部120和栅极结构130相应在形成所述鳍式场效应晶体管的工艺过程中同时形成。
本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟，所述鳍部的材料还可以与所述衬底的材料不同。
所述栅极结构130的类型根据所述鳍式场效应晶体管的实际需求而定。在实际工艺中，所述鳍式场效应晶体管采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，因此本实施例中，所述栅极结构130为金属栅结构。在其他实施例中，所述栅极结构还可以为多晶硅栅结构。
本实施例中，所述半导体器件包括屏蔽结构。所述屏蔽结构设于感应器件的下方，用于屏蔽感应器件的电场线和感应磁场线，使得感应器件所产生的大部分电场线和感应磁场线终止于所述屏蔽结构，而不会进入所述衬底110内，从而减少了衬底110损耗。具体地，所述屏蔽结构为图案化接地屏蔽结构。
需要说明的是，在所述CMOS晶体管的制造工艺中，为了保证具有足够的制程窗口，需使所述衬底110上的鳍部120和栅极结构130的形状和图形密度满足设计规则。因此，本实施例中，通过在所述屏蔽结构所对应区域的所述衬底110上设置所述鳍部120和栅极结构130，不仅能够保障所述屏蔽结构的形成，还使得所述基底100的图形密度和形状能够满足鳍式场效应晶体管的设计规则，相应还有利于提高所述半导体器件和CMOS晶体管的制作工艺兼容性。
而且，与具有平面基底的半导体器件相比(即与具有相重叠的有源层和栅极结构的半导体器件相比)，通过引入条形的鳍部120以及横跨所述鳍部120的栅极结130，还能减小涡流面积，因此能够减小所述屏蔽结构在工作工程中产生的涡流，从而减小衬底110损耗，有利于降低感应器件的Q值。
本实施例中，所述鳍部120的数量为多根且相互平行，相应的，所述栅极结构130的数量为多个且相互平行。具体地，所述鳍部120的延伸方向为第一方向(如图3中xx1方向所示)，垂直于所述第一方向的为第二方向(如图3中yy1方向所示)，每个栅极结构130沿所述第二方向横跨一根鳍部120。在其他实施例中，根据实际工艺需求，每个栅极结构还可以横跨多根鳍部。
需要说明的是，形成所述基底的步骤还包括：在所述栅极结构130两侧的鳍部120内形成源漏掺杂区135(如图6或图9所示)；形成所述源漏掺杂区135后，所述栅极结构130露出的衬底110上形成第一介质层101(如图6或图9所示)，所述第一介质层101覆盖所述栅极结构130和源漏掺杂区135；在所述第一介质层101内形成第一导电结构140(如图6所示)，所述第一导电结构140沿所述第二方向延伸且与所述栅极结构130对应的所述源漏掺杂区135电连接；在所述第一介质层101内形成第二导电结构150(如图6所示)，所述第二导电结构150沿所述第一方向延伸且与同一鳍部120上的所述栅极结构130电连接，且所述第二导电结构150和所述第一导电结构140电连接。
所述第一介质层101用于对相邻器件起到隔离作用。所述第一介质层101的材料为绝缘材料，所述第一介质层101的材料可以包括氧化硅、氮化硅、氮氧化硅、低k介质材料或超低k介质材料中的一种或多种组合。本实施例中，所述第一介质层101的材料为氧化硅。
所述第一导电结构140和第二导电结构150的材料为导电材料，所述导电材料可以为Cu、W或Al。所述第一导电结构140和第二导电结构150不仅能够起到电性连接的作用，且通过所述第一导电结构140和第二导电结构150，还有利于使所述基底100具有足够的图形密度，从而保证所述基底100的图形密度能够满足设计规则。
继续参考图3至图9，形成所述基底100后，在所述基底100上依次形成多层屏蔽层200(如图3所示)，所述屏蔽层200与所述基底100电连接，且相邻两层屏蔽层200相互电连接，每一层屏蔽层200包括多个间隔排列的同心导电环210(如图3所示)，且每一层屏蔽层200中，所述导电环210相互电连接；在所述基底100上形成接地环300，所述接地环300环绕所述屏蔽层200且与所述屏蔽层200电连接。
通过使所述屏蔽层200的层数为多层，有效减小了所述屏蔽层200和基底100之间的耦合电容和耦合感应器件。其中，相邻两层屏蔽层200相互电连接，且所述屏蔽层200与所述接地环300电连接，因此在感应器件工作时，上一层屏蔽层200产生的噪音电流能够传输到下一层屏蔽层200直至传输至所述接地环300，从而能够抑制交互噪音的产生。为此，所述导电环210和接地环300的材料均为导电材料。本实施例中，所述导电环210的材料为Cu、W或Al，所述接地环300的材料为Cu、W或Al。
本实施例中，所述导电环210的形状为八边形，从而有利于保证所述屏蔽结构对感应器件的电场线和感应磁场线产生均匀屏蔽。在其他实施例中，所述导电环的形状还可以为三角形、正方形或圆形。
需要说明的是，结合参考图6和图9，在形成所述屏蔽层200和接地环300之前，还包括：在所述第一介质层101上形成第二介质层102，所述第二介质层102覆盖所述第一导电结构140和第二导电结构150；在所述第二介质层102内形成第三导电结构160，所述第三导电结构160电连接所述第一导电结构140和第二导电结构150。相应的，形成所述屏蔽层200的步骤包括：在所述第二介质层102上形成所述屏蔽层200，且最底层的屏蔽层200与所述第三导电结构160电连接。
由于所述第一导电结构140沿所述第二方向延伸且与所述栅极结构130对应的所述源漏掺杂区135电连接，所述第二导电结构150沿所述第一方向延伸且与同一鳍部120上的所述栅极结构130电连接，且所述第二导电结构150和所述第一导电结构140电连接，所述第三导电结构160电连接所述第一导电结构140和第二导电结构150，因此通过所述第三导电结构160，使所有鳍部120和栅极结构130与最底层的屏蔽层200实现电连接。
由于相邻两层屏蔽层200相互电连接，所述接地环300和屏蔽层200电连接，因此所有鳍部120和栅极结构130能够与所述多层屏蔽层200和接地环300实现电连接，从而使得所有鳍部120和栅极结构130均接地。
本实施例中，所述多层屏蔽层200中的上一层屏蔽层200与相邻的下一层屏蔽层200之间相互平行且相隔离，所述屏蔽层200与所述接地环300间、相邻层屏蔽层200之间、以及相邻导电环210之间通过第三介质层103相隔离，相邻两层导电环210通过第四导电结构170实现电连接。
需要说明的是，为了便于图示，图6中仅示意出了两层导电环210以及位于所述两层导电环210之间的第四导电结构170。
具体地，在所述第二介质层102上形成底层屏蔽层，所述底层屏蔽层与所述第三导电结构160电连接；形成覆盖所述底层屏蔽层和第二介质层102的第一层间介质层；在所述第一层间介质层内形成第四导电结构170；在所述第一层间介质层上形成第二屏蔽层，所述第二屏蔽层与所述第一层间介质层内的第四导电结构170电连接；……；形成覆盖所述第N-1(N≥3)屏蔽层和第N-2(N≥3)层间介质层的第N-1(N≥3)层间介质层；在所述第N-1(N≥3)层间介质层内形成第四导电结构170；在所述第N-1(N≥3)层间介质层上形成第N屏蔽层(即顶层屏蔽层)，所述第N屏蔽层与所述第N-1(N≥3)层间介质层内形的第四导电结构170电连接；形成覆盖所述第N屏蔽层和第N-1(N≥3)层间介质层的第N(N≥3)层间介质层。本实施例中，所述底层屏蔽层、第二屏蔽层、……、第N-1屏蔽层和顶层屏蔽层构成所述多层屏蔽层200，所述第一层间介质层、……、第N-1层间介质层和第N层间介质层构成所述第三介质层103。
对所述屏蔽层200和接地环300的具体描述，请参考前述实施例中的相应描述，本实施例不再赘述。
本发明还提供一种具有前述半导体器件的半导体结构。
结合参考图10和图11，图10是本发明半导体结构一实施例的俯视图，图11是图10未示意出导电环结构的俯视图。
所述半导体结构包括：感应器件(Inductor Device)400；本发明所述的半导体器件(未标示)，所述半导体器件位于所述感应器件400下方。
本实施例中，所述感应器件400位于所述半导体器件顶部的第三介质层103(如图6或图9所示)上，从而实现所述感应器件400和屏蔽结构的隔离。
所述感应器件400为射频无源器件。本实施例中，所述感应器件400为电感。具体地，所述感应器件400为平面螺旋电感，所述金属体层402延伸的螺旋环的数量至少为2个。在其他实施例中，所述感应器件还可以为其它能够产生磁场并在衬底内形成涡流的电子器件，例如变压器或巴伦等。
所述感应器件400的形状可以为三角形、正方形、圆形或八边形。本实施例中，所述感应器件400的形状与所述屏蔽结构中屏蔽层200的形状相同，所述感应器件400的形状为八边形。在其他实施例中，所述感应器件的形状与所述屏蔽层的形状还可以不相同。
本实施例中，所述金属体层402延伸的螺旋环的数量为2个。具体地，所述感应器件400为三端差分电感，所述感应器件400通常包括中空区(未标示)以及环绕所述中空区的绕线区(未标示)，所述感应器件400包括输入端401(如图11所示)、金属体层402(如图11所示)、输出端403(如图11所示)和中心抽头405(如图11所示)，所述输入端401、金属体层402和输出端403位于所述绕线区，所述金属体层402在所述绕线区从所述输入端401呈螺旋环状延伸至所述输出端403，所述中空区为空白区，即所述中空区不存在任何金属。其中，所述输出端403通过位于所述金属体层402底部的互连金属线(图未示)以及与所述金属体层402一端相连的外连接金属线404引至与所述输入端401对应的位置，所述互连金属线一端与所述输出端403电连接，另一端与所述外连接金属线404电连接，所述外连接金属线404以及与所述输入端401连接的部分金属体层402对称地分布在螺旋中心两侧，从而保证所述感应器件400的对称性。
本实施例中，最外侧的导电环210在所述衬底110(如图5所示)上的投影包围所述金属体层402在所述衬底100上的投影，从而确保所述感应器件400产生的垂直于所述衬底110的磁场在所述屏蔽结构的范围内。
需要说明的是，如果所述导电环210(如图10所示)位于所述金属体层402的正下方，即如果所述导电环210和金属体层402在所述衬底110上的投影相重叠或部分重叠，则所述导电环210与所述金属体层402之间容易产生寄生电容，从而容易影响感应器件400的Q值。因此，本实施例中，为了降低对Q值的影响，所述金属体层402在所述衬底110表面的投影与所述导电环210在所述衬底110表面的投影相隔离，即所述导电环210位于所述金属体层402正下方之外的区域。
具体地，所述导电环210位于所述中空区和绕线区的正下方，部分导电环210位于相邻金属体层402的间隙正下方，且所述间隙正下方的导电环210宽度小于所述间隙的宽度，从而在降低Q值的同时，使所述屏蔽结构的金属层密度能够满足设计规则和工艺需求。
结合参考图12，图12是具有本发明半导体器件的感应器件、不具有屏蔽结构的感应器件以及一种具有半导体器件的感应器件处于不同频率下的Q值曲线图。
如图12所示，横轴表示频率，纵轴表示Q值，曲线501表示不具有屏蔽结构的感应器件处于不同频率下的Q值曲线图，曲线502表示一种具有半导体器件的感应器件处于不同频率下的Q值曲线图，且所述半导体器件的基底为平面基底，所述基底包括相重叠的有源层和栅极结构，曲线503表示具有本发明半导体器件的感应器件。其中，曲线503和曲线502的性能相当，且与不具有屏蔽结构的感应器件相比，具有本发明半导体器件的感应器件的Q值更大。
如图5或图8所示，本实施例中，所述基底100包括衬底110、位于所述衬底110上的分立的鳍部120以及横跨所述鳍部120的栅极结构130，通过引入条形的鳍部120以及横跨所述鳍部120的栅极结构130，使得所述基底100的图形密度和形状能够满足鳍式场效应晶体管的设计规则，相应有利于提高所述半导体器件和CMOS晶体管的制作工艺兼容性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体器件，其特征在于，包括：
基底，包括衬底、位于所述衬底上的分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
依次位于所述基底上的多层屏蔽层，所述屏蔽层与所述基底电连接，且相邻两层屏蔽层相互电连接，每一层屏蔽层包括多个间隔排列的同心导电环，且每一层屏蔽层中，所述导电环相互电连接；
接地环，位于所述基底上，所述接地环环绕所述屏蔽层且与所述屏蔽层电连接。
2.如权利要求1所述的半导体器件，其特征在于，每个栅极结构横跨一根鳍部；或者，每个栅极结构横跨多根鳍部。
3.如权利要求1所述的半导体器件，其特征在于，所述栅极结构为金属栅结构或多晶硅栅结构。
4.如权利要求1所述的半导体器件，其特征在于，所述衬底为硅衬底、锗衬底、绝缘体上硅衬底、绝缘体上锗衬底、碳化硅衬底、锗化硅衬底、砷化镓衬底、镓化铟衬底或玻璃衬底。
5.如权利要求1所述的半导体器件，其特征在于，所述鳍部的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。
6.如权利要求1所述的半导体器件，其特征在于，所述鳍部的延伸方向为第一方向，垂直于所述第一方向的为第二方向；
所述基底还包括：源漏掺杂区，位于所述栅极结构两侧的鳍部内；
第一介质层，位于所述栅极结构露出的衬底上，所述第一介质层覆盖所述栅极结构；
位于所述第一介质层内的第一导电结构，所述第一导电结构沿所述第二方向延伸且与所述栅极结构对应的所述源漏掺杂区电连接；
位于所述第一介质层内的第二导电结构，所述第二导电结构沿所述第一方向延伸且与同一鳍部上的所述栅极结构电连接，且所述第二导电结构和所述第一导电结构电连接。
7.如权利要求6所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述第一介质层上的第二介质层，所述第二介质层覆盖所述第一导电结构和第二导电结构；位于所述第二介质层内的第三导电结构，所述第三导电结构电连接所述第一导电结构和所述第二导电结构；
所述屏蔽层位于所述第二介质层上，且最底层的屏蔽层通过所述第三导电结构与所述鳍部和栅极结构实现电连接。
8.如权利要求1所述的半导体器件，其特征在于，所述屏蔽层还包括：互连线，所述互连线沿所述导电环的径向电连接所述多个导电环，且还电连接位于所述导电环同层的接地环。
9.如权利要求1所述的半导体器件，其特征在于，每一层屏蔽层具有多个等间隔分布的开口，所述开口沿所述导电环的径向贯穿所述多个导电环，所述开口将每个所述导电环分为相互隔离的多个导电环单元。
10.如权利要求9所述的半导体器件，其特征在于，所述开口的数量为两个；
每个所述导电环包括相互隔离且对称设置的半环状第一导电环单元和半环状第二导电环单元，且每一层屏蔽层中，所述第一导电环单元之间相互电连接、所述第二导电环单元之间相互电连接。
11.如权利要求9所述的半导体器件，其特征在于，所述开口正下方的衬底区域作为隔离区，所述开口两侧正下方的衬底区域作为单元屏蔽区；
所述鳍部形成于所述单元屏蔽区的衬底上。
12.一种半导体器件的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底、位于所述衬底上的分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
在所述基底上依次形成多层屏蔽层，所述屏蔽层与所述基底电连接，且相邻两层屏蔽层相互电连接，每一层屏蔽层包括多个间隔排列的同心导电环，且每一层屏蔽层中，所述导电环相互电连接；
在所述基底上形成接地环，所述接地环环绕所述屏蔽层且与所述屏蔽层电连接。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述鳍部的延伸方向为第一方向，垂直于所述第一方向的为第二方向；
形成所述基底的步骤还包括：在所述栅极结构两侧的鳍部内形成源漏掺杂区；形成所述源漏掺杂区后，在所述栅极结构露出的衬底上形成第一介质层，所述第一介质层覆盖所述栅极结构；在所述第一介质层内形成第一导电结构，所述第一导电结构沿所述第二方向延伸且与所述栅极结构对应的所述源漏掺杂区电连接；在所述第一介质层内形成第二导电结构，所述第二导电结构沿所述第一方向延伸且与同一鳍部上的所述栅极结构电连接，且所述第二导电结构和所述第一导电结构电连接。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，形成所述屏蔽层和接地环之前，还包括：在所述第一介质层上形成第二介质层，所述第二介质层覆盖所述第一导电结构和第二导电结构；在所述第二介质层内形成第三导电结构，所述第三导电结构电连接所述第一导电结构和所述第二导电结构；
形成所述屏蔽层的步骤中，在所述第二介质层上形成所述屏蔽层，且最底层的屏蔽层与所述第三导电结构电连接。
15.一种半导体结构，其特征在于，包括：
感应器件；
如权利要求1至11任一项所述的半导体器件，所述半导体器件位于所述感应器件下方。
16.如权利要求15所述的半导体结构，其特征在于，所述感应器件为射频无源器件。
17.如权利要求15所述的半导体结构，其特征在于，所述感应器件包括输入端、金属体层和输出端，所述金属体层从所述输入端呈螺旋环状延伸至所述输出端；
所述金属体层在所述衬底表面的投影与所述导电环在所述衬底表面的投影相隔离。
18.如权利要求17所述的半导体结构，其特征在于，所述感应器件包括中空区以及环绕所述中空区的绕线区，所述输入端、金属体层和输出端位于所述绕线区；
所述导电环位于所述中空区和绕线区的正下方，且部分导电环位于相邻金属体层的间隙正下方，所述间隙正下方的导电环宽度小于所述间隙的宽度。
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