CN110021562A - 半导体封装测试结构及形成方法、半导体封装结构 - Google Patents
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Abstract
本发明公开了一种半导体封装测试结构及封装方法、半导体封装结构，其中，半导体封装测试结构位于晶圆的切割道区，所述晶圆的切割道区与晶圆的芯片区相邻，且所述晶圆表面覆盖有绝缘层，包括：位于所述绝缘层内并位于所述切割道区的至少三层测试金属层；以及位于所述切割道区并电连接相邻所述测试金属层的所述测试连接层，相邻层的所述测试连接层分别位于所述切割道区的相对两侧，以利于后续切片工艺时相邻层的测试连接层分别位于不同的晶片。本发明的封装测试结构晶片最顶层的测试金属层无法与最底层的测试金属层形成电连接，这样后续封装过程中即使焊线与测试键接触，由于晶片内测试键本身的断路也无法形成接地回路，因此不会发生短路失效。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体封装测试结构及形成方法、半导体封装结构。
背景技术
半导体封装是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。请参考图1，封装过程为：来自晶圆前道工艺的晶圆通过划片工艺后被切割为小的晶片(Die)100，然后将切割好的晶片100用胶水贴装到相应的基板110架上，再利用超细的金属(金锡铜铝)导线101或者导电性树脂将晶片的接合焊盘(Bond Pad)103连接到基板的相应引脚(Lead)111，并构成所要求的电路；然后再对独立的晶片用塑料外壳加以封装保护，塑封之后还要进行一系列操作，封装完成后进行成品测试，通常经过入检(Incoming)、测试(Test)和包装(Packing)等工序，最后入库出货。
然而，随着封装越来越薄，焊线的弧高也逐渐变小，引线键合相关的封装失效问题越来越严重。
如何降低引线键合相关的封装失效，尤其是在堆叠式封装中的封装失效成为亟需解决的问题。
发明内容
本发明的实施例针对降低引线键合相关的封装失效，尤其是在堆叠式封装中的封装失效提供了一种半导体封装测试结构及其形成方法、半导体封装结构。
在本发明的技术方案中，提供了一种半导体封装测试结构，所述封装测试结构位于晶圆的切割道区，所述晶圆的切割道区与晶圆的芯片区相邻，且所述晶圆表面覆盖有绝缘层，包括：位于所述绝缘层内并位于所述切割道区的至少三层测试金属层；以及位于所述切割道区并电连接相邻所述测试金属层的所述测试连接层，相邻层的所述测试连接层分别位于所述切割道区的相对两侧，以利于后续切片工艺时相邻层的测试连接层分别位于不同的晶片。
可选地，测试连接层为导电孔或导电插塞。
可选地，所述测试连接层的材料为钨或铜。
可选地，所述测试金属层为测试焊盘或测试金属线。
可选地，所述测试金属层的材料为铝或铜。
相应的，本发明的技术方案还提供了一种半导体封装测试结构的形成方法，包括：提供晶圆，所述晶圆包括芯片区和与之相邻的切割道区；形成覆盖所述晶圆表面的绝缘层；形成位于所述绝缘层内并位于所述切割道区的至少三层测试金属层；以及形成位于所述切割道区并电连接相邻所述测试金属层的所述测试连接层，相邻层的所述测试连接层分别位于所述切割道区的相对两侧，以利于后续切片工艺时相邻层的测试连接层分别位于不同的晶片。
可选地，还包括：在所述芯片区的绝缘层内形成金属层；形成位于所述芯片区并电连接相邻所述金属层的连接层。
可选地，同层的所述金属层和所述测试金属层在同一步骤中形成。
可选地，同层的所述连接层与所述测试连接层在同一步骤中形成。
可选地，所述测试连接层为导电孔或导电插塞。
可选地，所述测试连接层的材料为钨或铜。
可选地，所述测试金属层为测试焊盘或测试金属线。
可选地，所述测试金属层的材料为铝或铜。
相应的，还提供了一种半导体封装结构，包括：基板，所述基板内具有电路；位于所述基板表面的半导体衬底，所述半导体衬底包括第一区域和与之相邻的第二区域；覆盖所述半导体衬底表面的绝缘层；位于所述第一区域的绝缘层内的金属连接结构，所述金属连接结构包括多个金属层和电连接相邻所述金属层的连接层；电连接所述金属连接结构与所述基板内电路的金属导线；位于所述第二区域的绝缘层内的测试金属连接结构，所述测试金属连接结构包括相邻的两层测试金属层和电连接所述两层测试金属层的测试连接层，所述测试金属连接结构与所述金属导线或所述基板绝缘。
附图说明
图1为现有技术的封装结构示意图；
图2为图1在虚线框A处的局部放大示意图；
图3-图8为本发明实施例的半导体封装测试结构的形成过程的剖面结构示意图；
图9-图10为本发明实施例进行划片工艺后形成的半导体封装结构的剖面结构示意图。
具体实施方式
如前所述，现有的引线键合相关的封装存在失效的问题。
经研究发现，随着封装越来越薄，引线键合封装的过程中，任何微小的影响，例如工艺的微变、设备微笑的震动等，都可能导致焊线101与晶片100边缘相接触(如图1中A处所示)，如果晶片边缘正好有残留的接地的测试键105，将造成短路失效。当前封装厂虽然通过严格控制打线制程来降低上述短路失效的风险，但是随着封装趋于微、薄，特别是在堆叠式的封装上，上述短路失效的问题仍然时有发生。
请结合参考图2，图2为图1虚线框A处的局部放大示意图。晶圆上由多个芯片区I构成，相邻的芯片区I之间具有切割道区II，其中所述芯片区I包括由多层金属层210和电连接相邻层所述金属层210的连接层215构成的芯片(未标示)，所述切割道区II包括由测试金属层220和电连接相邻层所述测试金属层220的测试连接层225构成的测试键105。当进行划片工艺将晶圆切割为小的晶片100后，当晶片100边缘处残留有测试键105时，由于测试键105的相邻层所述测试金属层220相互电导通且接地，那么就会造成焊线101与测试键105相接触时，发生短路失效。
为了解决该问题，本发明的实施例提供了一种半导体封装测试结构，在该测试结构位于切割道区，且相邻层的连接层分别位于测试金属层的两端，以使得在后续切割时，相邻层的连接层被分割到不同的晶片上，使得晶片上最顶层的测试金属层无法与最底层的测试金属层形成电连接，这样后续封装过程中即使焊线与测试键接触，由于晶片内测试键本身的断路也无法形成接地回路，因此不会发生短路失效。
进一步的，本发明的实施例还提供了一种半导体封装测试结构的形成方法，芯片区的金属层和与之相邻的切割道区的测试金属层在同一步骤中形成，芯片区的连接层和与之相邻的切割道区的测试连接层也在同一步骤中形成，无需额外增加新的生产工艺和成本。
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
请参考图3，提供晶圆300，所述晶圆300包括切割道区300a和被所述切割道分割的芯片区300b，所述芯片区300b与所述切割道区300a相邻。
所述晶圆300用于为后续封装工艺提供基础。所述晶圆300包括多个区域，根据功能的不同，可以分为切割道区300a和芯片区300b。其中所述芯片区300b为多个，所述芯片区300b内形成有多个不同或相同的半导体元件；所述切割道区300a用于后续分割多个芯片区300b，所述切割道区300a的晶圆300表面可用于形成多个测试结构，例如在本发明的实施例中，所述测试结构为封装测试结构，例如测试键(Test key)，用于对封装器件的电学性能进行测试。
请参考图4，形成覆盖所述晶圆300表面的第一绝缘层3201。
所述第一绝缘层3201覆盖晶圆300的切割道区300a和芯片区300b表面，用于隔离晶圆300和后续形成的金属层，以及隔离晶圆300和后续形成的测试金属层。所述第一绝缘层3201的形成工艺为沉积工艺，例如化学气相沉积工艺。所述第一绝缘层3201的材料为绝缘材料，例如氧化硅、氮氧化硅、环氧树脂、聚碳酸酯等。在本发明的实施例中，所述第一绝缘层3201的材料为氧化硅。
需要说明的是，本发明的实施例中，所述第一绝缘层3201内部还形成有电连接芯片区300b半导体元件的初始连接层，图4中未示出。
请参考图5，形成位于所述第一绝缘层3201内并位于所述切割道区300a的第一测试金属层330a。
所述第一测试金属层330a为测试焊盘或测试金属线，用作后续形成测试键。所述第一测试金属层330a的材料为铜或铝。所述第一测试金属层330a的形成工艺包括沉积工艺。在本发明的实施例中，所述第一测试金属层330a为测试金属线，其材料为铜，采用先沉积后刻蚀的工艺形成。
本发明的实施例中，还包括：在所述芯片区300a的第一绝缘层330a表面形成第一金属层330b，所述第一金属层330b通过初始连接层与芯片区300a的半导体元件电连接。所述第一金属层330b的材料为铝或铜。所述第一金属层330b和所述第一测试金属层330a在同一工艺步骤中形成，所述第一金属层330b的材料也与所述第一测试金属层330a相同，可有效节省工艺步骤和时间。
需要说明的是，在本发明的其他实施例中，所述第一金属层330b和所述第一测试金属层330a也可分别形成，两者的材料可以相同也可以不同，在此不再赘述。
请参考图6，形成覆盖所述第一测试金属层330a和第一绝缘层330a的第二绝缘层3202；形成贯穿所述第二绝缘层3202的第一测试连接层340a，所述第一测试连接层340a位于所述切割道区300a的其中一侧，并与所述第一测试金属层330a电连接。
所述第二绝缘层3202用于隔离第一测试金属层330a和后续形成的第二测试金属层。所述第二绝缘层3202的形成工艺为沉积工艺，例如化学气相沉积工艺。所述第二绝缘层3202的材料为绝缘材料，例如氧化硅、氮氧化硅、环氧树脂、聚碳酸酯等。在本发明的实施例中，所述第二绝缘层3202还覆盖所述第一金属层330b表面，用于隔离第一金属层330b和后续形成的第二金属层。所述第二绝缘层3202的材料与所述第一绝缘层3201的材料相同，为氧化硅。
需要说明的是，在本发明的其他实施例中，所述第二绝缘层3202的材料与所述第一绝缘层3201的材料也可不同，只要能起到隔离的效果即可。
所述第一测试连接层340a用于后续电连接第一测试金属层330a和第二测试金属层，以形成测试结构。所述第一测试连接层340a为导电孔(via)或导电插塞(plug)。所述第一测试连接层340a的材料为钨或铜。本发明的实施例中，所述第一测试连接层340a为导电孔，其材料为铜。具体的，所述第一测试连接层340a的形成步骤包括：刻蚀所述第二绝缘层3202形成暴露出所述第一测试金属层330a的通孔(未标示)；通过电镀工艺在所述通孔表面镀上导电材料，形成导电孔。
需要说明的是，在本发明的其他实施例中，也可以是，所述第一金属层330b的材料为铝，所述第一测试连接层340a的材料为钨。
需要说明的是，在本发明的其他实施例中，还可以采用其他形成工艺或步骤形成第一测试连接层340a，在此不再赘述。
考虑到前文所述的封装过程中出现的焊线101与晶片100边缘相接触(如图1中A处所示)，导致的短路失效问题。本发明的实施例中，所述第一测试连接层340a仅形成在所述切割区的其中一侧，以便于后续划片工艺后将所述第一测试连接层340a切割至其中一晶片上。相比现有技术，本发明实施例在形成所述第一测试连接层340a时，无需增加掩膜板的数量，只需对现有的掩膜板予以改版即可，生产工艺及成本并未有增加。
需要说明的是，本发明的实施例中，还包括：在所述芯片区形成第一连接层340b，所述第一连接层340b后续用于电连接第一金属层330b和第二金属层。本发明的实施例中，为了节省工艺，所述第一连接层340b与所述第一测试连接层340a在同一工艺步骤中形成。所述第一连接层340b与所述第一测试连接层340a所用的材料相同，均为铜。
需要说明的是，在本发明的其他实施例中，所述第一连接层340b与所述第一测试连接层340a也可分别形成。所述第一连接层340b所采用的材料也可以为钨或铜中的任一种，也可与所述第一测试连接层340a所用的材料不同。
请参考图7，在所述切割道区300a的所述第二绝缘层3202表面形成第二测试金属层350a；形成覆盖所述第二测试金属层350a和所述第二绝缘层3202的第三绝缘层3203；形成位于所述第三绝缘层3203内并与所述第二测试金属层350a电连接的第二测试连接层360a，所述第二测试连接层360a位于所述切割道区300a的另一侧，且与所述第一测试连接层340a交错分布。
所述第二测试金属层350a为测试焊盘或测试金属线，用作后续形成测试键。所述第二测试金属层350a的材料为铜或铝。所述第二测试金属层350a的形成工艺包括沉积工艺。在本发明的实施例中，所述第二测试金属层350a为测试金属线，其材料为铜，采用先沉积后刻蚀的工艺形成。
需要说明的是，本发明的实施例中，还包括：在所述芯片区300b形成的所述第二绝缘层3202表面形成第二金属层350b，所述第二金属层350b与所述第一连接层340b相连，所述第三绝缘层3203还覆盖所述第二金属层350b表面；形成位于所述第三绝缘层3203内并与所述第二金属层350b电连接的第二连接层360b。其中，所述第二金属层350b和所述第二测试金属层350a在同一工艺步骤中形成；所述第二连接层360b与所述第二测试连接层360a在同一工艺步骤中形成，以利于节省工艺步骤和时间。
需要说明的是，在本发明的其他实施例中，所述第二金属层350b和所述第二测试金属层350a、以及所述第二连接层360b与所述第二测试连接层360a也可分别形成，在此不再赘述。
所述第三绝缘层3203用于隔离第二测试金属层350a和后续形成的第三测试金属层。所述第三绝缘层3203的形成工艺为沉积工艺，例如化学气相沉积工艺。所述第三绝缘层3203的材料为绝缘材料，例如氧化硅、氮氧化硅、环氧树脂、聚碳酸酯等。在本发明的实施例中，所述第三绝缘层3203还覆盖所述第二金属层350b表面，用于隔离第二金属层350b表面和后续形成的第三金属层。所述第三绝缘层3203的材料与所述第一绝缘层3201、第二绝缘层3202的材料相同，为氧化硅。
所述第二测试连接层360a用于后续电连接第二测试金属层350a和第三测试金属层，以形成测试结构。所述第二测试连接层360a为导电孔(via)或导电插塞(plug)。所述第二测试连接层360a的材料为钨或铜。本发明的实施例中，所述第二测试连接层360a为导电孔，其材料为铜。具体的，所述第二测试连接层360a的形成步骤可参考所述第一测试连接层340a的形成步骤，在此不再赘述。
需要说明的是，在本发明的其他实施例中，也可以是，所述第二测试金属层350a的材料为铝，所述第二测试连接层360a的材料为钨。
本发明的实施例中，所述第二测试连接层360a与所述第一测试连接层340a分别位于切割道区300a的两侧，且交错分布，利于后续划片工艺时将两者切割到不同的晶片上。
请参考图8，在所述切割道区300a的所述第三绝缘层3203表面形成第三测试金属层370a；形成覆盖所述第三测试金属层370a和所述第三绝缘层3203的第四绝缘层3204；形成位于所述第四绝缘层3204内并与所述第三测试金属层370a电连接的第三测试连接层380a，所述第三测试连接层380a位于所述切割道区300a的一侧，且与所述第二测试连接层360a交错分布；在所述切割道区300a的所述第四绝缘层3204表面形成第四测试金属层390a。
所述第三测试金属层370a与所述第二测试连接层360a连接，为测试焊盘或测试金属线，用作后续形成测试键。所述第三测试金属层370a的材料为铜或铝。所述第三测试金属层370a的形成工艺包括沉积工艺。在本发明的实施例中，所述第三测试金属层370a为测试金属线，其材料为铜，采用先沉积后刻蚀的工艺形成。
需要说明的是，在本发明的实施例中，还包括：在所述芯片区300b的所述第三绝缘层3203表面形成第三金属层370b，所述第三金属层370b与所述第二连接层360b相连，所述第四绝缘层3204还覆盖所述第三金属层370b表面；形成位于所述第四绝缘层3204内并与所述第三金属层370b电连接的第三连接层380b；形成位于所述第四绝缘层3204表面，并与所述第三连接层380b连接的第四金属层390b。其中，所述第三金属层370b与所述第三测试金属层370a在同一工艺步骤中形成；所述第三连接层380b与所述第三测试连接层380a在同一工艺步骤中形成；所述第四金属层390b与所述第四测试金属层390a在同一工艺步骤中形成，以利于节省工艺步骤和时间。
需要说明的是，在本发明的其他实施例中，所述第三金属层370b与所述第三测试金属层370a、所述第三连接层380b与所述第三测试连接层380a、以及所述第四金属层390b与所述第四测试金属层390a也可分别形成，在此不再赘述。所述第三金属层370b、所述第三连接层380b的形成工艺、材料等信息也可参考所述第三测试金属层370a、所述第三测试连接层380a的相关信息，在此不再赘述。
所述第四绝缘层3204与所述第三绝缘层3203的作用类似，起到隔离、固定的作用。更多关于所述第四绝缘层3204的形成工艺、材料等信息请参考前文中所述第三绝缘层3203的相关信息，在此不再赘述。
所述第三测试连接层380a与所述第二测试连接层360a的作用类似，起到连接上下两层测试金属层的作用。更多关于所述第三测试连接层380a的形成工艺、材料等信息请参考前文中所述第二测试连接层360a的相关信息，在此不再赘述。本发明的实施例中，所述第三测试连接层380a后续连接的是所述第三测试金属层370a与所述第四测试金属层390a，为顶层测试连接层，考虑到后续在保证焊线与所述第四测试金属层390a连接的紧密性的情况下，不影响所述第三测试金属层370a与所述第四测试金属层390a连接的紧密性，所述第三测试连接层380a的材料为钨。所述第三测试连接层380a与所述第一测试连接层340a位于所述切割道区300a的同一侧，后续划片工艺时刻将所述第三测试连接层380a和所述第一测试连接层340a切割至同一晶片上，且所述第三测试连接层380a和所述第一测试连接层340a被所述第三绝缘层3203隔离开来，形成断路。
所述第四测试金属层390a为测试焊盘或测试金属线，用作后续形成测试键。所述第四测试金属层390a的材料为铜或铝。本发明的实施例中，所述第四测试金属层390a为测试焊盘，位于顶层，为便于后续封装时与焊线结合的更紧密，所述第四测试金属层390a的材料选用铝。更多关于所述第四测试金属层390a的信息请参考前文提到的第一、二、三测试金属层390a，在此不再赘述。
需要说明的是，所述第四金属层390b的材料、工艺等也可参考所述第四测试金属层390a的相关描述，即本发明所述第四金属层390b的材料为铝，在此不再赘述。
需要说明的是，所述切割道区300a的所述第一测试金属层330a、所述第一测试连接层340a、第二测试金属层350a、所述第二测试连接层360a、第三测试金属层370a、所述第三测试连接层380a以及所述第四测试金属层390a共同构成测试键，用于测试电学性能及其他，在此不再赘述。
请参考图9，进行划片工艺，将所述第一测试连接层340a、所述第三测试连接层380a切割到同一晶片上，所述第二测试连接层360a被切割到另一晶片上。
由于所述第三测试连接层380a和所述第一测试连接层340a被所述第三绝缘层3203隔离开来，即使后续封装时焊线400与测试键的顶部(所述第四测试金属层390a)相接触，也不会发生短路失效，可有效解决前文所述的封装过程中出现的短路失效问题。
请结合参考图8和图9，而对于另一侧包含所述第二测试连接层360a晶片(未示出)，由于所述第四测试金属层390a与所述第三测试金属层370a、第二测试连接层360a被所述第四绝缘层3204隔离开来，后续封装过程中也不会发生短路失效。
需要说明的是，本发明的实施例中，所述第一绝缘层3201、所述第二绝缘层3202、所述第三绝缘层3203、所述第四绝缘层3204共同构成绝缘层。所述多层测试金属层包括所述第一测试金属层330a、所述第二测试金属层350a、所述第三测试金属层370a、所述第四测试金属层390a。所述测试连接层包括所述第一测试连接层340a、所述第二测试连接层360a、所述第三测试连接层380a。在本发明的其他实施例中，所述测试金属层至少包括三层，所述测试连接层至少包括两层，只要相邻层的所述测试连接层分别位于所述切割道区的相对两侧，且交错分布即可。
需要说明的是，在本发明的实施例中，所述多层金属层包括所述第一金属层330b、所述第二金属层350b、所述第三金属层370b、所述第四金属层390b。同层的所述金属层和所述测试金属层在同一步骤中形成。所述连接层包括所述第一连接层340b、所述第二连接层360b、所述第三试连接层380b。同层的所述连接层与所述测试连接层在同一步骤中形成。
在本发明的其他实施例中，所述金属层至少为三层，所述连接层至少为两层。同层的所述金属层和所述测试金属层也可以分别形成。同层的所述连接层和所述测试连接层也可以分别形成，在此不再赘述。
请继续参考图8，本发明的实施例还提供了一种半导体封装测试结构，所述封装测试结构位于晶圆的切割道区300a，所述晶圆的切割道区300a与晶圆的芯片区300b相邻，且所述晶圆表面覆盖有绝缘层(即所述第一绝缘层3201、所述第二绝缘层3202、所述第三绝缘层3203、所述第四绝缘层3204)，包括：位于所述绝缘层内并位于所述切割道区300a的多层测试金属层(所述第一测试金属层330a、所述第二测试金属层350a、所述第三测试金属层370a、所述第四测试金属层390a)；以及位于所述切割道区300a并电连接相邻的所述测试连接层(所述第一测试连接层340a、所述第二测试连接层360a、所述第三测试连接层380a)，相邻层的所述测试连接层分别位于所述切割道区300a的相对两侧。例如，所述第一测试连接层340a、所述第三测试连接层380a位于上述切割道区300a的同一侧，所述第二测试连接层360a位于所述切割道区300a的相对一侧。
其中，所述测试连接层为导电孔或导电插塞。所述测试连接层的材料为钨或铜。所述测试金属层为测试焊盘或测试金属线。所述测试金属层的材料为铝或铜。更多关于上述特征的描述请参考前文对应特征的描述，在此不再赘述。
需要说明的是，正如前文所述，位于顶层的测试连接层的材料为钨，位于顶层的测试金属层的材料为铝，以提高连接的紧密性。
请结合参考图9和图10，本发明的技术方案还提供了一种半导体封装结构，包括：基板(未图示)，所述基板内具有电路(未图示)；位于所述基板表面的半导体衬底300，所述半导体衬底300包括第一区域(即芯片区300b)和与之相邻的第二区域(即残余的切割道区300a)；覆盖所述半导体衬底300表面的绝缘层(本发明的实施例中即所述第一绝缘层3201、所述第二绝缘层3202、所述第三绝缘层3203、所述第四绝缘层3204)；位于所述第一区域的绝缘层内的金属连接结构，所述金属连接结构包括多个金属层(本发明的实施例中即所述第一金属层330b、所述第二金属层350b、所述第三金属层370b、所述第四金属层390b)和电连接相邻所述金属层的连接层(本发明的实施例中即所述第一连接层340b、所述第二连接层360b、所述第三连接层380b)；电连接所述金属连接结构与所述基板内电路的金属导线400；位于所述第二区域的绝缘层内的测试金属连接结构，所述测试金属连接结构包括相邻的两层测试金属层和电连接所述两层测试金属层的测试连接层，所述测试金属连接结构与所述金属导线400或所述基板绝缘。
请参考图9，在本发明实施例的其中一个实例中，所述测试金属连接结构即为所述第三测试金属层370a、所述第四测试金属层390a、以及电连接所述第三测试金属层370a、所述第四测试金属层390a的所述第三测试连接层380a。所述测试金属连接结构虽然与所述金属导线400电连接，但是其通过所述第三绝缘层3203与底部的所述基板绝缘。
请参考图10，在本发明实施例的另一个实例中，所述测试金属连接结构所述第二测试金属层350a、所述第三测试金属层370a、以及电连接所述第二测试金属层350a和所述第三测试金属层370a的所述第二测试连接层360a。所述测试金属连接结构通过所述第四绝缘层3204与所述金属导线400绝缘。
更多关于本发明的半导体封装结构的描述，请参考前文的相关描述，在此不再赘述。
如上所述，所述测试金属连接结构与所述金属导线400或所述基板绝缘，因而有效降低了引线键合封装过程中短路失效的风险，提高了半导体封装结构的良率。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (14)
1.一种半导体封装测试结构，所述封装测试结构位于晶圆的切割道区，所述晶圆的切割道区与晶圆的芯片区相邻，且所述晶圆表面覆盖有绝缘层，其特征在于，包括：
位于所述绝缘层内并位于所述切割道区的至少三层测试金属层；
以及位于所述切割道区并电连接相邻所述测试金属层的所述测试连接层，相邻层的所述测试连接层分别位于所述切割道区的相对两侧，以利于后续切片工艺时相邻层的测试连接层分别位于不同的晶片。
2.如权利要求1所述的半导体封装测试结构，其特征在于，所述测试连接层为导电孔或导电插塞。
3.如权利要求1所述的半导体封装测试结构，其特征在于，所述测试连接层的材料为钨或铜。
4.如权利要求1所述的半导体封装测试结构，其特征在于，所述测试金属层为测试焊盘或测试金属线。
5.如权利要求1所述的半导体封装测试结构，其特征在于，所述测试金属层的材料为铝或铜。
6.一种半导体封装测试结构的形成方法，其特征在于，包括：
提供晶圆，所述晶圆包括芯片区和与之相邻的切割道区；
形成覆盖所述晶圆表面的绝缘层；
形成位于所述绝缘层内并位于所述切割道区的至少三层测试金属层；
以及形成位于所述切割道区并电连接相邻所述测试金属层的所述测试连接层，相邻层的所述测试连接层分别位于所述切割道区的相对两侧，以利于后续切片工艺时相邻层的测试连接层分别位于不同的晶片。
7.如权利要求6所述的形成方法，其特征在于，还包括：在所述芯片区的绝缘层内形成金属层；形成位于所述芯片区并电连接相邻所述金属层的连接层。
8.如权利要求7所述的形成方法，其特征在于，同层的所述金属层和所述测试金属层在同一步骤中形成。
9.如权利要求7所述的半导体封装测试结构的形成方法，其特征在于，同层的所述连接层与所述测试连接层在同一步骤中形成。
10.如权利要求6所述的半导体封装测试结构的形成方法，其特征在于，所述测试连接层为导电孔或导电插塞。
11.如权利要求6所述的半导体封装测试结构的形成方法，其特征在于，所述测试连接层的材料为钨或铜。
12.如权利要求6所述的半导体封装测试结构的形成方法，其特征在于，所述测试金属层为测试焊盘或测试金属线。
13.如权利要求6所述的半导体封装测试结构的形成方法，其特征在于，所述测试金属层的材料为铝或铜。
14.一种半导体封装结构，其特征在于，包括：
基板，所述基板内具有电路；
位于所述基板表面的半导体衬底，所述半导体衬底包括第一区域和与之相邻的第二区域；
覆盖所述半导体衬底表面的绝缘层；
位于所述第一区域的绝缘层内的金属连接结构，所述金属连接结构包括多个金属层和电连接相邻所述金属层的连接层；
电连接所述金属连接结构与所述基板内电路的金属导线；
位于所述第二区域的绝缘层内的测试金属连接结构，所述测试金属连接结构包括相邻的两层测试金属层和电连接所述两层测试金属层的测试连接层，所述测试金属连接结构与所述金属导线或所述基板绝缘。
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