CN109427726A - 电子封装结构及其封装基板与制法 - Google Patents

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吴启睿
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Abstract

一种电子封装结构及其封装基板与制法，其提供一包含有绝缘部、结合于该绝缘部的线路部及设于该绝缘部上的支撑件的封装基板，且该支撑件具有外露部分该线路部的开口，使检测装置能于进行置晶封装制程前针对该线路部进行电测，以得知该封装基板的电性是否不良，避免将良好的晶片设于不良的封装基板上。

Description

电子封装结构及其封装基板与制法
技术领域
本发明有关一种封装基板，尤指一种利于进行电性测试的电子封装结构及其封装基板与制法。
背景技术
随着电子产业的蓬勃发展，许多高阶电子产品都逐渐往轻、薄、短、小等高集积度方向发展，且随着封装技术的演进，晶片的封装技术也越来越多样化，半导体封装件的尺寸或体积也随之不断缩小，藉以使该半导体封装件达到轻薄短小的目的。
图1为现有覆晶式半导体封装件1的剖视示意图。如图1所示，该半导体封装件1包括一封装基板1a以及一半导体元件1b。
所述的封装基板1a包含：一核心层10；形成于核心层10表面上的第一线路层12a与第二线路层12b；多个导电柱13，其贯穿该核心层10，以电性连接该第一线路层12a与该第二线路层12b；第一绝缘保护层11a与第二绝缘保护层11b，分别形成于该第一线路层12a与该第二线路层12b上，并外露出部分该第一线路层12a与该第二线路层12b。
所述的半导体元件1b具有多个电极垫101，以结合多个导电凸块102，俾供覆晶结合至该第一线路层12a。
然而，现有封装基板1a中，该导电柱13需透过机械钻孔或雷射钻孔于该核心层10中形成贯穿该核心层10的通孔100后，再于该通孔100中电镀铜材，因而增加制程的复杂度。
此外，现有封装基板1a因具有核心层10，而难以降低该封装基板1a的厚度，故在该封装基板1a的厚度难以降低的情况下，整体半导体封装件1的厚度亦难以有效的降低。
为了克服上述的缺失，业界遂发展出一种无核心层式(coreless)的封装基板1c。如图1B所示，所述的封装基板1c包含多个介电层11、设于该介电层11上的线路层12、以及分别设于该介电层11相对两侧的第一绝缘保护层11a与第二绝缘保护层11b。于封装制程时，将半导体元件1b设于该介电层11上并以覆晶方式电性连接该线路层12，其中，当该封装基板1c的厚度L依需求薄化至80微米(um)以下时，需使用支撑板14进行封装制程，以避免该封装基板1c于运送时发生破裂。
惟，因该封装基板1c的底侧黏贴有该支撑板14，致使电性检测装置的探针无法接触该封装基板1c的底侧接点，因而无法针对该封装基板1c进行电性测试，故需待封装制程完成后，移除该支撑板14，再针对该封装基板1c与该半导体元件1b一并进行电性测试。
惟，由于良好的半导体元件1b可能会设于不良的封装基板1c上，故将该封装基板1c与该半导体元件1b一并进行电性测试，若测试结果呈现电性不正常时，需将良好的半导体元件1b与不良的封装基板1c一同报废，因而造成产品损失，且造成生产成本提高。
因此，如何克服现有技术中的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺失，本发明提供一种电子封装结构及其封装基板与制法，可避免将良好的晶片设于不良的封装基板上。
本发明的封装基板，包括：绝缘部，其具有相对的第一侧与第二侧；线路部，其结合于该绝缘部中，并令部分该线路部外露于该绝缘部的第一侧及第二侧；以及支撑件，其设于该绝缘部的第一侧上并具有多个外露部分该线路部的开口。
本发明还提供一种电子封装结构，包括：一前述的封装基板；以及电子元件，其设于该绝缘部的第二侧上并电性连接该线路部。
本发明亦提供一种电子封装结构的制法，包括：提供一前述的封装基板；对该封装基板进行电性检测，以令一检测装置电性连接外露于该绝缘部第二侧的部分线路部与外露于该支撑件的多个开口的部分线路部；以及于完成电性检测后，设置电子元件于该绝缘部的第二侧上并电性连接该线路部。
前述的制法中，该支撑件是以电镀方式形成于该绝缘部的第一侧上。
前述的制法中，还包括设置该电子元件后，移除该支撑件。
前述的电子封装结构及其制法中，还包括形成包覆层于该绝缘部的第二侧上以包覆该电子元件。
前述的电子封装结构及其封装基板与制法中，该支撑件例如为绝缘板材、半导体板材或金属板材。
由上可知，本发明的电子封装结构及其封装基板与制法中，主要通过该绝缘部上形成一具有开口的支撑件，使检测装置能于进行封装制程前针对该封装基板进行电测，以得知该封装基板的电性是否不良，因而能避免于后续封装制程时，将良好的电子元件设于不良的封装基板上的情况发生，故相比于现有技术，本发明能避免电子产品因该封装基板的线路不良而报废的问题，进而能降低产品损失，且能大幅降低生产成本。
附图说明
图1A为现有半导体封装件的剖视示意图；
图1B为另一现有半导体封装件的剖视示意图；
图2A至图2C为本发明的封装基板的制法的剖视示意图；
图3A及图3B为本发明的电子封装结构的制法的剖视示意图；以及
图3C为图3B之后续制程的剖视示意图。
符号说明：
1 半导体封装件 1a,1c,2 封装基板
1b 半导体元件 10 核心层
100 通孔 101 电极垫
102 导电凸块 11 介电层
11a 第一绝缘保护层 11b 第二绝缘保护层
12 线路层 12a 第一线路层
12b 第二线路层 13 导电柱
14 支撑板 2a 基板本体
20 承载板 21 绝缘部
21a 第一侧 21b 第二侧
210 介电层 211 绝缘保护层
211a,211b 开孔 22 线路部
220 线路层 23 支撑件
230 开口 3 电子封装结构
30 电子元件 300 导线
31 包覆层 32 导电元件
4 电子装置 80 测试接点
81 外接凸块 9 检测装置
90,91 探针 L,H,t 厚度。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2C为本发明的封装基板2的制法的剖视示意图。
如图2A所示，于一承载板20上形成一包含绝缘部21与线路部22的基板本体2a。
于本实施例中，该绝缘部21具有相对的第一侧21a与第二侧21b，且该承载板20结合于该第二侧21b上。
此外，该基板本体2a为无核心式(coreless)，该绝缘部21包含多个介电层210及位于该第一侧21a的绝缘保护层211，且该线路部22包含多个设于该介电层210上的线路层220。
又，该绝缘保护层211具有多个开孔211a，以令该线路层220的部分表面外露于该些开孔211a。
如图2B所示，形成一支撑件23于该绝缘部21的第一侧21a上，且该支撑件23形成有多个外露部分该线路层220的开口230。
于本实施例中，该支撑件23的开口230对应该绝缘保护层211的至少部分开孔211a的位置，以令该线路层220的部分表面外露于该该支撑件23的开口230。
此外，以图案化电镀金属(如镀铜)的方式形成该支撑件23，例如先于该绝缘部21的第一侧21a上形成遮蔽住至少部分该开孔211a的图案化阻层，再透过如电镀方式形成该支撑件23，并移除该图案化阻层。或者，于另一实施例中，可先于该绝缘部21的第一侧21a上设置一整片式板材，再透过如蚀刻方式进行图案化制程，以于该整片式板材中形成多个开口230而制得该支撑件23。或者，于其它实施例中，也可直接将已图案化的板材型式的支撑件23通过黏着层黏贴至该绝缘部21的第一侧21a上。另，有关形成该支撑件23的材质可依需求设计，例如绝缘材、半导体材或金属材等。
如图2C所示，移除该承载板20，且可依需求于该绝缘部21的第二侧21b上形成另一绝缘保护层211，其中，该另一绝缘保护层211亦具有多个开孔211b，令该线路层220的部分表面外露于该些开孔211b，进而制得一封装基板2。
于本实施例中，该基板本体2a的厚度H为80微米以下，且该支撑件23的厚度t例如为40微米。
因此，所述的封装基板2包括：一绝缘部21、一线路部22以及一支撑件23。
所述的绝缘部21具有相对的第一侧21a与第二侧21b。
所述的线路部22结合于该绝缘部21中，并令部分该线路部22外露出该绝缘部21的第一侧21a与第二侧21b。所述的支撑件23设于该绝缘部21的第一侧21a上并具有多个外露部分该线路部22的开口230。例如，该支撑件23为绝缘板材、半导体板材或金属板材。
图3A至图3C为本发明的电子封装结构3的制法的剖视示意图。
如图3A所示，提供一如图2C所示的封装基板2，并对该封装基板2进行电性检测，将一检测装置9的其中一组探针90经由该开口230接触或电性连接该线路层220，且另一组探针91则电性连接外露于该绝缘部21的第二侧21b的线路层220，以形成一电性回路。
于本实施例中，该绝缘部21的第二侧21b的部分线路层220作为测试接点80，并于该些测试接点80上形成外接凸块81，以便于该探针91接触该外接凸块81以电性连接该测试接点80。
如图3B所示，确认该封装基板2的线路部22呈现正常状态后，进行封装制程，也就是设置至少一电子元件30于该封装基板2的绝缘部21的第二侧21b上，并使该电子元件30电性连接该线路部22。
于本实施例中，该电子元件30为主动元件、被动元件或其二者组合，且该主动元件为例如半导体晶片，而该被动元件为例如电阻、电容及电感。例如，该电子元件30可通过多个如焊锡材料的导电凸块(图略)以覆晶方式设于该封装基板2上并电性连接该封装基板2的线路层220；或者，该电子元件30可通过多个导线300以打线方式电性连接该封装基板2。然而，有关该电子元件30电性连接该封装基板2的方式不限于上述。
此外，可形成一包覆层31于该封装基板2的绝缘部21的第二侧21b上以包覆该电子元件30与导线300。例如，形成该包覆层31的材质为聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)，但不限于上述。
又，应可理解地，当该检测装置9检测该封装基板2的线路部22呈现不正常的状态时，则报废该不良的封装基板，而不会对该不良的封装基板进行封装制程。
另外，如图3C所示，于封装制程后，可采用化学蚀刻方式移除支撑件23，并于该绝缘部21的第一侧21a上形成多个结合该线路层220的导电元件32(如铜柱或焊锡材料)，俾供接置如电路板的电子装置4。应可理解地，若该支撑件23为绝缘材时，则可不移除该支撑件23，而直接于该支撑件23的开口230中形成多个结合该线路层220的导电元件32(如铜柱或焊锡材料)，俾供接置如电路板的电子装置4。
因此，本发明的制法通过该绝缘部21的第一侧21a上形成一具有开口230的支撑件23，使该检测装置9能先对该无核心式的封装基板2进行电测，以于进行封装制程前，即可得知该封装基板2的电性是否不良，因而能避免将良好的电子元件30设于不良的封装基板2上的情况发生，故相比于现有技术，本发明的制法能避免电子封装件(如图3C所示的实施例)因该基板本体2a的线路部22不良而报废的问题，进而能降低产品损失，且能大幅降低生产成本。
此外，以电镀制作该支撑件23并以化学蚀刻方式移除该支撑件23，会有以下优点：
第一、不会发生用以黏贴板材的黏着层残留于该基板本体2a上的问题。
第二、没有拆板时所产生的板破风险。应可理解地，即使以化学药剂先洗除部分黏着层，仍需通过外力分离该支撑件23，因而会有拉扯作用而造成破板的问题。
第三、不会于封装制程中发生脱层的问题。具体地，若该支撑件23以黏着层黏贴于该基板本体2a上时，该基板本体2a于制作过程中经过多次热制程，该黏着层中会有气体，致使产生爆米花现象，导致该基板本体2a及该支撑件23之间会发生分离，不仅造成制程良率下降，且因厚度变厚，会无法进入制程机台中。
因此，相比于黏贴该支撑件23于该基板本体2a上的方式，以电镀形成该支撑件23的方式更有利于产品的制作，且可提升产品的可靠度。
本发明提供一种电子封装结构3，包括：一封装基板2以及接置于该封装基板2上的至少一电子元件30，其中，该电子元件30设于该绝缘部21的第二侧21b上并电性连接该线路部22。
于一实施例中，该电子封装结构3还包括用以包覆该电子元件30的包覆层31。
综上所述，本发明的电子封装结构及其封装基板与制法，在绝缘部上形成一具有开口的支撑件，使检测装置能于进行封装制程前针对封装基板进行电测，以得知该封装基板的电性是否不良，因而能避免将良好的电子元件设于不良的封装基板上的情况发生，故能避免电子产品因封装基板线路不良而报废的问题，进而能降低产品损失，且能大幅降低生产成本。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何所属领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种封装基板，其特征为，该封装基板包括：
绝缘部，其具有相对的第一侧与第二侧；
线路部，其结合于该绝缘部中，并令部分该线路部外露于该绝缘部的第一侧及第二侧；以及
支撑件，其设于该绝缘部的第一侧上并具有多个外露部分该线路部的开口。
2.根据权利要求1所述的封装基板，其特征为，该支撑件为绝缘板材、半导体板材或金属板材。
3.一种电子封装结构，其特征为，该电子封装结构包括：
一根据权利要求1所述的封装基板；以及
电子元件，其设于该绝缘部的第二侧上并电性连接该线路部。
4.根据权利要求3所述的电子封装结构，其特征为，该支撑件为绝缘板材、半导体板材或金属板材。
5.根据权利要求3所述的电子封装结构，其特征为，该电子封装结构还包括用以包覆该电子元件的包覆层。
6.一种电子封装结构的制法，其特征为，该制法包括：
提供一根据权利要求1所述的封装基板；
对该封装基板进行电性检测，以令一检测装置电性连接外露于该绝缘部第二侧的部分线路部与外露于该支撑件的多个开口的部分线路部；以及
于完成电性检测后，设置电子元件于该绝缘部的第二侧上并电性连接该线路部。
7.根据权利要求6所述的电子封装结构的制法，其特征为，该支撑件为绝缘板材、半导体板材或金属板材。
8.根据权利要求6所述的电子封装结构的制法，其特征为，该支撑件以电镀方式形成于该绝缘部的第一侧上。
9.根据权利要求6所述的电子封装结构的制法，其特征为，该制法还包括形成包覆层于该绝缘部的第二侧上以包覆该电子元件。
10.根据权利要求6所述的电子封装结构的制法，其特征为，该制法还包括于设置该电子元件后，移除该支撑件。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111751578A (zh) * 2019-03-29 2020-10-09 矽品精密工业股份有限公司 检测装置及其制法
US10925172B1 (en) 2019-10-24 2021-02-16 Unimicron Technology Corp. Carrier structure and manufacturing method thereof
CN113496983A (zh) * 2020-03-19 2021-10-12 恒劲科技股份有限公司 半导体封装载板及其制法与半导体封装制程
CN113838766A (zh) * 2020-06-23 2021-12-24 祁昌股份有限公司 一种用于封装基板的同侧电性测量方法及一种封装基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1972554A (zh) * 2005-11-25 2007-05-30 全懋精密科技股份有限公司 薄型化电路板结构
US20110198744A1 (en) * 2010-02-16 2011-08-18 Hee-Chul Lee Land grid array package capable of decreasing a height difference between a land and a solder resist
TWI436698B (zh) * 2012-05-24 2014-05-01
TW201440185A (zh) * 2013-04-03 2014-10-16 Kinsus Interconnect Tech Corp 強化薄板支撐的封裝結構

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1972554A (zh) * 2005-11-25 2007-05-30 全懋精密科技股份有限公司 薄型化电路板结构
US20110198744A1 (en) * 2010-02-16 2011-08-18 Hee-Chul Lee Land grid array package capable of decreasing a height difference between a land and a solder resist
TWI436698B (zh) * 2012-05-24 2014-05-01
TW201440185A (zh) * 2013-04-03 2014-10-16 Kinsus Interconnect Tech Corp 強化薄板支撐的封裝結構

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111751578A (zh) * 2019-03-29 2020-10-09 矽品精密工业股份有限公司 检测装置及其制法
CN111751578B (zh) * 2019-03-29 2023-05-09 矽品精密工业股份有限公司 检测装置及其制法
US10925172B1 (en) 2019-10-24 2021-02-16 Unimicron Technology Corp. Carrier structure and manufacturing method thereof
CN113496983A (zh) * 2020-03-19 2021-10-12 恒劲科技股份有限公司 半导体封装载板及其制法与半导体封装制程
CN113838766A (zh) * 2020-06-23 2021-12-24 祁昌股份有限公司 一种用于封装基板的同侧电性测量方法及一种封装基板

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