KR20010073751A - 적층 패키지 - Google Patents

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이장우
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Abstract

본 발명은 적층 패키지에 관한 것으로, 적층 패키지를 구성하는 단위 패키지를 반도체 칩 두께 수준으로 제조하여 반도체 제품의 경박 단소화에 대응할 수 있도록, 두 개의 단위 패키지가 3차원으로 적층된 적층 패키지로서, 상기 단위 패키지는, 활성면에 복수개의 전극 패드가 형성된 반도체 칩과; 일단이 상기 전극 패드에 접속되며 타단이 상기 반도체 칩의 외곽으로 연장된 전도성 패턴과; 상기 전극 패드를 제외한 상기 활성면 상에 형성되며 유연성을 갖는 절연층; 및 상기 전극 패드 상에 형성된 금속 범프;를 구비하며, 두 개의 상기 단위 패키지 사이의 전기적인 연결이 상기 금속 범프들 사이의 접속에 의해 이루어지는 것을 특징으로 하는 적층 패키지를 제공한다. 또한 전술된 적층 패키지들을 단위 패키지로 하여 3차원으로 적층한 적층 패키지를 제공한다. 즉, 단위 적층 패키지들의 반도체 칩 외곽으로 인출된 절연층을 포함한 전도성 패턴을 하향 절곡하여 그 아래의 단위 적층 패키지의 전도성 패턴에 접속시키고, 최하층의 단위 적층 패키지의 절곡된 절연층을 포함한 전도성 패턴을 외부접속단자로 사용하는 적층 패키지를 제공한다.

Description

적층 패키지{Stack package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수개의 단위 패키지를 적층한 적층 패키지에 관한 것이다.
일반적인 반도체 웨이퍼(semiconductor wafer)는 평면이기 때문에, 한 평면내에 반도체 소자의 집적도을 향상시키는 데 한계가 있다. 또한 집적도를 향상시키는 데도 많은 설비투가가 필요한 실정이다. 따라서, 현재 반도체 패키지의 고집적화를 위하여 많은 회사들 및 학계에서 고밀도 3차원 칩, 3차원 패키지의 적층 방법을 연구하고 있다. 즉, 반도체 웨이퍼를 개별 반도체 소자로 절삭한 이후에 집적도를 높이는 방법을 연구하고 있다.
예를 들면, 복수개의 단위 패키지를 3차원으로 적층하여 제조된 3차원 적층 패키지(stack package)는 고집적화를 이룰 수 있는 반면에, 두께가 두꺼워 반도체 제품의 경박단소화에 대한 대응성이 떨어지는 문제점을 안고 있다.
복수개의 반도체 소자를 3차원으로 적층하여 제조된 3차원 적층 칩 패키지(stack chip package)는 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나다. 하지만, 적층 칩 패키지를 구성하는 각각의 반도체 소자에 대한 검증 작업을 진행하지 않고 적층 칩 패키지로 제조할 경우에, 어느 하나의 반도체 소자라도 불량이 될 경우, 그 적층 칩 패키지는 불량 처리되는 문제점을 안고 있다. 물론 검증 작업이 완료된 반도체 소자를 이용하여 적층 칩 패키지를 구현할 경우, 전술된 문제점의 발생은 적겠지만, 적층 칩 패키지의 제조 비용이 증가하는 문제점을 안고 있다.
따라서, 본 발명의 목적은 단위 패키지를 반도체 칩 두께 수준으로 제조하여 반도체 제품의 경박 단소화에 대응할 수 있는 적층 패키지를 제공하는 데 있다.
도 1은 본 발명의 제 1 실시예에 따른 적층 패키지용 단위 패키지를 나타내는 단면도,
도 2는 도 1의 단위 패키지를 적층한 듀얼 타입의 적층 패키지를 나타내는 단면도,
도 3은 도 2의 듀얼 타입의 적층 패키지를 적층한 적층 패키지를 나타내는 단면도,
도 4는 본 발명의 제 2 실시예에 따른 적층 패키지용 단위 패키지를 나타내는 단면도,
도 5는 도 4의 단위 패키지를 적층한 듀얼 타입의 적층 패키지를 나타내는 단면도,
도 6은 도 5의 듀얼 타입의 적층 패키지를 적층한 적층 패키지를 나타내는 단면도,
도 7은 제 2 실시예에 따른 단위 적층 패키지의 양측에 제 1 실시예에 따른 단위 적층 패키지가 결합되어 구현된 적층 패키지를 나타내는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 40 : 단위 패키지 12, 42 : 반도체 칩
13, 43 : 전극 패드 14, 44 : 전도성 패턴
16, 46 : 절연층 17, 47 : 불활성층
18, 48 : 금속 범프 19, 62 : 외부접속단자
20, 30, 50, 60, 70 : 적층 패키지 45 : 끼움 홈
상기 목적을 달성하기 위하여, 본 발명은 두 개의 단위 패키지가 3차원으로 적층된 적층 패키지로서, 상기 단위 패키지는, 활성면에 복수개의 전극 패드가 형성된 반도체 칩과; 일단이 상기 전극 패드에 접속되며 타단이 상기 반도체 칩의 외곽으로 연장된 전도성 패턴과; 상기 전극 패드를 제외한 상기 활성면 상에 형성되며 유연성을 갖는 절연층; 및 상기 전극 패드 상에 형성된 금속 범프;를 구비하며, 두 개의 상기 단위 패키지 사이의 전기적인 연결이 상기 금속 범프들 사이의 접속에 의해 이루어지는 것을 특징으로 하는 적층 패키지를 제공한다.
본 발명은 또한 전술된 적층 패키지들을 단위 적층 패키지로 하여 3차원으로 적층한 적층 패키지를 제공한다. 즉, 단위 적층 패키지들의 반도체 칩 외곽으로 인출된 절연층을 포함한 전도성 패턴을 하향 절곡하여 그 아래의 단위 적층 패키지의 전도성 패턴에 접속시키고, 최하층의 단위 적층 패키지의 절곡된 절연층을 포함한 전도성 패턴을 외부접속단자로 사용하는 적층 패키지를 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 제 1 실시예에 따른 적층 패키지용 단위 패키지(10)를 나타내는 단면도이다. 도 1을 참조하면, 단위 패키지(10)는 활성면에 복수개의 전극 패드(13)가 형성된 반도체 칩(12)을 포함하여 그 상부에 형성된 전도성 패턴(14), 유연성을 갖는 절연층(16) 및 전극 패드(13) 상에 형성된 금속 범프(18)로 구성되며, 두께는 반도체 칩(12) 수준이다. 반도체 칩(12)의 활성면 아래에 형성된 집적회로(도시안됨)를 외부환경으로부터 보호하기 위한 불활성층(17)이 전극 패드(13)를 제외한 활성면에 형성되어 있다.
좀더 상세히 설명하면, 전도성 패턴(14)은 일단이 전극 패드(13)에 접속되고, 일단과 연결된 타단은 반도체 칩(12)의 외곽으로 연장되어 있다. 여기서, 반도체 칩(12)의 외곽으로 연장된 전도성 패턴(16) 부분은 외부 접속용으로 활용된다.
반도체 칩(12)의 활성면에 형성된 전도성 패턴(14)이 활성면에 안정적으로 부착되어 있을 수 있도록, 전도성 패턴(14)을 포함한 반도체 칩(12)의 활성면 상에 유연성을 갖는 절연층(16)이 형성된다. 물론, 전극 패드(13) 상에는 절연층(16)이 형성되지 않는다.
그리고, 단위 패키지(10)들의 접속을 구현하기 위한 금속 범프(18)가 전극패드(13) 상에 형성된다. 금속 범프(18)로는 금(Au), 솔더(solder), 니켈(Ni) 범프를 형성할 수 있다.
전술된 단위 패키지(10a, 10b) 둘을 3차원으로 적층하여 구현한 듀얼(dual) 타입의 적층 패키지(20)가 도 2에 도시되어 있다. 도 2를 참조하면, 금속 범프(18)가 형성된 단위 패키지(10a, 10b)의 면을 대응시킨 이후에 서로 금속 범프(18)를 접합시켜 적층 패키지(20)로 구현한다. 단위 패키지 외측으로 연장된 전도성 패턴을 포함한 절연층 부분(19; 이하, 외부접속단자)은 기판에 실장될 수 있는 형태로 절곡된다. 이때, 단위 패키지(10a, 10b) 사이에 공간이 없도록 서로 접속하는 것이 바람직하다.
도 2의 듀얼 타입의 적층 패키지(20a, 20b)를 적층한 적층 패키지(30)가 도 3에 도시되어 있다. 도 3을 참조하면, 상부의 단위 적층 패키지(20a)의 반도체 칩(12a) 외곽으로 인출된 외부접속단자(19a)를 하향 절곡하여 그 아래의 단위 적층 패키지(20b)의 외부접속단자(19b) 접속시켜 적층 패키지(30)를 구현한다. 이 때, 최하층의 단위 적층 패키지(20b)의 절곡된 외부접속단자(19b)는 적층 패키지(30)의 외부 접속용 단자로 사용한다.
도 3에는 두 개의 단위 적층 패키지(20a, 20b)를 적층하여 적층 패키지(30)를 구현하였지만, 그 이상으로 단위 적층 패키지를 도 3에 개시된 방법과 동일한 적층 방법으로 적층하여 적층 패키지를 구현할 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 적층 패키지용 단위 패키지(40)를 나타내는 단면도이다. 도 4를 참조하면, 단위 패키지(40)는 활성면에 복수개의 전극패드(43)가 형성된 반도체 칩(42)을 포함하여 그 상부에 형성된 전도성 패턴(44), 유연성을 갖는 절연층(46) 및 전극 패드(43) 상에 형성된 금속 범프(48)로 구성된다. 반도체 칩(42)의 활성면 아래에 형성된 집적회로(도시안됨)를 외부환경으로부터 보호하기 위한 불활성층(47)이 전극 패드(43)를 제외한 활성면에 형성되어 있다.
좀더 상세히 설명하면, 전도성 패턴(44)은 일단이 전극 패드(43)에 접속되고, 일단과 연결된 타단은 반도체 칩(42)의 외곽으로 연장되어 있다. 여기서, 반도체 칩(42)의 외곽으로 연장된 전도성 패턴(44) 부분은 반도체 칩(42)의 활성면 아래로 하향 절곡되어 있다.
반도체 칩(42)의 활성면에 형성된 전도성 패턴(44)이 활성면에 안정적으로 부착되어 있을 수 있도록, 전도성 패턴(44)이 형성된 반도체 칩(42)의 활성면 상에 유연성을 갖는 절연층(46)이 형성된다. 반도체 칩(42) 외곽의 전도성 패턴(44)과 전극 패드(43) 상에는 절연층(46)이 형성되지 않는다.
그리고, 단위 패키지(40)들의 접속을 구현하기 위한 금속 범프(48)가 전극 패드(43) 상에 형성된다. 반도체 칩(42) 외곽과 금속 범프(48) 사이에도 절연층(46)이 형성되지 않으며, 절연층(46)을 형성하지 않은 이유는 도 6의 적층 패키지(60)와 관련된 설명에서 설명하겠다. 금속 범프(48)로는 금(Au), 솔더(solder), 니켈(Ni) 범프를 형성할 수 있다.
도 4에 따른 단위 패키지(40a, 40b) 둘을 3차원으로 적층하여 구현한 듀얼 타입의 적층 패키지(50)가 도 5에 도시되어 있다. 도 5를 참조하면, 금속범프(48)가 형성된 단위 패키지(40a, 40b)의 면을 대응시킨 이후에 서로 금속 범프(48)를 접합시켜 적층 패키지(50)로 구현한다. 후술되겠지만, 단위 패키지(40a, 40b)를 적층에 의해 반도체 칩(42) 외곽과 금속 범프(48) 사이의 공간(45; 이하, 끼움 홈이라 한다.)은 제 1 실시예에 따른 단위 적층 패키지가 끼움 결합되거나, 클립 형태의 외부접속단자가 끼움 결합되는 부분이다. 이때, 단위 패키지(40a, 40b) 사이에 공간이 없도록 서로 접속하는 것이 바람직하다.
도 5의 듀얼 타입의 적층 패키지(50a, 50b)를 적층한 적층 패키지(60)가 도 6에 도시되어 있다. 도 6을 참조하면, 두 개의 단위 적층 패키지(50a, 50b)들을 3차원으로 적층한 이후에, 반도체 칩(42) 외곽으로 인출된 전도성 패턴(44)을 서로 접속시키는 클립 리드 형태의 외부접속단자(62)를 적층된 단위 적층 패키지(50a, 50b)에 끼워 적층 패키지(60)를 구현한다. 즉, 외부접속단자(62)의 상단부는 상부의 단위 적층 패키지(50a)의 상부면에 끼워지고, 하단부는 그 아래의 단위 적층 패키지(50b)의 하부면에 끼워진다. 그리고, 외부접속단자(62)의 중단부는 각각의 단위 적층 패키지(50a, 50b)의 반도체 칩(42)들 사이의 끼홈 홈(45)에 끼워져 전도성 패턴(44)에 접속된다. 이때, 최하부의 단위 적층 패키지(50b)의 하부면에 끼워진 외부접속단자(62)의 하단부가 외부접속용 단자로 활용된다.
도 6에는 두 개의 단위 적층 패키지(50a, 50b)를 적층하여 적층 패키지(60)를 구현하였지만, 그 이상으로 단위 적층 패키지를 적층하여 적층 패키지를 구현할 수 있다.
제 2 실시예에 따른 단위 적층 패키지(50c)의 양측에 제 1 실시예에 따른 단위 적층 패키지(20c)가 결합되어 구현된 적층 패키지(70)가 도 7에 도시되어 있다. 도 7을 참조하면, 제 2 실시예에 따른 단위 적층 패키지(50c)의 양쪽 즉, 전도성 패턴(44)이 노출된 끼움 홈(45)에 제 1 실시예에 따른 단위 적층 패키지(20c)의 절곡되지 않은 외부접속단자(19)를 삽입하여 적층 패키지(70)를 형성한다. 그리고, 제 1 실시예에 따른 단위 적층 패키지(20c)의 끼움 결합되지 않은 외부접속단자(19)를 하향 절곡하여 적층 패키지(70)의 외부접속용 단자로 사용한다.
물론, 도 7에 따른 적층 패키지(70)를 단위 적층 패키지로 하여 3차원으로 적층한 적층 패키지를 구현하거나, N개(N은 자연수)의 제 2 실시예에 따른 단위 적층 패키지들 사이에 N+1개의 제 1 실시예에 따른 단위 적층 패키지를 끼움 결합하여 적층 패키지로 구현할 수도 있다. 그외 본 발명은 본 발명의 기술적 사상으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안 된다. 본 발명의 범위는 특허청구범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 다시, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다.
따라서, 본 발명의 구조를 따르면 적층되는 단위 패키지를 반도체 칩 두께 수준으로 제조하여 적층 패키지를 구현할 수 있기 때문에, 반도체 제품의 경박 단소화에 대응할 수 있다.
그리고, 적층 패키지를 구현하는 단위 패키지는 반도체 칩 두께 수준이면서, 전도성 패턴이 반도체 칩 밖으로 노출되어 있기 때문에, 단위 패키지에 대한 검증 작업을 용이하게 실시할 수 있는 장점도 있다.

Claims (2)

  1. 두 개의 단위 패키지가 3차원으로 적층된 적층 패키지로서,
    상기 단위 패키지는,
    활성면에 복수개의 전극 패드가 형성된 반도체 칩과; 일단이 상기 전극 패드에 접속되며 타단이 상기 반도체 칩의 외곽으로 연장된 전도성 패턴과; 상기 전극 패드를 제외한 상기 활성면 상에 형성되며 유연성을 갖는 절연층; 및 상기 전극 패드 상에 형성된 금속 범프;를 구비하며,
    두 개의 상기 단위 패키지 사이의 전기적인 연결이 상기 금속 범프들 사이의 접속에 의해 이루어지는 것을 특징으로 하는 적층 패키지.
  2. 제 1항에 따른 단위 적층 패키지들을 3차원으로 적층한 적층 패키지로서,
    상기 단위 적층 패키지들의 반도체 칩 외곽으로 인출된 절연층을 포함한 전도성 패턴을 하향 절곡하여 그 아래의 단위 적층 패키지의 전도성 패턴에 접속시키고, 최하층의 상기 단위 적층 패키지의 절곡된 절연층을 포함한 전도성 패턴을 외부접속단자로 사용하는 것을 특징으로 하는 적층 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100434706B1 (ko) * 2002-06-21 2004-06-07 주식회사 하이닉스반도체 칩 스택 패키지

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KR100434706B1 (ko) * 2002-06-21 2004-06-07 주식회사 하이닉스반도체 칩 스택 패키지

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