KR20140120366A

KR20140120366A - 3d nand 비-휘발성 메모리에서의 약한-소거 타입 판독 디스터브의 감소

Info

Publication number: KR20140120366A
Application number: KR1020147024549A
Authority: KR
Inventors: 잉다 동; 만 엘. 무우이; 히토시 미와
Original assignee: 샌디스크 테크놀로지스, 인코포레이티드
Priority date: 2012-02-02
Filing date: 2012-11-23
Publication date: 2014-10-13
Also published as: EP2810279B1; EP3113186B1; CN104364849A; US20140247659A1; EP3113186A1; US8670285B2; KR101903573B1; US20140056065A1; US20130201760A1; US8830755B1; WO2013115900A1; EP2810279A1; US9171632B2; CN104364849B

Abstract

3D 적층 메모리 디바이스에 대한 판독 프로세스가 제공되며, 이 프로세스는 판독 디스터브들의 노멀 타입 및 약한-소거 타입 모두를 억제하기 위해, 선택되지 않은 메모리 스트링들에 대한 채널 부스팅의 최적 레벨을 제공한다. 채널은, 비트 라인들의 전압(Vbl), 드레인-측 선택 게이트들의 전압(Vsgd_unsel), 소스-측 선택 게이트들의 전압(Vsgs_unsel), 메모리 디바이스의 선택된 레벨(워드 라인 층)의 전압(Vcg_sel), 및 메모리 디바이스의 선택되지 않은 레벨들의 전압(Vcg_unsel)을 제어함으로써, 부스팅된다. 채널은 증가하는 Vcg_unsel로부터의 용량성 커플링을 허용하도록 초기에 드레인-측 및 소스-측 선택 게이트들이 비-전도성 상태가 되게 함으로써 부스팅될 수 있다. 그 다음에 드레인-측 및/또는 소스-측 선택 게이트들은 Vsgd_unsel 및/또는 Vsgs_unsel을 상승시킴으로써 비-전도성 상태가 되고, 이는 부스팅을 중단시킨다. 추가적으로, Vcg_unsel이 여전히 증가하고 있는 동안 드레인-측 및/또는 소스-측 선택 게이트들을 다시 전도성 상태가 되게 함으로써 부스팅이 일어날 수 있다. 또는, 채널은 Vbl에서 구동될 수 있다. 2-단계 부스팅은 채널을 Vbl에서 구동시키고, 그 다음에 용량성 커플링에 의한 부스팅을 제공한다.

Description

3D NAND 비-휘발성 메모리에서의 약한-소거 타입 판독 디스터브의 감소{REDUCING WEAK-ERASE TYPE READ DISTURB IN 3D NAND NON-VOLATILE MEMORY}

본 발명은 3D 비-휘발성 메모리 디바이스에서의 메모리 셀들을 판독하기 위한 기법들에 관한 것이다.

최근, 비트당 가격 감축가능(Bit Cost Scalable, BiCS) 아키텍처(architecture)로 때때로 지칭되는 3D 적층 메모리 구조(3D stacked memory structure)를 사용하여 초고밀도 저장 디바이스(ultra high density storage device)들이 제안되고 있다. 예를 들어, 3D NAND 적층 메모리 디바이스는 교번하는 전도성 및 유전성 층들의 어레이(array)로부터 형성될 수 있다. 동시에 다수의 메모리 층들을 정의하기 위해 이러한 층들 내에는 메모리 홀(memory hole)이 드릴링(drilling)된다. 그 다음에, 메모리 홀을 적절한 물질로 충전함으로써 NAND 스트링(string)이 형성된다. 일직선의 NAND 스트링이 하나의 메모리 홀 내에서 연장되며, 파이프-형상(pipe-shaped) 혹은 U자-형상(U-shaped)의 NAND 스트링들(P-BiCS)이 메모리 셀들의 수직 컬럼(column)들의 쌍(pair)을 포함하고, 여기서 메모리 셀들의 수직 컬럼들의 쌍은 두 개의 메모리 홀들 내에서 연장되어 하부 백 게이트(bottom back gate)에 의해 결합된다. 메모리 셀들의 제어 게이트들은 전도성 층들에 의해 제공된다.

상이한 도면들에서 도면번호가 동일한 요소들은 공통되는 컴포넌트들을 나타낸다.
도 1a는 3D 적층 비-휘발성 메모리 디바이스의 사시도이다.
도 1b는 도 1a의 3D 적층 비-휘발성 메모리 디바이스(100)의 기능적 블록도이다.
도 1c는 U자-형상의 NAND 스트링들을 포함하는 도 1a의 블록(BLK0)의 실시예를 도시하며, 여기서는 공통 비트 라인과 관련된 U자-형상의 NAND 스트링들의 세트가 하이라이트(highlight)되어 있다.
도 1d는 도 1c의 실시예를 도시하며, 여기서는 U자-형상의 NAND 스트링들의 서브-블록(sub-block)이 하이라이트되어 있다.
도 1e는 도 1a의 블록(BLK0)의 실시예를 도시하며, 여기서는 공통 비트 라인과 관련된 직선형 NAND 스트링들의 세트가 하이라이트되어 있다.
도 1f는 도 1e의 실시예를 도시하며, 여기서는 직선형 NAND 스트링들의 서브-블록이 하이라이트되어 있다.
도 2a는 도 1c와 일치하는 U자-형상의 NAND 스트링들을 갖는 3D 비-휘발성 메모리 디바이스의 워드 라인 층의 상면도를 도시하며, 워드 라인 층 일부분들 및 관련된 드라이버들을 보여 주고 있다.
도 2b는 도 2a의 3D 비휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시하며, 드레인-측 선택 게이트 라인들, 소스-측 선택 게이트 라인들, 및 관련된 드라이버들을 보여 주고 있다.
도 2c는 도 2a의 3D 비-휘발성 메모리 디바이스의 소스 라인 층의 상면도를 도시하며, 소스 라인들 및 관련된 드라이버들을 보여 주고 있다.
도 2d는 도 2a의 3D 비-휘발성 메모리 디바이스의 비트 라인 층의 상면도를 도시하며, 비트 라인들 및 관련된 드라이버들을 보여 주고 있다.
도 2e는 도 2a의 NAND 스트링들의 SetA0의 라인(line)(200)을 따라 절단된, 도 2a의 3D 비-휘발성 메모리 디바이스의 블록의 단면도를 도시한다.
도 2f는 도 2e의 컬럼 C0의 영역(269)의 클로즈-업(close-up) 도면을 도시하며, 드레인-측 선택 게이트 SGD0 및 메모리 셀 MC6,0을 보여 주고 있다.
도 2g는 도 2f의 컬럼 C0의 단면도를 도시한다.
도 3은 도 2e에서의 SetA0과 같은 NAND 스트링들의 예시적인 세트에서의 메모리 셀들의 정렬을 도시한다.
도 4는 소거된 상태 및 더 높은 데이터 상태들의 임계 전압 분포들을 도시한다.
도 5a는 메모리 셀들의 블록에 대한 판독 동작을 도시한다.
도 5b는 도 5a의 판독 동작의 실시예를 도시한다.
도 5c는 도 5a의 판독 동작의 또 다른 실시예를 도시한다.
도 5d는 도 5a의 판독 동작의 또 다른 실시예를 도시한다.
도 5e는 도 5a의 판독 동작의 또 다른 실시예를 도시한다.
도 5f는 도 5a의 판독 동작의 또 다른 실시예를 도시한다.
도 5g는 도 5a의 판독 동작의 또 다른 실시예를 도시한다.
도 6a1 내지 도 6d2는 도 5b 내지 도 5e의 실시예들과 관련된 파형들을 도시한다.
도 7a 내지 도 7f2는 도 5f 및 도 5g의 실시예들과 관련된 파형들을 도시한다.
도 8a는 도 1e 및 도 1f와 일치하는 직선형 NAND 스트링들을 갖는 3D 비-휘발성 메모리 디바이스의 워드 라인 층들의 상면도를 도시하며, 관련된 드라이버들을 보여 주고 있다.
도 8b는 도 8a의 3D 비-휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시하며, 드레인-측 선택 게이트 라인들 및 관련된 드라이버들을 보여 주고 있다.
도 8c는 도 8a의 3D 비-휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시하며, 소스-측 선택 게이트 라인들 및 관련된 드라이버들을 보여주고 있다.
도 8d는 도 8a의 3D 비-휘발성 메모리 디바이스의 소스 라인 층의 상면도를 도시하며, 소스 라인들 및 관련된 드라이버들을 보여주고 있다.
도 8e는 도 8a의 3D 비-휘발성 메모리 디바이스의 비트 라인 층의 상면도를 도시하며, 비트 라인들 및 관련된 드라이버들을 보여 주고 있다.
도 8f는 도 8a의 NAND 스트링들의 setB0의 라인(800)을 따라 절단된, 도 8a의 3D 비-휘발성 메모리 디바이스의 블록의 단면도를 도시한다.
도 9는 도 8f에서의 SetB0과 같은 NAND 스트링들의 예시적인 세트에서의 메모리 셀들의 정렬을 도시한다.

3D 적층 비-휘발성 메모리 디바이스에서, 선택된 메모리 셀들의 상태를 판독하기 위해 수행되는 판독 동작은 프로세스에서의 선택되지 않은 메모리 셀들의 상태에 판독 디스터브(read disturb)로 지칭되는 나쁜 영향을 미칠 수 있다. 예를 들어, 3D 적층 비-휘발성 메모리 디바이스는 복수의 블록(block)들 내에 정렬될 수 있고, 여기서 각각의 블록은 복수의 서브-블록(sub-block)들을 포함하며, 판독 동작은 블록의 선택된 서브-블록 상에서 수행된다. 서로 다른 서브-블록들은 동일한 워드 라인 층, 비트 라인 및 소스 라인 바이어스(bias)들을 가질 수 있지만, 전형적으로는 소스-측 선택 게이트(source-side select gate)들(SGS) 및 드레인-측 선택 게이트(drain-side select gate)들(SGD)에 대해 별개의 선택 게이트(SG) 바이어스들을 갖는다. 선택된 서브-블록에서의 판독 동안, 선택되지 않은 서브-블록들의 SGS 및 SGD 트랜지스터들은 전형적으로는, 메모리 셀들의 선택되지 않은 스트링들에서의 전도 경로(conduction path)들을 컷오프(cut off)시키기 위해 턴오프(turn off)된다(비-전도성 상태가 됨). 대략 7V 내지 8V의 판독-패스 전압(read-pass voltage)이 선택되지 않은 워드 라인 층들에 인가되고, 선택되지 않은 스트링들의 피크 채널 전위(peak channel potential)를 대략 5V까지 부스팅(boosting)시킨다. 부스팅의 이러한 전체 크기는 선택되지 않은 워드 라인 층들로부터 채널로의 용량성 커플링(capacitive coupling)으로 인한 것이다.

이러한 채널 부스팅은 선택되지 않은 스트링들의 선택되지 않은 셀들에 대한 노멀 판독 디스터브(normal read disturb)의 발생을 감소시키는 것을 도울 수 있다. 노멀 판독 디스터브는 결과적으로, 판독 동작에서 선택되지 않은 셀의 임계 전압이 증가하게 한다(혹은 일부 경우들에서는 감소하게 함). 노멀 판독 디스터브는 셀의 채널과 제어 게이트 간의 커다란 전위차(potential difference)에 의해 일어난다.

그러나, 셀이 선택된 워드 라인 층 상에서 상대적으로 낮은 전압(Vcgr)으로 판독되고 있을 때, 판독 동안 상대적으로 높은 채널 부스팅 전위는 선택된 셀과 관련된 채널의 영역으로부터 전하를 끌어당길 수 있고, 이는 셀의 임계 전압(Vth)을 낮출 수 있으며, 이에 따라 셀의 소거가 약하게 일어나게 된다. 이러한 프로그램은 셀이 상대적으로 높은 Vth를 갖는 경우, 예를 들어, 상대적으로 높은 데이터 상태로 프로그래밍되는 경우, 가장 명백해진다. 판독 디스터브의 이러한 약한-소거 타입(weak-erase type)은 셀에 의해 저장되는 데이터에서의 에러(error)를 유발시킬 수 있고, 메모리 디바이스의 성능에 나쁜 영향을 미칠 수 있다.

판독 디스터브의 약한-소거 타입은 선택 게이트 트랜지스터들이 채널들을 완전히 방전시키기 위해 램프업(ramp up)될 때 모든 서브-블록들에서의 선택 게이트들을 턴온(turn on)시킴으로써(전도 상태가 되게 함으로써) 억제될 수 있다. 그러나, 선택되지 않은 스트링들의 채널들에서의 전위들이 판독 동작 동안 너무 낮아질 수 있고(예를 들어, 0V), 이에 따라 노멀 판독 디스터브가 일어나게 된다.

본 명세서에서 설명되는 바와 같은 더 좋은 접근법은 부스팅 프로세스를 제어함으로써 판독 동작 동안 선택되지 않은 스트링들의 채널 부스팅의 레벨을 정교하게 제어한다. 특히, SGS 및/또는 SGD 선택 게이트들은 판독 동작 동안 일시적으로 전도 상태가 될 수 있고, 이에 따라 채널 부스팅의 전체 크기보다 작은 채널 부스팅의 감소된 양이 가능하도록 할 수 있다. 채널 부스팅의 이러한 감소된 양은 노멀 판독 디스터브를 억제하기에 충분하지만, 판독 디스터브의 약한-소거 타입을 촉진시킬 만큼 그렇게 높지는 않다.

아래 논의되는 설명에서, 3D 적층 비-휘발성 메모리 디바이스들의 세부 구조가 도 1a 내지 도 3 그리고 도 8a 내지 도 9에서 전체적으로 제공되며, 판독 동작의 세부사항들이 도 4 내지 도 7c에서 전체적으로 제공된다.

도 1a는 3D 적층 비-휘발성 메모리 디바이스의 사시도이다. 메모리 디바이스(100)는 기판(101)을 포함한다. 기판 상에는 메모리 셀들의 예시적 블록들 BLK0과 BLK1, 그리고 주변 영역(106)이 있으며, 주변 영역(106)에는 블록들이 사용하기 위한 회로가 있다. 기판(101)은 또한 블록들 아래에 회로를 가질 수 있는바, 이 회로의 신호들을 운반하기 위한 전도성 경로들로 패터닝된 하나 이상의 하위 금속 층들도 함께 구비할 수 있다. 블록들은 메모리 디바이스의 중간 영역(102) 내에 형성된다. 메모리 디바이스의 상위 영역(103)에서는, 하나 이상의 상위 금속 층들이 회로의 신호들을 운반하기 위한 전도성 경로들로 패터닝된다. 각각의 블록은 메모리 셀들의 적층된 영역을 포함하는바, 여기서 적층의 교번하는 레벨들은 워드 라인들을 나타낸다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 층상 면(tiered side)들을 갖는바, 이러한 층상 면들로부터 수직 콘택(vertical contact)들이 전도성 경로들에 대한 연결들을 형성하기 위해 상위 금속 층까지 상향으로 연장된다. 두 개의 블록들이 예로서 도시되어 있지만, x-방향 및/또는 y-방향으로 연장되는 추가적인 블록들이 사용될 수 있다.

하나의 가능한 접근법에서, x-방향에서의 평면의 길이는 워드 라인들에 대한 신호 경로들이 하나 이상의 상위 금속 층들에서 연장되는 방향을 나타내고, y-방향에서의 평면의 폭은 비트 라인들에 대한 신호 경로들이 하나 이상의 상위 금속 층들에서 연장되는 방향을 나타낸다. z-방향은 메모리 디바이스의 높이를 나타낸다.

도 1b는 도 1a의 3D 적층 비-휘발성 메모리 디바이스(100)의 기능적 블록도이다. 메모리 디바이스(100)는 하나 이상의 메모리 다이(memory die)(108)를 포함할 수 있다. 메모리 다이(108)는 (예를 들어, 블록들 BLK0 및 BLK1을 포함하는) 저장 소자들의 3D(3-차원(three-dimensional)) 메모리 어레이(150), 제어 회로(110), 및 판독/기입 회로들(165)을 포함한다. 메모리 어레이(150)는 로우 디코더(row decoder)(130)를 통해 워드 라인들에 의해 어드레싱가능하고, 컬럼 디코더(column decoder)(160)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기입 회로들(165)은 복수의 감지 블록(sense block)들(140)(감지 회로)을 포함하고 저장 소자들의 페이지가 병렬로 판독 혹은 프로그래밍될 수 있게 한다. 전형적으로, 제어기(150)는 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예를 들어, 탈착가능한 저장 카드)에 포함된다. 커맨드(command)들 및 데이터는, 라인들(120)을 통해 호스트와 제어기(150) 간에 전달되고, 그리고 라인들(118)을 통해 제어기와 하나 이상의 메모리 다이(108) 간에 전달된다.

제어 회로(110)는, 메모리 어레이(150)에 관한 메모리 동작들을 수행하기 위해 판독/기입 회로들(165)과 협력하고, 상태 머신(state machine)(112), 온-칩 어드레스 디코더(on-chip address decoder)(114), 그리고 파워 제어 모듈(power control module)(116)을 포함한다. 상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(114)는, 호스트 혹은 메모리 제어기에 의해 사용되는 어드레스와 디코더들(130 및 160)에 의해 사용되는 하드웨어 어드레스 간의 어드레스 인터페이스(address interface)를 제공한다. 파워 제어 모듈(116)은, 메모리 동작 동안 워드 라인들 및 비트 라인들에 공급되는 파워 및 전압들을 제어한다. 이것은 워드 라인 층들 및 워드 라인 층 일부분들에 대한 드라이버(driver)들, 드레인-측 및 소스-측 선택 게이트 드라이버들(이것은 예컨대, NAND 스트링과 같은 메모리 셀들의 스트링의 드레인-측 및 소스-측 또는 드레인-말단 및 소스-말단으로 지칭됨), 그리고 소스 라인들을 포함할 수 있다. 감지 블록들(140)은 일 접근법에서 비트 라인 드라이버들을 포함할 수 있다.

일부 구현예들에서, 컴포넌트들 중 일부는 결합될 수 있다. 다양한 설계에서, 메모리 어레이(150) 이외의 컴포넌트들 중 하나 이상의 컴포넌트는 (단독으로 혹은 결합되어) 적어도 하나의 제어 회로로서 고려될 수 있다. 예를 들어, 적어도 하나의 제어 회로는, 제어 회로(110), 상태 머신(112), 디코더들(114/160), 파워 제어(116), 감지 블록들(140), 판독/기입 회로들(165), 및 제어기(150) 등 중 어느 하나를 포함할 수 있거나 혹은 이들의 조합을 포함할 수 있다.

또 다른 실시예에서, 비-휘발성 메모리 시스템은 듀얼(dual) 로우/컬럼 디코더들 및 판독/기입 회로들을 사용한다. 다양한 주변 회로들에 의한 메모리 어레이(150)로의 액세스(access)는 어레이의 양 측 상에서 대칭적으로 구현되는바, 이에 따라 각 측 상의 액세스 라인들 및 회로의 밀도는 반으로 감소하게 된다. 따라서, 로우 디코더는 두 개의 로우 디코더들로 분할되고, 컬럼 디코더는 두 개의 컬럼 디코더들로 분할된다. 유사하게, 판독/기입 회로들은 어레이(150)의 상부로부터 비트 라인들에 연결되는 판독/기입 회로들, 그리고 하부로부터 비트 라인들에 연결되는 판독/기입 회로들로 분할된다. 이러한 방식으로, 판독/기입 모듈들의 밀도는 1/2로 감소하게 된다.

NAND 플래시 메모리에 추가하여 다른 타입의 비-휘발성 메모리가 또한 사용될 수 있다.

도 1c는 U자-형상의 NAND 스트링들을 포함하는 도 1a의 블록 BLK0의 실시예를 도시한다. 블록 BLK0A는 여러 세트들(SetA0, SetA1, SetA2, SetA3, ..., SetAn, 여기서 블록 내에는 n-1개의 세트들이 존재함) 내에 정렬되는 U자-형상의 NAND 스트링들을 포함한다. NAND 스트링들의 각각의 세트는 하나의 비트 라인(BLA0, BLA1, BLA2, BLA3, ..., BLAn)과 관련된다. 하나의 접근법에서, 하나의 비트 라인과 관련된 블록 내의 모든 NAND 스트링들은 동일한 세트 내에 있다. 따라서, 각각의 U자-형상의 NAND 스트링은 메모리 셀들의 두 개의 컬럼들(드레인-측 컬럼 및 소스-측 컬럼)을 갖는다. 예를 들어, SetA0은 NAND 스트링 NSA0(이것은 드레인-측 컬럼 C0 및 소스-측 컬럼 C1을 가짐), NAND 스트링 NSA1(이것은 드레인-측 컬럼 C3 및 소스-측 컬럼 C2를 가짐), NAND 스트링 NSA2(이것은 드레인-측 컬럼 C4 및 소스-측 컬럼 C5을 가짐), NAND 스트링 NSA3(이것은 드레인-측 컬럼 C7 및 소스-측 컬럼 C6을 가짐), NAND 스트링 NSA4(이것은 드레인-측 컬럼 C8 및 소스-측 컬럼 C9를 가짐), 그리고 NAND 스트링 NSA5(이것은 드레인-측 컬럼 C11 및 소스-측 컬럼 C10을 가짐)를 포함한다. 소스 라인들은 비트 라인들에 대해 가로질러(transversely) 연장되는바, SLA0, SLA1 및 SLA2를 포함한다. 소스 라인들은 세트 내의 인접하는 NAND 스트링의 소스-측 컬럼들을 결합시킨다. 예를 들어, SLA0은 C1과 C2를 결합시키고, SLA1은 C5와 C6을 결합시키며, 그리고 SLA2는 C9와 C10을 결합시킨다. 하나의 접근법에서, 블록 내의 소스 라인들은 서로에게 결합되어 있고 하나의 드라이버에 의해 구동된다. 비트 라인들 및 소스 라인들은 본 예에서 메모리 셀 어레이 위에 있다.

NAND 스트링들(170 내지 173)은 NSA0과 동일한 서브-블록 내에 있다.

도 1d는 도 1c의 실시예를 도시하며, 여기서는 U자-형상의 NAND 스트링들의 예시적인 서브-블록이 대각선 라인들로 하이라이트(highlight)되어 있다. 블록은 다수의 서브-블록들로 분할될 수 있다. U자-형상의 NAND 스트링들이 사용되는 경우, 각각의 서브-블록은 x-방향으로 연장되는 NAND 스트링들의 세트를 포함할 수 있다. 예를 들어, 하나의 서브-블록은 NSA0 및 NAND 스트링들(170 내지 173)을 포함하고, 또 하나의 다른 서브-블록은 NSA1 및 -x 방향으로 그 뒤에 있는 NAND 스트링을 포함하는 등등이다. 각각의 NAND 스트링은, 예컨대 도 2a와 연계되어 더 논의되는 바와 같이, 메모리 셀들의 드레인-측 컬럼 및 메모리 셀들의 소스-측 컬럼을 포함한다. 서브-블록 내의 소스측 컬럼들 각각은 공통 선택 라인에 연결된다. 예를 들어, 서브-블록(201) 내의 소스측 컬럼들의 말단들은 SLA0에 연결된다.

도 1e는 직선형 NAND 스트링들을 포함하는 도 1a의 블록 BLK0의 실시예를 도시한다. 블록 BLK0B는 여러 세트들(SetB0, SetB1, SetB2, SetB3, ..., SetBn, 여기서 블록 내에는 n-1개의 세트들이 존재함) 내에 정렬되는 직선형 NAND 스트링들을 포함한다. NAND 스트링들의 각각의 세트는 하나의 비트 라인(BLB0, BLB1, BLB2, BLB3, ..., BLBn)과 관련된다. 하나의 접근법에서, 하나의 비트 라인과 관련된 블록 내의 모든 NAND 스트링들은 동일한 세트 내에 있다. 각각의 직선형 NAND 스트링은 메모리 셀들의 하나의 컬럼을 갖는다. 예를 들어, SetA0은 NAND 스트링들 NSB0, NSB1, NSB2, NSB3, NSB4 및 NSB5을 포함한다. 소스 라인들은 비트 라인에 대해 평행하게 연장되며, SLB0, SLB1, SLB2, SLB3, ..., SLBn을 포함한다. 하나의 접근법에서, 블록 내의 소스 라인들은 서로에게 결합되어 있고 하나의 드라이버에 의해 구동된다. 본 예에서, 비트 라인들은 메모리 셀 어레이 위에 있고, 소스 라인들은 메모리 셀 어레이 아래에 있다. 각각의 블록은 메모리 셀들의 컬럼들의 서브-블록들(예를 들어, BLK0B 내의 서브-블록들(804 내지 809)과 같은 것)을 포함한다. 더 세부적인 것에 대해서는 도 1f 및 도 8a를 참조하기 바란다.

도 1f는 도 1e의 실시예를 도시하며, 여기서 직선형 NAND 스트링들의 서브-블록은 대각선 라인들에 의해 하이라이트되어 있다. 각각의 서브-블록은 x-방향으로 연장되는 NAND 스트링들의 세트를 포함한다. 예를 들어, 서브-블록(804)은 직선형 NAND 스트링 NSB0, 그리고 NSB0 뒤에 있는 NAND 스트링들(180 내지 183)을 포함한다. 다른 서브-블록들(804 내지 809)은 NSB1 내지 NSB5를 각각 포함하고, 아울러 -x 방향으로 이들 뒤에 있는 NAND 스트링들을 포함한다.

도 2a는 도 1c와 일치하는 U자-형상의 NAND 스트링들을 갖는 3D 비-휘발성 메모리 디바이스의 워드 라인 층의 상면도를 도시하며, 워드 라인 층 일부분들 및 관련된 드라이버들을 보여 주고 있다. 이것은 적층 내의 복수의 워드 라인 층들 중에서 대표적인 층이다. 도 2e를 또한 참조하면, 적층은 교번하는 유전성 및 전도성 층들 혹은 레벨들을 포함한다. 유전성 층들 혹은 레벨들은 D0 내지 D8을 포함하고, 예를 들어, SiO₂로 만들어질 수 있다. 전도성 층들 혹은 레벨들은 BG, WL0 내지 WL6, 그리고 SG를 포함하는바, 여기서 BG는 백 게이트 층(Back Gate layer)이고, WL0 내지 WL6은 워드 라인 층들을 형성하는바, 예를 들어, 해당 층에서 메모리 셀들의 제어 게이트들에 대한 전도성 경로들을 형성하고, 그리고 SG는 선택 게이트 층을 형성하는바, 예를 들어, NAND 스트링들의 선택 게이트들의 제어 게이트들에 대한 전도성 경로를 형성한다. WL0 내지 WL6은 각각 레벨 L0 내지 레벨 L6에 있다. 도 2a의 워드 라인 층은 예를 들어, WL0 내지 WL6 중 어느 하나를 나타낼 수 있다. 전도성 층들은 예를 들어, 도핑된 폴리실리콘(doped polysilicon) 혹은 금속 실리사이드(metal silicide)를 포함할 수 있다. 전도성 상태를 유지시키기 위해 5V 내지 10V의 예시적인 전압이 드레인-측 컬럼과 소스-측 컬럼을 연결시키는 백 게이트에 인가될 수 있다.

도 2a는 하나의 예로서 도 1c의 블록 BLK0A 및 유사한 블록 BLK1A를 도시한다. 각각의 블록에 대해서, 워드 라인 층은 두 개의 워드 라인 층 일부분들로 분할된다(예를 들어, BLK0A에서는 워드 라인 층 일부분 WLA1 및 워드 라인 층 일부분 WLA2, 그리고 BLK1A에서는 워드 라인 층 일부분 WLB1 및 워드 라인 층 일부분 WLB2). 각각의 블록은 슬릿 패턴(slit pattern)을 포함한다. 슬릿은 예를 들어, 적층 내에서 (전형적으로는 하부에서의 에칭 정지 층으로부터 적어도 적층의 상부 층까지) 수직으로 연장되는 보이드(void)를 말한다. 슬릿은 워드 라인 층 일부분들을 서로로부터 절연시키기 위해 절연체로 충전될 수 있다. BLK0A의 슬릿(208)은 블록 내에서 지그-재그 패턴(zig-zag pattern)으로 연장되는 단일의 연속하는 슬릿이며, 이에 따라 블록은 두 개의 부분들(WLA1 및 WLA2)로 분할되고, 이들은 서로로부터 절연되어 있다. 유사하게, BLK1A의 슬릿(209)은 BLK1A를 두 개의 부분들(WLB1 및 WLB2)로 분할하고, 이들은 서로로부터 절연되어 있다. 이러한 접근법은 워드 라인 층 일부분들이 독립적으로 구동될 수 있기 때문에, 메모리 셀들을 제어함에 있어 더 큰 적응성(flexibility)을 제공할 수 있다.

각각의 블록은 기둥형(columnar)의 예컨대 수직의 메모리 홀(memory hole)들 혹은 필러(pillar)들의 로우(row)들을 포함한다(원(circle)들로 나타내어짐). 각각의 로우는 도면에서 컬럼들의 수직 그룹을 나타낸다. 메모리 홀들은 적층 내에서 수직으로 연장되고, 메모리 셀들을 포함하는바, 예를 들어, 수직 NAND 스트링 내에서와 같은 그러한 메모리 셀들을 포함한다. 라인(200)을 따라 BLK0A 내의 메모리 셀들의 예시적인 컬럼들은 C0 내지 C11을 포함한다. 도면에서 좌측 및 우측으로 연장되는 메모리 홀들의 매우 많은 로우들이 전형적으로 사용될 것이기 때문에, 본 도면은 단순화된 도면을 나타낸다. 또한, 도면들이 반드시 일정한 비율로 도시된 것은 아니다. 메모리 셀들의 컬럼들은 BLK0A 내의 서브-블록들(201 내지 206) 그리고 BLK1A 내의 서브-블록들(221 내지 226) 내에 정렬될 수 있다. U자-형상의 NAND 스트링들이 사용되는 경우, 각각의 서브-블록은 메모리 셀들의 컬럼들의 두 개의 인접하는 로우들을 포함할 수 있다. 서브-블록 내에서, 인접하는 로우들은 슬릿에 의해 분리된다. 슬릿의 일측 상에 있는 메모리 셀들의 컬럼들은 드레인-측 컬럼들(예를 들어, 도 2e에서 C0, C3, C4, C7, C8 및 C11), 그리고 슬릿의 타측 상에 있는 메모리 셀들의 컬럼들은 소스-측 컬럼들(예를 들어, 도 2e에서 C1, C2, C5, C6, C9 및 C10)이다. 두 개의 드레인-측 컬럼들 사이에 두 개의 소스-측 컬럼들이 있는 패턴이 y-방향으로 반복됨에 유의해야 한다.

워드 라인 드라이버들 WL0A1-DR, WL0A2-DR, WL1A1-DR 및 WL1A2-DR은 워드 라인 층 일부분들 WLA1, WLA2, WLB1 및 WLB2에 전압 파형들과 같은 신호들을 각각 독립적으로 제공한다.

도면들은 일정한 비율을 도시되지 않았으며 모든 메모리 컬럼들을 보여주지 않는다. 예를 들어, 더 실재적인 블록은, 블록 내에 총 384k개의 메모리 컬럼들에 대해서, y 방향으로는 도시된 바와 같은 12개의 메모리 컬럼들을 가질 수 있지만 x 방향으로는 32k개의 메모리 컬럼들과 같은 매우 많은 수의 컬럼들을 가질 수 있다. U자-형상의 NAND 스트링들에 있어서, 이것은 192K개의 NAND 스트링들이다. 직선형 NAND 스트링들에 있어서, 이것은 384k개의 NAND 스트링들이다.

도 2b는 도 2a의 3D 비-휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시하며, 드레인-측 선택 게이트 라인들, 소스-측 선택 게이트 라인들, 및 관련된 드라이버들을 보여 주고 있다. 예를 들어, 이것은 도 2e의 층 SG를 나타낼 수 있다. 개개의 선택 게이트 라인, 예를 들어, 전도성 라인 혹은 경로는 메모리 셀들의 컬럼들의 각각의 로우와 관련된다. 더욱이, 개개의 선택 게이트 라인들은 U자-형상의 NAND 스트링의 드레인-측 컬럼 및 소스-측 컬럼에 연결될 수 있다. 예를 들어, BLK0A는, 선택 게이트 드라이버들(SGD0A0-DR 내지 SGD0A5-DR)에 의해 각각 구동되는 드레인-측 선택 게이트 라인들(231, 234, 235, 238, 239 및 242), 그리고, 선택 게이트 드라이버들(SGS0A0-DR 내지 SGS0A5-DR)에 의해 각각 구동되는 소스-측 선택 게이트 라인들(232, 233, 236, 237, 240 및 241)을 포함한다(여기서, DR은 드라이버(driver)를 표시함). 유사하게, BLK1은, 선택 게이트 드라이버들(SGD6-DR 내지 SGD11-DR)에 의해 각각 구동되는 드레인-측 선택 게이트 라인들(251, 254, 255, 258, 259 및 262), 그리고, 선택 게이트 드라이버들(SGS0A1-DR 내지 SGS1A5-DR)에 의해 각각 구동되는 소스-측 선택 게이트 라인들(252, 253, 256, 257, 260 및 261)을 포함한다. 선택 게이트 드라이버들은 선택 게이트 라인들에 전압 파형들과 같은 신호들을 제공한다.

도 2c는 도 2a의 3D 비-휘발성 메모리 디바이스의 소스 라인 층의 상면도를 도시하며, 소스 라인들 및 관련된 드라이버들을 보여 주고 있다. 예를 들어, 이것은 도 2e의 층 SL을 나타낼 수 있다. 소스 라인, 예를 들어, 전도성 라인 혹은 경로는 메모리 셀들의 소스-측 컬럼들의 로우들의 쌍들과 관련된다. 소스 라인은 U자-형상의 NAND 스트링 혹은 직선형 NAND 스트링의 소스-측 말단에 연결된다. 예를 들어, BLK0A는 (예컨대, C0 및 C1에 연결된) 소스 라인(271), (예컨대, C5 및 C6에 연결된) 소스 라인(272), 그리고 (예컨대, C9 및 C10에 연결된) 소스 라인(273)을 포함한다. 유사하게, BLK1A는 소스 라인들(274, 275 및 276)을 포함한다. 소스 라인 드라이버들은 소스 라인들에 전압 파형들과 같은 신호들을 제공한다. 예를 들어, SL0A-DR은 소스 라인들(271 내지 273)에 신호들을 제공하고, SL1A-DR은 소스 라인들(274 내지 276)에 신호들을 제공한다.

도 2d는 도 2a의 3D 비-휘발성 메모리 디바이스의 비트 라인 층의 상면도를 도시하며, 비트 라인들 및 관련된 드라이버들을 보여 주고 있다. 예를 들어, 이것은 도 2e의 층 BL을 나타낼 수 있다. 비트 라인, 예를 들어, 전도성 라인 혹은 경로는, 도면에서 수평 라인으로 연장되는 메모리 셀들의 컬럼들의 세트와 관련된다. 비트 라인은 서로에 대해 측면으로 인접하여 있는 복수의 블록들을 가로질러 연장된다. 비트 라인은 U자-형상의 NAND 스트링 혹은 직선형 NAND 스트링의 드레인-측 말단에 연결되는바, 예를 들어, NAND 스트링의 수직 채널 혹은 몸체(body)에 연결된다. 예를 들어, 비트 라인들(281 내지 295)은 비트 라인 드라이버들(BL0-DR 내지 BL14-DR)에 의해 각각 구동된다. 비트 라인 드라이버들은 NAND 스트링들의 말단에 전압 파형들과 같은 신호들을 제공한다. 각각의 비트 라인은 독립적으로 구동될 수 있다.

도 2e는 도 2a의 NAND 스트링들의 SetA0의 라인(200)을 따라 절단된, 도 2a의 3D 비-휘발성 메모리 디바이스의 블록의 단면도를 도시한다. 메모리 셀들의 컬럼들(C0 내지 C11)은 복수-층 적층(multi-layer stack)으로 도시된다. 적층(277)은 기판(101), 기판 상의 절연 필름(insulating film)(109), 그리고 절연 필름 상의 전도성 층인 백 게이트 층(BG)을 포함한다. U자-형상의 NAND 스트링의 메모리 셀들의 컬럼들의 쌍들 아래의 백 게이트의 일부분들 내에는 트렌치(trench)가 제공된다. 메모리 셀들을 형성하기 위해 컬럼들 내에 제공되는 물질들의 층들이 트렌치들 내에 또한 제공되고, 그리고 트렌치들 내의 나머지 공간은 컬럼들을 연결시키는 연결 부분들(263 내지 268)을 제공하기 위해 반도체 물질로 충전된다. 따라서, 백 게이트는 각각의 U자-형상의 NAND 스트링의 두 개의 컬럼들을 연결시킨다. 예를 들어, NSA0은 컬럼들(C0 및 C1) 및 연결 부분(263)을 포함한다. NSA0은 드레인 말단(278) 및 소스 말단(302)을 갖는다. NSA1은 컬럼들(C2 및 C3) 및 연결 부분(264)을 포함한다. NSA1은 드레인 말단(306) 및 소스 말단(304)을 갖는다. NSA2는 컬럼들(C4 및 C5) 및 연결 부분(265)을 포함한다. NSA3은 컬럼들(C6 및 C7) 및 연결 부분(266)을 포함한다. NSA4는 컬럼들(C8 및 C9) 및 연결 부분(267)을 포함한다. NSA5은 컬럼들(C10 및 C11) 및 연결 부분(268)을 포함한다.

소스 라인(SLA0)은 메모리 스트링들의 SetA0 내에서 두 개의 인접하는 메모리 스트링(NSA0 및 NSA1)의 소스 말단들(302 및 304)에 각각 연결된다. 소스 라인(SLA0)은 또한, x 방향으로 NSA0 및 NSA1 뒤에 있는 메모리 스트링들의 다른 세트들에 연결된다. 단면으로 도시된 U자-형상의 NAND 스트링들 뒤로, 예를 들어 x-축을 따라, 적층(277) 내의 추가적인 U자-형상의 NAND 스트링들이 연장됨을 상기하기 바란다. U자-형상의 NAND 스트링들(NSA0 내지 NSA5)은 각각 상이한 서브-블록 내에 있지만, NAND 스트링들의 공통 세트(SetA0) 내에 있다.

도 2a로부터의 슬릿 부분(208)이 또한 예로서 도시된다. 이러한 단면도에서, 복수의 슬릿 부분들이 보여지는바, 여기서 각각의 슬릿 부분은 U자-형상의 NAND 스트링의 드레인-측 컬럼과 소스-측 컬럼 사이에 있다. 소스 라인들(271 내지 273)의 일부분들이 또한 도시된다. 비트 라인(BLA0)의 일부분이 또한 도시된다.

짧은 파선(dashed line)들은 아래에서 더 논의되는 바와 같이, 메모리 셀들 및 선택 게이트들을 도시한다.

적층의 영역(269)이 도 2f에서 더 상세히 제시된다.

도 2f는 도 2e의 컬럼 C0의 영역(269)의 클로즈-업(close-up) 도면을 도시하며, 드레인-측 선택 게이트 SGD0 및 메모리 셀 MC6,0을 보여 주고 있다. 이러한 기호표시를 또한 사용하고 있는 도 3도 참조하기 바란다. 절연성 층들(D6 내지 D8) 및 전도성 층들(WL6 및 SG)의 일부분들이 이 영역에서 보여진다. 각각의 컬럼은 컬럼의 측벽들을 따라 증착된 다수의 층들을 포함한다. 이러한 층들은 예를 들어, 원자 층 증착(atomic layer deposition)을 사용하여 증착되는 옥사이드-나이트라이드-옥사이드(oxide-nitride-oxide) 및 폴리실리콘(polysilicon) 층들을 포함할 수 있다. 예를 들어, 블록 옥사이드(block oxide)가 층(296)으로서 증착될 수 있고, 전하 트랩핑 층(charge trapping layer)으로서 SiN과 같은 나이트라이드가 층(297)으로서 증착될 수 있고, 터널 옥사이드(tunnel oxide)가 층(298)으로서 증착될 수 있고, 폴리실리콘 몸체 혹은 채널이 층(299)으로서 증착될 수 있고, 그리고 코어 필터 유전체(core filler dielectric)가 영역(300)으로서 증착될 수 있다. 추가적인 메모리 셀들이 유사하게 컬럼들에 걸쳐 형성된다.

메모리 셀이 프로그래밍되는 경우, 메모리 셀과 관련된 전하 트랩핑 층의 일부분 내에 전자들이 저장된다. 예를 들어, 전자들은 MC6,0에 대한 전하 트랩핑 층(297) 내에서 "-" 기호들로 나타내어진다. 이러한 전자들은 폴리실리콘 몸체로부터 터널 옥사이드를 통해 전하 트랩핑 층으로 끌어 당겨진다. 메모리 셀의 임계 전압은 저장된 전하의 양에 비례하여 증가된다. 앞서 논의된 약한-소거 타입 판독 디스터브 동안, 터널 옥사이드를 가로지르는 전기장은 정공(hole)들로 하여금 메모리 셀의 몸체로부터 전하 트랩핑 층으로 주입되게 할 수 있고, 이것은 결과적으로 Vth 다운시프트(downshift)를 일으키게 된다. 도 2g는 도 2f의 컬럼 C0의 단면도를 도시한다. 각각의 층은 한 가지 가능한 접근법에서 링-형상(ring-shaped)을 갖고, 예외적으로 코어 필터는 원통형을 갖는다.

컬럼 C0을 둘러쌀 수 있는 영역(270)은 SGD0의 제어 게이트를 제공한다. 컬럼 C0을 둘러쌀 수 있는 영역 C0은 메모리 셀 MC6,0의 제어 게이트를 제공한다.

도 3은 도 2e에서의 SetA0과 같은 NAND 스트링들의 예시적인 세트에서의 메모리 셀들의 정렬을 도시한다. 메모리 셀들의 NAND 스트링들(NSA0 내지 NSA5) 및 이들의 컬럼들이 도시된다. 설명의 편의를 위해, 사용된 기호표시에서, SGD는 NAND 스트링의 드레인-측 선택 게이트(예를 들어, U자-형상의 NAND 스트링의 드레인-측 컬럼의 상부에 있는 선택 게이트)를 표시한다. 각각의 SGD에는 번호가 부여되어 있고, 이 번호는 0으로 시작하여 도면을 가로질러 좌측에서 우측으로, 예를 들어, SGD0에서 SGD5로 진행한다. SGS는 NAND 스트링의 소스-측 선택 게이트(예를 들어, U자-형상의 NAND 스트링의 소스-측 컬럼의 상부에 있는 선택 게이트)를 표시한다. 각각의 SGS에도 또한 번호가 부여되어 있고, 이 번호는 0으로 시작하여 도면을 가로질러 좌측에서 우측으로, 예를 들어, SGS0에서 SGS5로 진행한다.

각각의 메모리 셀에는 (z,y) 포맷으로 번호가 부여되는바, 여기서 z는 메모리 셀의 워드 라인 층 혹은 레벨을 표시하고, y는 해당 워드 라인 층 혹은 레벨에서의 메모리 셀의 위치를 표시한다. 예를 들어, WL0, WL1, WL2, WL3, WL4, WL5 및 WL6에 연결된 메모리 셀들에는 MC0,0 내지 MC0,11, MC1,0 내지 MC1,11, MC2,0 내지 MC2,11, MC3,0 내지 MC3,11, MC4,0 내지 MC4,11, MC5,0 내지 MC5,11, 및 MC6,0 내지 MC6,11로서 각각 번호가 부여되는바, 이 번호는 도면을 가로질러 좌측에서 우측으로 진행한다. WL0, WL1, WL2, WL3, WL4, WL5 및 WL6은 적층 내의 소정의 레벨 혹은 높이에서의 워드 라인 층 일부분들을 표시한다. 기호표시 L0 내지 L6은 WL0 내지 WL6의 레벨들을 각각 표시한다.

추가적으로, 메모리 셀 중 굵은 파선 경계를 갖는 것은 판독 동작에서 선택된 임의의 선택된 메모리 셀을 표시한다. 메모리 셀 중 얇은 파선 경계를 갖는 것은 판독 동작에서 선택되지 않은 임의의 선택되지 않은 메모리 셀을 표시한다.

각각의 워드 라인 층은, 도 2a에서 설명되는 바와 같은, 두 개의 깍지 낀 워드 라인 층 일부분들을 가질 수 있음을 상기하기 바란다. 하나의 접근법에서는, 워드 라인 층 일부분들 중 하나에서의 메모리 셀들만이 판독을 위해 선택된다. 또 하나의 다른 접근법에서는, 여기서 제시되는 바와 같이, 서브-블록 내의 워드 라인 층 일부분들 양쪽 모두의 메모리 셀들이 판독을 위해 선택된다. 예를 들어, 선택된 레벨에 있음과 아울러 선택된 서브-블록 내에 있는 메모리 셀들이 판독을 위해 선택된다. 본 예에서, MC3,0(306) 및 MC3,1(308)은 선택된 서브-블록(201)(이것은 NSA0 및 x-방향으로 그 뒤에 있는 NAND 스트링들을 포함함) 내에 있고, 그리고 판독 동작에서 판독을 위해 선택된다. L3은 블록의 선택된 레벨이다. 선택된 레벨에는 있지만 5개의 선택되지 않은 서브-블록들(202 내지 206)(이것은 NSA1 내지 NSA5와 각각 관련됨) 내에 있는 다른 메모리 셀들(즉, MC3,2 내지 MC3,11)은 현재 판독 동작에서 판독을 위해 선택되지 않는다. 이들은 필요하다면 후속 판독 동작에서 선택될 수 있다. 더욱이, 선택되지 않은 레벨들(즉, WL0/L0 내지 WL2/L2 그리고 WL4/L4 내지 WL6/L6)에서의 메모리 셀들은 (판독 동작에서 판독을 위해 선택되지 않은) 선택되지 않은 메모리 셀들이다. L0 내지 L2 및 L4 내지 L6은 블록 중 선택되지 않은 레벨들이다.

일반적으로, 판독 동작은 선택된 레벨(이것은 워드 라인 층을 나타내거나 혹은 워드 라인 층 일부분을 또한 나타냄)과 관련될 수 있고, 그리고 선택된 서브-블록 내의 메모리 셀들 모두 혹은 모두보다 더 적은 수의 메모리 셀들과 관련될 수 있다. 보통의 경우에 있어서, 선택된 레벨 내에 있고 선택된 서브-블록 내에 있는 모든 메모리 셀들이 판독을 위해 선택된다.

본 예에서, NSA0(도 1c)이 선택된 서브-블록(201)의 일부인 경우, 블록의 메모리 셀들의 복수의 레벨들에서의 메모리 셀들은, 메모리 셀들의 적어도 하나의 선택된 스트링(NSA0) 및 메모리 셀들의 적어도 하나의 선택되지 않은 스트링(NSA1 내지 NSA5) 내에 정렬된다. 메모리 셀들의 적어도 하나의 선택된 스트링은 적어도 하나의 선택된 메모리 셀(MC3,0 및 MC3,1)을 포함한다. 메모리 셀들의 적어도 하나의 선택된 스트링은, 드레인 말단(278)(도 2e)(이것은 관련된 제 1 선택 게이트(SGD0(310))를 가짐) 및 소스 말단(302)(도 2e)(이것은 관련된 제 2 선택 게이트(SGS0(312))를 가짐)을 포함하고, 아울러 복수의 레벨들(L0 내지 L6) 각각에서의 메모리 셀들(MC0,0 내지 MC6,0)을 포함한다. 메모리 셀들의 적어도 하나의 선택되지 않은 스트링(NSA1)은 선택된 메모리 셀들 중 어느 것도 포함하지 않으며, 드레인 말단(306)(이것은 관련된 제 3 선택 게이트(SGD1(316))를 가짐) 및 소스 말단(304)(이것은 관련된 제 4 선택 게이트(SGS1(314))를 가짐)을 포함하고, 아울러 복수의 레벨들(L0 내지 L6) 각각에서의 메모리 셀들(MC0,1 내지 MC6,1)을 포함한다.

메모리 셀들의 적어도 하나의 선택된 스트링(NSA0)은 3D 적층 비-휘발성 메모리 디바이스의 블록 BLK0A(도 1c)의 선택된 서브-블록(201) 내에 있다. 선택된 서브-블록은 메모리 셀들의 복수의 선택된 스트링들(NSA0 및 170 내지 173)(도 1c)을 포함한다. 메모리 셀들의 적어도 하나의 선택되지 않은 스트링(NSA1 내지 NSA5)은 블록의 선택되지 않은 서브-블록(202 내지 206) 내에 있다. 선택되지 않은 서브-블록은 메모리 셀들의 복수의 선택되지 않은 스트링들(NSA1 내지 NSA5 및 이들 뒤에 있는 NAND 스트링들)을 포함한다.

도 4는 소거된 상태 및 더 높은 데이터 상태들의 임계 전압 분포들을 도시한다. 언급된 바와 같이, 메모리 셀들은 프로그래밍될 수 있고, 이에 따라 메모리 셀들의 임계 전압들은 데이터 상태들을 나타내는 각각의 범위들 내에 있게 된다. 처음에, 소거 동작이 수행되고, 이것은 메모리 셀들 모두를 소거된 상태(E)에 있게 한다. 후속적으로, 메모리 셀들 중 일부는 예를 들어, 데이터 상태들(A, B 혹은 C)을 나타내도록 하기 위해 더 높은 임계 전압으로 프로그래밍될 수 있다.

x-축은 임계 전압을 표시하고, y-축은 저장 소자들의 수를 표시한다. 본 예에서, 4개의 데이터 상태들이 존재하는바(그 각각은 임계 전압 분포로 나타내어짐), 초기 소거된 상태(400), 소프트 프로그래밍된 소거된 상태(soft programmed erased state)(E)(402), A 상태(404), B 상태(406), 및 C 상태(408)가 존재한다. 추가적인 데이터 상태들, 예를 들어, 8개 혹은 16개의 데이터 상태들을 갖는 메모리 디바이스들이 또한 사용될 수 있다. 분포(400)는 저장 소자들이 전형적으로 과-소거(over-erase)되어 소거 상태(402)를 지나버리는 때의 소거 동작 후에 실현된다. 이러한 소거 동작에서, NAND 스트링에는 그 소스 말단 및/또는 드레인 말단에서 하나 이상의 소거 펄스들이 인가되게 되는데, 이것은 소거되고 있는 저장 소자들의 임계 전압이 소거-검증 레벨(Vv-erase)(이것은 일 접근법에서, 0V일 수 있거나 혹은 0V에 가까울 수 있음) 아래로 전이(transition)할 될 때까지 행해진다.

블록에 대한 소거 동작이 완료되면, 소프트 프로그래밍 동작이 수행되고, 여기서 하나 이상의 양의 전압 펄스들이 예를 들어, 워드 라인을 통해 저장 소자들의 제어 게이트들에 인가되게 되고, 이에 따라 분포(400) 내에 있는 저장 소자들 중 일부 혹은 모두의 임계 전압들을 증가시켜 소프트 프로그래밍(SPGM) 검증 레벨(Vv-spgm) 아래에서 이러한 레벨에 더 근접하도록 하여 소거된 상태(402)에 이르게 한다. 예를 들어, 저장 소자들 중 어떤 작은 분량의 저장 소자들이 Vv-spgm보다 큰 Vth를 갖도록 소프트 프로그래밍될 수 있는바, 이때 소프트 프로그래밍은 끝나게 되고, 다른 저장 소자들 대부분은 Vv-spgm에는 가깝지만 그 아래에 있는 Vth를 갖게 된다. Vv-spgm은 전형적으로 Vv-erase보다 크거나 같다. 소프트 프로그래밍 동작의 유리한 결과는 소거 상태 분포(402)의 폭을 좁힌다는 것이다. 소프트 프로그래밍 동작이 완료되면, 더 높은 데이터 상태들로의 프로그래밍이 일어날 수 있는바, 예를 들어, 검증 레벨들 VvA, VvB 및 VvC를 사용하여 상태들 A, B 및 C로의 프로그래밍이 각각 일어날 수 있다. 후속 판독 동작은 제어 게이트 판독 전압들로서 레벨들 VcgrA, VcgrB 및 VcgrC를 사용할 수 있다. 하나의 가능한 접근법에서, A-상태 셀들, B-상태 셀들, 및 C-상태 셀들과 E-상태 셀들을 구분하기 위해 VreadA를 사용하는 판독 동작이 수행되고, 그 다음에, B-상태 셀들, 및 C-상태 셀들과 A-상태 셀들을 구분하기 위해 VcgrB를 사용하는 판독 동작이 수행되고, 그 다음에, C-상태 셀들과 B-상태 셀들을 구분하기 위해 VcgrC를 사용하는 판독 동작이 수행된다. 전체 판독 동작은 VcgrA, VgrB 및 VcgrC 각각을 사용하는 판독 동작들을 포함하는 것으로 고려될 수 있다.

도 5a는 메모리 셀들의 블록에 대한 판독 동작을 도시한다. 판독 동작은 단계(500)에서 개시한다. 단계(502)는 판독될 메모리 셀들의 선택된 서브-블록을 식별한다. 단계(504)는 선택된 서브-블록 내의 선택된 메모리 셀들을 식별한다. 예를 들어, 서브-블록 내의 모든 메모리 셀들이 판독될 수 있다. 선택된 서브-블록 내에서 판독될 메모리 셀들은 선택된 메모리 셀들이고, 선택된 메모리 셀들이 위치하고 있는 관련된 NAND 스트링들은 선택된 NAND 스트링들이다. 선택된 서브-블록 내에서 판독되지 않을 메모리 셀들은 선택되지 않은 메모리 셀들이고, 하지만 이러한 선택되지 않은 메모리 셀들은 선택된 NAND 스트링들의 일부일 수도 있다. 판독되도록 현재 선택되지 않은 서브-블록은 선택되지 않은 서브-블록이고, 이것의 메모리 셀들은 선택되지 않은 NAND 스트링들 내의 선택되지 않은 메모리 셀들이다. 하나의 접근법에서, 선택된 메모리 셀들은 페이지(page)와 같은 데이터의 단위를 저장한다.

이러한 식별 단계들은 제어 회로에 의해 수행될 수 있다. 판독 동작은 외부 호스트 제어기와는 독립적으로 메모리 디바이스의 제어 회로에 의해 개시될 수 있거나, 혹은 예를 들어, 외부 호스트 제어기로부터의 커맨드에 응답하여 개시될 수 있다.

단계(506)는 판독 동작의 채널 부스팅 부분(channel boosting portion)을 개시한다. 단계(508)는 초기 전압들을 설정한다. 더 상세한 사항에 대해서는 도 5b 내지 도 7e를 참조하기 바란다. 두 가지 일반적인 접근법들 중 하나는 다음과 같은 것을 따를 수 있다. 하나의 접근법에서, 단계(510)는 선택되지 않은 NAND 스트링들에서의 채널 부스팅 레벨(channel boosting level)을 Vcg_unsel로부터의 커플링(coupling)에 근거하여 설정하는바, 여기서 Vcg_unsel은 선택되지 않은 메모리 셀들의 제어 게이트 전압이고, 워드 라인 층 혹은 일부분을 통해 제어 게이트들에 인가될 수 있다. 추가적으로, 커플링의 전체 효과는, 도 5b 내지 도 5e와 연계되어 더 논의되는 바와 같이, Vsgd 및/또는 Vsgs를 스파이킹(spiking)시킴으로써 감소된다. 또 하나의 다른 접근법에서, 단계(512)는 선택되지 않은 NAND 스트링들에서의 채널 부스팅 레벨을 Vbl0으로 설정한다. Vbl0은 상승된 0이 아닌 전압(예를 들어, 2V 내지 3V)인바, 이것은 선택되지 않은 NAND 스트링들에 연결된 비트 라인들 상에 인가된다(이것은 블록 내에서의 모든 비트 라인들일 수 있음). 더 상세한 사항들에 대해서는 도 5f를 참조하기 바란다. 선택에 따라서는, 단계(514)가 또한 수행되며, 단계(514)는 선택되지 않은 NAND 스트링들에서의 채널 부스팅 레벨을 Vcg_unsel로부터의 커플링에 또한 근거하여 증가시킨다. 더 상세한 사항들에 대해서는 도 5g를 참조하기 바란다.

단계(516)는 판독 동작의 감지 부분을 개시한다. 이것은 단계(518)에서 Vcg_sel을 Vcgr(예를 들어, VcgrA, VcgrB, 또는 VcgrC)로 설정하는 것을 포함한다. Vcg_sel은 선택된 메모리 셀들의 제어 게이트 전압이고, 이것은 워드 라인 층 혹은 일부분을 통해 제어 게이트들에 인가될 수 있다. 단계(520)는, 감지 시간에, 선택된 메모리 셀들의 Vth가 Vcgr보다 큰지 여부를 감지한다. 더 상세한 사항들에 대해서는 도 6e 및 도 7e를 참조하기 바란다. 단계(522)는 판독 동작을 끝낸다. 판독 동작은 추가적인 Vcgr 레벨에 대해 반복될 수 있다. 전형적으로, Vcgr 레벨들을 사용하는 N-1개의 판독 동작들은 메모리 셀들이 N개의 데이터 상태들로 프로그래밍될 때 사용된다. 선택된 메모리 셀의 Vth는, 감지 회로가 그 관련된 NAND 스트링이 비-전도성 상태 있다고 결정할 때, Vcgr보다 크거나 혹은 Vcgr에 있다. 마찬가지로, 선택된 메모리 셀의 Vth는, 감지 회로가 그 관련된 NAND 스트링이 전도성 상태 있다고 결정할 때, Vcgr보다 작다.

도 5b는 도 5a의 판독 동작의 실시예를 도시한다. 이러한 접근법은, SGD 및 SGS 스파이킹 + 선택된 메모리 셀을 전도성 상태로 만들기 + Vcg_unsel을 한-단계(one-step) 증가시키기를 포함한다. 이러한 접근법은 도 6a1, 도 6b, 도 6c, 도 6d1, 도 6e 및 도 6f와 연계되어 더 설명된다. 이러한 실시예에서, 스파이크 형상의 전압(spike shaped voltage)이 SGD 선택 게이트 및 SGS 선택 게이트 모두에 인가된다. 스파이크 형상의 전압 파형은 커맨드받은 레벨을 향해 증가하다가 갑작스럽게(abruptly) 감소하는 전압 파형일 수 있다. 하나의 접근법에서, 이러한 전압 파형은 커맨드받은 레벨에 도달하기 전에 감소한다. 하나의 접근법에서, 이러한 전압 파형은 커맨드받은 레벨에 도달한 이후에 감소한다. 스파이크 형상의 전압 파형은 피크 진폭(peak amplitude) 및 지속시간(duration), 예를 들어, 전체 지속시간, 혹은 특정된 진폭 위에서의 지속시간에 의해 특징지어질 수 있다.

Vsgd_unsel은 선택되지 않은 NAND 스트링들의 SGD 선택 게이트에 인가되는 전압이다. Vsgs_unsel은 선택되지 않은 NAND 스트링들의 SGS 선택 게이트에 인가되는 전압이다. 도 6a1에서의 파형(600)은 Vsgd_unsel 및 Vsgs_unsel을 나타낸다. 이러한 전압들은 t1에서 시작하여 0V로부터 전이(transition) 혹은 스파이크업(spike up)되고, t2에서 V1의 레벨을 넘고, t3에서 V2의 피크에 도달하고, t4에서 V1 아래로 떨어져 후속적으로 다시 0V로 되돌아 간다.

구체적으로, t1로부터 t3까지, 제어 회로는 Vsgd_unsel 및 Vsgs_unsel이 임의의 특정된 레벨에 있도록 요청한다. 유한한 응답 시간 및 RC 지연들로 인해, Vsgd_unsel 및 Vsgs_unsel의 실제 레벨은 t1로부터 t3까지의 시간주기에 걸쳐 상향으로 전이할 것이다. 하나의 접근법에서, 주기 t1-t3은 Vsgd_unsel 및 Vsgs_unsel이 그 요청된 레벨에 도달하기에는 충분하지 않다. 대신에, Vsgd_unsel 및 Vsgs_unsel은 t3에서 V2로서 지칭되는 어떤 레벨에서의 피크치를 갖는다. t2로부터 t4까지, Vsgd_unsel 및 Vsgs_unsel은 충분히 높은바, 예를 들어, V1보다 충분히 높고, 이에 따라 SGD 및 SGS 선택 게이트들은 전도성 상태로 전이하게 된다. V1은 SGD 및 SGS 선택 게이트들의 Vth를 포함하는 인자(factor)들에 근거하고 있다. SGD 및 SGS 선택 게이트들은 t2 이전에 t4 이후에 비-전도성 상태에 있다. t3에서, 제어 회로는 Vsgd_unsel 및 Vsgs_unsel이 예를 들어, 0V로 설정되도록 요청하고, 이에 응답하여, Vsgd_unsel 및 Vsgs_unsel은 0V를 향해 감쇠(decay)한다.

도 6b에서, 파형(602)은 Vsgd_sel 및 Vsgs_sel을 나타내는바, 이것은 t0에서 0V로부터 t1에서 V3(>V2)으로서 지칭되는 임의의 레벨로 전이하여, 판독 동작의 지속시간 동안 정상 상태 레벨인 V3에서 유지되고, 그리고 t10에서 0V로 다시 전이한다. Vsgd_sel 및 Vsgs_sel은 t1 직후에 전도성 상태가 될 것이다.

도 6c에서, 파형(604)은 Vcg_unsel을 나타내는바, 이것은 또한 패스 전압(pass voltage)(Vpass)으로 지칭되며, t1에서의 0V로부터 연속적으로 증가하여 t5에서 정상 상태 레벨인 Vread_pass로 전이하며, t5로부터 t10까지 Vread_pass에서 유지되고, t10에서 0V로 다시 전이한다. Vcg_unsel은 선택되지 않은 메모리 셀들의 제어 게이트에 인가되는 전압이다. Vcg_sel은 선택된 메모리 셀들의 제어 게이트에 인가되는 전압이다. Vread_pass는 모든 선택되지 않은 메모리 셀들을 전도성 상태로 제공하기에 충분히 높다.

도 6d1에서, 파형들은 Vcg_sel에 대한 옵션(option)들을 나타낸다. Vcg_sel은 판독 동작의 부스팅 국면에서 0V로부터 Vread_pass로 전이하고 다시 0V로 전이하며, 그 다음에 판독 동작의 감지 국면에서 Vcgr로 전이하고 다시 0V로 전이한다. 예를 들어, 파형(606)은 t1에서의 0V로부터 상향으로 전이하여 t5에서 Vread _pass에 도달하고 t5 이후에 다시 0V로 전이하는 Vcg_sel을 도시한다. 선택된 메모리 셀들의 Vth보다 크게 Vcg_sel을 상승시키는 것은 선택된 메모리 셀들로 하여금 전도성 상태에 있게 한다. t6에서, Vcg_sel은 0V로부터 Vcgr 판독 레벨들 중 하나(예를 들어, VcgrA(612), 또는 VcgrB(610) 또는 VcgrC(608))로 전이하고, t10까지 이 레벨에서 유지된다.

도 6e에서, 파형들(622 및 624)은 Vbl을 나타낸다. Vbl은 t1에서 0V로부터 Vbl0(감지를 행하기에 적합한 상승된 (0이 아닌) 레벨)으로 전이하고, t8로부터 t10까지 감지 동안 Vbl0에서 유지되거나 혹은 감쇠하고, t10에서 0V로 다시 전이한다. 하나의 접근법에서, 선택된 NAND 스트링의 채널에서의 전압 Vchannel_sel은, Vsgd_sel 및 Vsg_sel이 전도성 상태일 때, Vbl로 설정될 것이다.

t9는 감지 시간(Tsense)이고, 이때, 각각의 선택 NAND 스트링과 관련된 감지 회로는 NAND 스트링의 전도성 상태를 결정한다. Vcg_unsel은 NAND 스트링 내의 선택되지 않은 메모리 셀들이 전도성 상태에 있도록 하기 때문에, 감지를 행함으로써 결정된 바와 같은 NAND 스트링의 전도성 상태는 선택된 메모리 셀의 전도성 상태를 표시한다. 선택된 메모리 셀에 Vcgr이 인가되는 경우, NAND 스트링의 전도성 상태는 선택된 메모리 셀의 Vth가 Vcgr을 초과했는지 여부를 표시한다(스트링의 전도성 상태 → 메모리 셀의 Vth가 Vcgr을 초과함). 하나의 접근법에서, Vbl은 스트링이 전도성 상태일 때 t9에서 (파형(624)에 의해 나타내어진 바와 같이) 레벨 Vsense 아래로 감쇠하고, 이러한 감쇠는 감지 회로에 의해 감지된다. 파형(622)은 스트링이 전도성 상태가 아닌 경우를 나타내며, 이러한 경우에 Vbl은 Vsense 아래로 감쇠하지 않는다.

도 6a1에서, t1로부터 t2까지, 선택되지 않은 NAND 스트링들의 SGD 및 SGS 선택 게이트들은 언급된 바와 같이 비-전도성 상태에 있고, 이에 따라 채널은 절연상태(isolate)가 된다. 결과적으로, Vcg_unsel(파형(604))이 램프업(ramp up)되는 경우, Vchannel_unsel, 즉 선택되지 않은 NAND 스트링의 채널 전압(파형(628))은 용량성 커플링으로 인해 증가한다. t2로부터 t4까지, 선택되지 않은 NAND 스트링들에 대한 SGD 및 SGS 선택 게이트들은 전도성 상태에 있다. 결과적으로, 채널의 드레인 말단은 예를 들어, 0V와 Vbl0 사이의 임의의 레벨에 있는 비트 라인과 통신할 것이고, 채널의 소스 말단은 예를 들어, 0V에 있는 소스 라인과 통신할 것이다. Vchannel은 채널의 대표적인 전체 전압을 제공한다. 그 정확한 레벨을 예측하는 것은 어려울 수 있지만, 이것은 양쪽 말단들에서의 구동 전압들에 의해 제어될 것이다. 예로서, 도 6f에서, Vchannel(628)은 t1로부터 t2까지 상대적으로 높은 속도로 증가하는바, 이는 t1로부터 t2까지 Vcg_unsel의 상대적으로 높은 속도 때문이다. Vchannel에서의 증가는 t2로부터 t4까지 중단되는데, 왜냐하면 SGD 및 SGS 선택 게이트들이 전도성 상태가 되었기 때문에 이제 더 이상 채널은 절연상태가 아니기 때문이다.

t4 이후에, 채널은 다시 절연상태가 되는데 왜냐하면 SGD 및 SGS 선택 게이트들이 전도성 상태가 되었기 때문이다. Vchannel은 t4로부터 t5까지 다시 증가하지만 상대적으로 낮은 속도로 증가하는데, 왜냐하면 t4로부터 t5까지 Vcg_unsel의 상대적으로 낮은 속도 때문이다. 선택되지 않은 NAND 스트링의 SGD 및 SGS 선택 게이트들이 Vcg_unsel의 증가 동안 일시적으로 짧게 전도성 상태가 되게 함으로써, Vcg_sel로부터의 용량성 커플링은 일시적으로 중단된다. t4 이후에, SGD 및 SGS 선택 게이트들은 비-전도성 상태에 있다. Vcg_unsel(파형(604))이 t4로부터 t5까지 계속 램프업됨에 따라, Vcg_unsel로부터의 용량성 커플링으로 인해 Vchannel(파형(628))은 증가하고 Vch0으로 지칭되는 레벨에 도달하게 된다. Vcg_unsel이 t5로부터 t10까지 Vread_pass에서 정상상태에 있는 경우, Vchannel(파형(628))은 증가하지 않는데, 왜냐하면 정상상태 전압으로부터 용량성 커플링은 없기 때문이다.

도 6f에서의 파형(626)은 SGD 혹은 SGS 선택 게이트들의 스파킹이 사용되지 않았을 때(이에 따라 (Vch1로 지칭되는 레벨에서의) 채널 부스팅의 전체 크기가 실현되어 있음)의 Vchannel에 대한 경우를 비교해 나타낸 것이다. Vch0(Vbl0<Vch0<Vch1)으로 지칭되는 최적의 레벨까지 채널 부스팅을 감소시킴으로써, 판독 디스터브의 노멀 타입 및 약한-소거 타입 모두가 최적으로 억제될 수 있다. Vch0이 직접적으로 제어가능하지는 않지만, 이러한 접근법은 Vchannel이 Vbl0과는 다른 레벨에 도달하게 할 수 있다.

Vcg_sel에 관하여, 선택된 서브-블록 내의 선택된 메모리 셀과 동일한 워드 라인 혹은 워드 라인 일부분(예를 들어 동일한 레벨에 있는 것)에 연결된 선택되지 않은 메모리 셀(선택되지 않은 서브-블록 내에 있는 것)은 전도성 상태로 전이할 것인데, 왜냐하면 Vread_pass 혹은 유사한 레벨이 가장 높은 상태의 메모리 셀의 Vth보다 크기 때문이다. 결과적으로, 선택되지 않은 NAND 스트링의 채널은, 선택된 메모리 셀과 동일한 워드 라인 혹은 워드 라인 일부분에 연결된 선택되지 않은 메모리 셀에서 컷오프(cutoff)되지 않으며, 예를 들어, SGD 선택 게이트의 일시적 전도성 상태는 채널이 비트 라인과 통신할 수 있도록 하는 원하는 목표를 달성할 수 있다. 유사하게, 선택되지 않은 NAND 스트링의 채널은, (선택된 메모리 셀과 동일한 워드 라인 혹은 워드 라인 일부분에 연결되지 않고, 선택된 NAND 스트링에서의 선택되지 않은 메모리 셀과 동일한 워드 라인 혹은 워드 라인 일부분에는 연결된) 다른 선택되지 않은 메모리 셀들에서 컷오프되지 않는다.

도 5c는 도 5a의 판독 동작의 또 다른 실시예를 도시한다. 이러한 접근법은, SGD 스파이킹 + 선택된 메모리 셀을 전도성 상태로 만들기 + Vcg_unsel을 한-단계 증가시키기를 포함한다. 이러한 접근법은 도 6a2, 도 6b, 도 6c, 도 6d1, 도 6e 및 도 6f와 연계되어 더 설명된다.

이러한 실시예에서, 스파이킹된 전압은 SGD 선택 게이트들에 인가되고, SGS 선택 게이트들에는 인가되지 않는다. Vsgd_unsel은 0V로부터 V1로 전이하고 0V로 다시 전이하는바, 이는 파형(600)과 연계되어 설명되는 바와 같다(도 6a2 참조). Vsgs_unsel은 0V에서 유지되는바, 이는 도 6a2에서 파형(605)에 의해 도시된 바와 같다. Vsgd_sel 및 Vsgs_sel은 0V로부터 V2로 전이하고, 판독 동작의 지속시간 동안 V2에서 유지되며, t10에서 0V로 다시 전이하는바, 이는 도 6b에서 파형(602)과 연계되어 논의되는 바와 같다.

Vcg_unsel은 0V로부터 Vread_pass로 전이하고, 0V로 다시 전이하는바, 이는 도 6c에서 파형(604)과 연계되어 논의되는 바와 같다. Vcg_sel은 0V로부터 Vread_pass로 전이하고, 다시 0V로 다시 전이하며, 그 다음에 Vcgr로 전이하고 다시 0V로 전이하는바, 이는 도 6d1과 연계되어 논의되는 바와 같다.

Vbl은 0V로부터 Vbl0으로 전이하고 다시 0V로 전이하는바, 이는 도 6e와 연계되어 논의되는 바와 같다.

SGD 선택 게이트는 스파이킹되지만 SGS 선택 게이트는 그렇지 않은 경우, Vchannel은 도 6f의 파형(628)과 대체로 유사할 것으로 예측된다. 본 경우에 있어서, NAND 스트링의 소스 말단은 플로팅(floating) 상태에 있고, 드레인 말단은 비트 라인과 통신하며, 이에 따라 Vchannel은 t2로부터 t4까지 Vbl를 향해 전이하는 경향을 보일 것이다.

도 5d는 도 5a의 판독 동작의 또 다른 실시예를 도시한다. 이러한 접근법은, SGS 스파이킹 + 선택된 메모리 셀을 전도성 상태로 만들기 + Vcg_unsel을 한-단계 증가시키기를 포함한다. 이러한 접근법은 도 6a3, 도 6b, 도 6c, 도 6d1, 도 6e 및 도 6f와 연계되어 더 설명된다. 이러한 실시예에서, 스파이킹된 전압은 SGS 선택 게이트들에는 인가되지만, SGD 선택 게이트들에는 인가되지 않는다. Vsgd_unsel은 0V로부터 V1로 전이하고 다시 0V로 전이하는바, 이는 도 6a3에서 파형(600)과 연계되어 논의되는 바와 같다. Vsgs_unsel은 0V에서 유지되는바, 이는 도 6a3에서 파형(605)에 의해 도시되는 바와 같다. Vsgd_sel 및 Vsgs_sel은 0V로부터 V2로 전이하고, 판독 동작의 지속시간 동안 V2에서 유지되며, t10에서 다시 0V로 전이하는바, 이는 도 6b에서 파형(602)과 연계되어 논의되는 바와 같다.

Vcg_unsel은 0V로부터 Vread_pass로 전이하고, 다시 0V로 다시 전이하는바, 이는 도 6c에서 파형(604)과 연계되어 논의되는 바와 같다. Vcg_sel은 0V로부터 Vread_pass로 전이하고, 다시 0V로 전이하며, 그 다음에 Vcgr로 전이하고 다시 0V로 전이하는바, 이는 도 6d1과 연계되어 논의되는 바와 같다.

SGS 선택 게이트는 스파이킹되지만 SGD 선택 게이트는 그렇지 않은 경우, Vchannel은 (비록 Vchannel이 t2로부터 t4까지 약간 떨어질 수 있지만) 도 6f의 파형(628)과 대체로 유사할 것으로 예측된다. 본 경우에 있어서, NAND 스트링의 드레인 말단은 플로팅 상태에 있고, 소스 말단은 소스 라인과 통신하며, 이에 따라 Vchannel은 t2로부터 t4까지 Vsl=0V를 향해 전이하는 경향을 보일 것이다.

도 5e는 도 5a의 판독 동작의 또 다른 실시예를 도시한다. 이러한 접근법은, SGD 및 SGS 스파이킹 + 선택된 메모리 셀이 비-전도성 상태가 될 수 있게 하기 + Vcg_unsel을 한-단계 증가시키기를 포함한다. 이러한 접근법은 도 6a1, 도 6b, 도 6c, 도 6d2, 도 6e 및 도 6f와 연계되어 더 설명된다.

Vsgd_unsel 및 Vsgs_unsel은 0V로부터 V1로 전이하고 다시 0V로 전이하는바, 이는 도 6a1에서 파형(600)과 연계되어 논의되는 바와 같다. Vsgd_sel 및 Vsgs_sel은 0V로부터 V2로 전이하고, 판독 동작의 지속시간 동안 V2에서 유지되며, t10에서 다시 0V로 전이하는바, 이는 도 6b에서 파형(602)과 연계되어 논의되는 바와 같다.

Vcg_unsel은 0V로부터 Vread_pass로 전이하고, 다시 0V로 다시 전이하는바, 이는 도 6c에서 파형(604)과 연계되어 논의되는 바와 같다. Vcg_sel은 도 6d1에서 파형(606)에 의해 도시되는 바와 같이 더 높이 전이하는 대신에, t0으로부터 t8까지 0V에서 유지되는바, 이는 도 6d2에서 파형(611)에 의해 도시되는 바와 같다. Vcg_sel이 0V에 있는 경우, 선택된 메모리 셀들 모두 혹은 대부분은 비-전도성 상태에 있을 것인데, 왜냐하면 이들의 임계 전압들이 Vcg_sel보다 클 것이기 때문이다. Vth < 0V인 E-상태 메모리 셀들 중 일부는 전도성 상태일 수 있으며, 이 경우 Vcg_sel은 0V에 있다.

Vcg_sel은 0V로부터 Vcgr로 전이하고, 다시 0V로 전이하는바, 이는 도 6d2에서 파형들(608, 610 및 612)에 의해 도시되는 바와 같다.

Vbl은 0V로부터 Vbl0으로 전이하고, 다시 0V로 전이하는바, 이는 도 6e와 연계되어 논의되는 바와 같다.

Vcg_sel(예를 들어, 0V, 파형(611))은 메모리 셀들 대부분의 Vth보다 크지 않기 때문에, 선택된 메모리 셀과 동일한 워드 라인 혹은 워드 라인 일부분(예를 들어, 선택된 메모리 셀과 동일한 레벨 상에 있는 것)에 연결된 선택되지 않은 메모리 셀들은 비-전도성 상태에 있을 것이고, 이는 이러한 선택되지 않은 메모리 셀들에서의 선택되지 않은 NAND 스트링들의 채널들을 컷오프시킨다. 각각의 채널은 두 개의 부분들로 분할될 수 있는바, 드레인 말단과 통신하는 드레인측 부분과 소스 말단과 통신하는 소스측 부분으로 분할될 수 있다. SGD 및 SGS 선택 게이트들이 t2로부터 t4까지 전도성 상태가 될 때, 채널의 드레인측 부분은 비트 라인과 통신할 것이고, 이는 Vbl을 향해 전압을 구동시키며, 채널의 소스측 부분은 소스 라인과 통신할 것이고, 이는 Vsl을 향해 전압을 구동시키는바, 예를 들어, 채널의 소스측 부분을 방전시킨다.

도 5f는 도 5a의 판독 동작의 또 다른 실시예를 도시한다. 이러한 접근법은, (SGD 스파이킹이 아닌) SGD 상승(raising)시키기 및 안정화(stabilizing)시키기 + 선택된 메모리 셀을 전도성 상태로 만들기 + Vcg_unsel을 한-단계 증가시키기를 포함한다. 이러한 접근법은 도 7a, 도 7b, 도 7c1, 도 7d, 도 7e 및 도 7f1과 연계되어 더 설명된다. Vsgd_unsel을 스파이킹시키는 것(여기서, Vsgd_unsel은 정상 상태 레벨에 도달하지 못할 수 있음) 대신에, 이러한 접근법은 Vsgd_unsel이 V3에 도달하게 할 수 있고 V3에서 안정화되게 할 수 있는바, 이는 도 7a에서 파형(700)에 의해 도시되는 바와 같다. 특히, Vsgd_unsel은 t1에서 시작하여 0V로부터 상승하고, t2에서 Vth보다 커지며, V3에 도달하고, t4까지 V3에서 유지되며, t4 이후에 다시 0V로 되돌아 간다. Vsgs_unsel은 t0으로부터 t10까지 0V에서 유지되는바, 이는 도 7a에서 파형(702)에 의해 도시되는 바와 같다.

도 7b에서, 파형(704)은 Vsgd_sel 및 Vsgs_sel이 t1에서 0V로부터 V2로 전이하는 것, 판독 동작의 지속시간 동안 t10까지 V2에서 유지되는 것, 그리고 t10 이후에 다시 0V로 전이하는 것을 표시한다.

도 7c1에서, 파형(706)은 Vcg_unsel이 t1에서의 0V로부터 t3에서의 Vread_pass로 전이하는 것, t3으로부터 t10까지 Vread_pass에서 유지되는 것, 그리고 t10 이후에 다시 0V로 되돌아 가는 것을 표시한다.

도 7d에서, 파형(708)은 Vcg_sel이 t1에서의 0V로부터 t1에서의 Vread_pass로 전이하는 것, t4까지 Vread_pass에서 유지되는 것, 그리고 t4 이후에 다시 0V로 되돌아 가는 것을 표시한다. 그 다음에, Vcg_sel은 t6에서의 0V로부터 Vcgr 레벨들(710, 712 및 714) 중 하나로 전이하고, t7로부터 t10까지 Vcgr 레벨에서 유지되고, 그리고 t10 이후에 다시 0V로 되돌아 간다. Tsense는 t9에 있다.

도 7e에서, 파형들(716 및 718)은 Vbl이 t1에서의 0V로부터 Vbl로 전이하는 것, 그리고 t8까지 Vbl0에서 유지되는 것을 표시한다. 파형(716)은 선택된 NAND 스트링이 비-전도성 상태인 경우를 나타내며, 파형(718)은 선택된 NAND 스트링이 전도성 상태인 경우를 나타낸다. 이러한 접근법은 Vchannel의 레벨(도 7f1)에서 확실성(certainty)을 제공하는데, 왜냐하면 Vchannel의 레벨은 Vbl0(제어가능한 파라미터)으로 설정되기 때문이다. 하나의 접근법에서, 선택된 NAND 스트링의 채널에서의 전압(Vchannel_sel)은, Vsgd_sel 및 Vsg_sel이 전도성 상태일 때, Vbl0으로 설정될 것이다.

도 7f1에서, 파형(720)은 Vchannel을 나타낸다. Vchannel은 t1로부터 t2까지 상대적으로 높은 속도로 증가하는바, 이는 t1로부터 t2까지 Vcg_unsel에서의 상대적으로 높은 속도의 증가 때문이다. Vchannel에서의 증가는 t2에서 중단되는데, 이것 이후에 Vchannel은 Vbl0에서 안정화되는데, 왜냐하면 비트 라인이 t2로부터 t5까지 전도성 SGD 선택 게이트를 통해 채널과 통신하기 때문이다. t5 이후에, SGD 선택 게이트는 다시 비-전도성 상태로 전이하고, 이에 따라 Vchannel은 Vbl0으로 설정되지 않게 되지만 대략 Vbl0에서 유지될 수 있게 된다.

도 5g는 도 5a의 판독 동작의 또 다른 실시예를 도시한다. 이러한 접근법은, (SGD 스파이킹이 아닌) SGD 상승시키기 및 안정화시키기 + 선택된 메모리 셀을 전도성 상태로 만들기 + Vcg_unsel을 두-단계 증가시키기를 포함한다. 이러한 접근법은 도 7a, 도 7b, 도 7c2, 도 7d, 도 7e 및 도 7f2와 연계되어 더 설명된다.

Vsgd_unsel은 0V로부터 V3으로 전이하고, V3에서 유지되며, 그리고 t4 이후에 다시 0V로 되돌아 가는바, 이는 도 7a에서 파형(700)과 연계되어 논의되는 바와 같다. Vsgs_unsel은 t0으로부터 t10까지 0V에서 유지되는바, 이는 도 7a에서 파형(702)과 연계되어 논의되는 바와 같다.

Vsgd_sel 및 Vsgs_sel은 t1에서 0V로부터 V3으로 전이하고, 판독 동작의 지속시간 동안 V3에서 유지되며, 그리고 t10에서 다시 0V로 전이하는바, 이는 도 7b에서 파형(704)과 연계되어 논의되는 바와 같다.

Vcg_unsel은 제 1 단계에서, t1에서 시작하여 0V로부터 Vread_pass1로 전이하고, t5.1까지 Vread_pass1에서 유지되며, 제 2 단계에서, t5.1에서 시작하여 Vread_pass1로부터 Vread_pass2(>Vread_pass1)로 전이하며, t10까지 Vread_pass2에서 유지되고, 그리고 t10 이후에 다시 0V로 되돌아가는바, 이는 도 7c2에서 파형(706)에 의해 도시되는 바와 같다. 따라서, Vcg_unsel은 두-단계로 더 높게 전이한다. 이러한 아이디어는 또한 추가적인 단계들로 확장될 수 있다.

Vcg_sel은 0V로부터 Vread_pass로 전이하고, 다시 0V로 전이하며, 그 다음에 Vcgr로 전이하고, 다시 0V로 전이하는바, 이는 도 7d와 연계되어 논의되는 바와 같다.

Vbl은 0V로부터 Vbl0으로 전이하고, 다시 0V로 전이하는바, 이는 도 7e와 연계되어 논의되는 바와 같다.

도 7f2에서, Vchannel(파형(722))은 t1로부터 t2까지 상대적으로 높은 속도로 증가하는바, 이는 t1로부터 t2까지 Vcg_unsel(파형(706))의 상대적으로 높은 속도의 증가 때문이다. Vchannel에서의 증가는 t2에서 중단된다. Vchannel은 대략 t2로부터 t5까지 Vbl0에서 안정화되는데, 왜냐하면 Vbl0에서의 비트 라인이 전도성 SGD 선택 게이트를 통해 채널과 통신하기 때문이다. t5로부터 t5.1까지, SGD 선택 게이트는 다시 비-전도성 상태가 되는바, 이에 따라 Vchannel은 대략 Vbl0에서 유지될 수 있지만 그 레벨로 구동되지는 않는다. Vchannel은 t5.1로부터 t5.2까지 다시 증가하게 되는데, 이것은 t5.1로부터 t5.2까지 Vcg_unsel(파형(706))에서의 증가 때문이다. Vchannel은 t5.2로부터 t10까지 Vch2로 지칭되는 레벨에서 안정화되는데, 왜냐하면 Vcg_unsel이 안정화 상태에 있기 때문이다. Vchannel은 t1로부터 t2까지 및 t5.1로부터 t5.2까지 Vcg_unsel로부터의 용량성 커플링으로 인해 증가한다. Vch2가 직접적으로 제어가능한 것은 아니지만, 이러한 접근법은 예를 들어, 도 6f의 접근법보다 더 제어가능한 것인데, 왜냐하면 이러한 접근법은 채널 부스팅의 제 1 증분(increment) 동안 Vchannel을 제어가능한 레벨(예를 들어, Vbl0)로 구동시키기 때문이다. 채널 부스팅의 제 2 증분(Vch2-Vbl0)은 전형적으로 도 6f에서의 Vchl-0V의 증분보다 더 작다. 그러나, 도 6f의 접근법과 비교해 시간 및 파워 소비에 있어 패널티(penalty)가 존재한다.

일반적으로 Vchannel은 선택된 NAND 스트링들에 대해 Vbl로 설정됨에 유의해야 한다.

도 5b 내지 도 5g의 실시예들 각각은, 메모리 셀들의 복수의 레벨들(예를 들어, 도 3에서의 L0 내지 L6, 혹은 도 9에서의 L0 내지 L5)을 포함하는 3D 적층 비-휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법을 포함하고, 여기서 판독 동작은 복수의 레벨들 중 선택된 레벨(예를 들어, 도 3 및 도 9의 예들에서 L3)에서의 선택된 메모리 셀들에 관해 수행된다. 본 방법은, 복수의 레벨들 중 선택되지 않은 레벨들에서의 메모리 셀들에 대해, 패스 전압(Vcg_unsel)을 초기 레벨(예를 들어, 0V)로부터 적어도 제 1 상승 레벨(elevated level)(Vread_pass)까지 증가시키는 것을 포함한다. 선택되지 않은 레벨들이 존재할 수 있다(예를 들어, 도 3에서의 L0 내지 L2 및 L4 내지 L6, 혹은 도 9에서의 L0 내지 L2, L4 및 L5일 수 있음). 메모리 셀들의 복수의 레벨들에서의 메모리 셀들은 메모리 셀들의 적어도 하나의 선택된 스트링(예를 들어, 도 3에서의 NSA0, 그리고 도 9에서의 NSB0) 및 메모리 셀들의 적어도 하나의 선택되지 않은 스트링(예를 들어, 도 3에서의 NSA1 내지 NSA5, 그리고 도 9에서의 NSB1 내지 NSB5) 내에 정렬된다. 메모리 셀들의 적어도 하나의 선택된 스트링은 선택된 메모리 셀들 중 적어도 하나의 선택된 메모리 셀을 포함한다. 메모리 셀들의 적어도 하나의 선택된 스트링은, 관련된 제 1 선택 게이트(SGD0(310), SGD0(900))를 갖는 드레인 말단(278, 801) 및 관련된 제 2 선택 게이트(SGS0(312), SGS0(906))를 갖는 소스 말단(302, 803)을 포함하고, 그리고 복수의 레벨들 각각에서의 메모리 셀들(MC0,1 내지 MC6,1; MC0,1 내지 MC5,1)을 포함한다.

본 방법은, (예를 들어, 도 6c에서의 t1 내지 t5 혹은 도 7c1에서의 t1 내지 t3 전체에 걸쳐 혹은 적어도 일부분에 걸쳐) 패스 전압을 증가시키는 동안, 제 1 선택 게이트를 전도성 상태로 제공하는 것(예를 들어, Vsgd_unsel을 V1보다 크게 증가시키는 것); 제 1 선택 게이트를 전도성 상태(conductive state)로 제공하는 동안, 제 3 선택 게이트와 제 4 선택 게이트 중 적어도 하나의 선택 게이트를 비-전도성 상태(non-conductive state)와 전도성 상태 간에 전이(transitioning)시키는 것(이것은, 예를 들어, 도 6a1 및 도 7a에서의 t2와 같이 비-전도성 상태로부터 전도성 상태로의 전이일 수 있거나 또는, 예를 들어, 도 6a1에서의 t4 혹은 도 7a에서의 t5와 같이 전도성 상태로부터 비-전도성 상태로의 전이일 수 있음); 그리고 선택된 메모리 셀들에 제어 게이트 판독 전압(control gate read voltage)(예를 들어, VcgrA, VcgrB 혹은 VcgrC)을 인가(applying)하고, 메모리 셀들의 적어도 하나의 선택된 스트링이 전도성 상태에 있는지 여부를 감지(sensing)함으로써, 선택된 메모리 셀들 중 적어도 하나의 선택된 메모리 셀의 임계 전압(threshold voltage)이 제어 게이트 판독 전압보다 큰지 여부를 감지하는 것을 포함한다.

도 6a1 내지 도 6d2는 공통 시간 축을 가지고 있지만, 시간 증분들이 반드시 동일하게 이격되어 있는 것은 아니며, 도면들이 반드시 일정한 비율로 도시된 것도 아니다. 도 7a 내지 도 7f2는 공통 시간 축을 갖는다(이것은 도 6a1 내지 도 6f의 시간 축과는 다른 것임). 시간 증분들이 반드시 동일하게 이격되어 있는 것은 아니며, 도면들이 반드시 일정 비율로 도시된 것도 아니다. 도 6a1 내지 도 6f 및 도 7a 내지 도 7f2의 예들에 대해 Vsl=0V이다. 도 6a1 내지 도 6f에서, 판독 동작의 부스팅 부분은 t1로부터 t6까지고, 감지 부분은 t8로부터 t11까지이다. t6 내지 t8은 부스팅과 감지 간의 전이가 일어나는 전이 기간(transition period)이다. 도 7a, 도 7b, 도 7c1, 도 7d, 도 7e 및 도 7f1에서, 판독 동작의 부스팅 부분은 t1로부터 t5까지고, 감지 부분은 t9로부터 t12까지다. 도 7c2 및 도 7f2에서, 판독 동작의 부스팅 부분은 t1로부터 t8까지이고, 감지 부분은 t9로부터 t12까지이다.

도 8a는 도 1e 및 도 1f와 일치하는 직선형 NAND 스트링들을 갖는 3D 비-휘발성 메모리 디바이스의 워드 라인 층들의 상면도를 도시하며, 관련된 드라이버들을 보여 주고 있다. 이러한 구성에서, NAND 스트링은 단지 하나의 컬럼만을 갖고, 소스-측 선택 게이트는 U자-형상의 NAND 스트링에서와 같이 컬럼의 상부 상에 있는 것이 아니라 컬럼의 하부 상에 있다. 더욱이, 블록의 소정의 레벨은 하나의 워드 라인 층을 갖는바, 이러한 워드 라인 층은 그 층의 메모리 셀들 각각에 연결된다. 예를 들어, BLK0B는 WL0B-DR에 의해 구동되는 워드 라인 층(WL0B)을 갖고, 그리고 BLK1B는 WLB1-DR에 의해 구동되는 워드 라인 층(WL1B)을 갖는다. 다수의 슬릿들(예컨대, 예시적인 슬릿(802))이 또한 사용될 수 있다. 절연체로 충전되는 이러한 슬릿들은, 도핑되지 않은 폴리실리콘 층(undoped polysilicon layer)들이 습식 에칭(wet etch)에 의해 제거되는 경우 및 교번하는 유전체 층들이 형성되도록 유전체가 증착되는 경우, 적층에 대한 구조적 지지체(structural support)를 제공하기 위해, 제조 프로세스에서 사용된다.

점선(800)은 컬럼들(C0 내지 C6)을 통해 연장되어 있으며, 도 8f에서는 그 단면도가 제시된다. 각각의 블록은 메모리 셀들의 컬럼들의 서브-블록들을 포함할 수 있다(예를 들어, BLK0B에서의 서브-블록들(804 내지 809), 그리고 BLK1B에서의 서브-블록들(810 내지 815)).

도 8b는 도 8a의 3D 비-휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시하며, 드레인-측 선택 게이트 라인들 및 관련된 드라이버들을 보여 주고 있다. 예를 들어, 이것은 도 8f의 층 SGD를 나타낼 수 있다. 개개의 드레인-측 선택 게이트 라인, 예를 들어, 전도성 라인 혹은 경로는 메모리 셀들의 컬럼들의 각각의 로우와 관련될 수 있다. 예를 들어, BLK0B는 선택 게이트 드라이버들(SGD0-DR 내지 SGD5-DR)에 의해 각각 구동되는 선택 게이트 라인들(820 내지 825)을 포함한다. BLK1B는 선택 게이트 드라이버들(SGD6-DR 내지 SGD11-DR)에 의해 각각 구동되는 선택 게이트 라인들(826 내지 831)을 포함한다. 선택 게이트 드라이버들은 선택 게이트 라인들에 전압 파형들과 같은 신호들을 제공한다.

도 8c는 도 8a의 3D 비-휘발성 메모리 디바이스의 선택 게이트 층의 상면도를 도시하며, 소스-측 선택 게이트 라인들 및 관련된 드라이버들을 보여주고 있다. 예를 들어, 이것은 도 8f의 층 SGS를 나타낼 수 있다. 개개의 소스-측 선택 게이트 라인, 예를 들어, 전도성 라인 혹은 경로는 메모리 셀들의 컬럼들의 각각의 로우와 관련된다. 예를 들어, BLK0B는 선택 게이트 드라이버들(SGS0B0-DR 내지 SGS05B-DR)에 의해 각각 구동되는 선택 게이트 라인들(840 내지 846)을 포함한다. BLK1B는 선택 게이트 드라이버들(SGS1B0-DR 내지 SGS1B5-DR)에 의해 각각 구동되는 선택 게이트 라인들(846 내지 851)을 포함한다. 선택 게이트 드라이버들은 선택 게이트 라인들에 전압 파형들과 같은 신호들을 제공한다.

도 8d는 도 8a의 3D 비-휘발성 메모리 디바이스의 소스 라인 층의 상면도를 도시하며, 소스 라인들 및 관련된 드라이버들을 보여주고 있다. 예를 들어, 이것은 도 8f의 층 SL을 나타낼 수 있다. 소스 라인, 예를 들어, 전도성 라인 혹은 경로는, 도면에서 수평 라인으로 연장되는 메모리 셀들의 컬럼들의 세트와 관련된다. 소스 라인은 서로에 대해 측면으로 인접하여 있는 복수의 블록들을 가로질러 연장된다. 소스 라인은 NAND 스트링의 소스-측 말단에 연결되는바, 예를 들어, NAND 스트링의 수직 채널 혹은 몸체에 연결된다. 예를 들어, 소스 라인들(861 내지 875)은 소스 라인 드라이버(SL-DR)에 의해 구동된다. 소스 라인 드라이버는 NAND 스트링들의 소스-측 말단들에 전압 파형들과 같은 신호들을 제공한다.

도 8e는 도 8a의 3D 비-휘발성 메모리 디바이스의 비트 라인 층의 상면도를 도시하며, BLK0B 및 BLK1B에 대한 비트 라인들 및 관련된 드라이버들을 보여 주고 있다. 예를 들어, 이것은 도 8f의 층 BL을 나타낼 수 있다. 비트 라인, 예를 들어, 전도성 라인 혹은 경로는, 도면에서 수평 라인으로 연장되는 메모리 셀들의 컬럼들의 세트와 관련된다. 비트 라인은 서로에 대해 측면으로 인접하여 있는 복수의 블록들을 가로질러 연장된다. 비트 라인은 NAND 스트링의 드레인-측 말단에 연결되는바, 예를 들어, NAND 스트링의 수직 채널 혹은 몸체에 연결된다. 예를 들어, 비트 라인들(881 내지 895)은 비트 라인 드라이버들(BL0-DR 내지 BL14-DR)에 의해 각각 구동된다. 비트 라인 드라이버들은 NAND 스트링들의 드레인-측 말단들에 전압 파형들과 같은 신호들을 제공한다.

도 8f는 도 8a의 NAND 스트링들의 setB0의 라인(800)을 따라 절단된, 도 8a의 3D 비-휘발성 메모리 디바이스의 블록의 단면도를 도시한다. NAND 스트링들(NSB0 내지 NSB5)에 각각 대응하는 메모리 셀들의 컬럼들이 복수-층 적층으로 도시된다. 적층(877)은 기판(101), 기판 상의 절연 필름(109), 그리고 소스 라인(863)의 일부분을 포함한다. 단면으로 도시된 NAND 스트링들 앞뒤로, 예를 들어, x-축을 따라, 서브-블록 내의 추가적인 직선형 NAND 스트링들이 연장됨을 상기하기 바란다. NAND 스트링들(NSB0 내지 NSB5)은 각각 상이한 서브-블록 내에 있지만, NAND 스트링들의 공통 세트(SetB0) 내에 있다. NSB0은 소스 말단(803) 및 드레인 말단(801)을 갖는다. 도 8a로부터의 슬릿(802)이 또한 다른 슬릿들과 함께 도시된다. 비트 라인(BLB0)의 일부분이 또한 도시된다. 점선들은 메모리 셀들 및 선택 게이트들을 나타내는바, 이는 아래에서 더 논의되는 바와 같다. WL0 내지 WL6은 레벨들 L0 내지 L6에 각각 있는 워드 라인 층들 혹은 워드 라인 층 일부분들을 나타낸다.

도 9는 도 8f에서의 SetB0과 같은 NAND 스트링들의 예시적인 세트에서의 메모리 셀들의 정렬을 도시한다. NAND 스트링들(NSB0 내지 NSB5)이 도시된다. 앞서 사용된 바와 유사한 기호표시가 제공된다. 예시적인 판독 프로세스에서, 판독을 위해 선택된 메모리 셀은 MC3,0이다. 따라서, L3은 블록의 선택된 레벨이다. MC3,0은 선택된 서브-블록(804)(도 1f) 내에 있고, 선택된 서브-블록(804)은 NSB0 및 그 뒤에 있는 NAND 스트링들을 포함한다. L3의 다른 메모리 셀들(즉, MC3,1 내지 MCS3,5)은 5개의 선택되지 않은 서브-블록들 내에 있는바, 여기서 5개의 선택되지 않은 서브-블록들은 NSB1 내지 NSB5 및 이들 뒤에 있는 NAND 스트링들(180 내지 183)을 포함한다. 다른 레벨들(L0 내지 L2, L4 및 L5)의 다른 메모리 셀들도 또한 선택되지 않는다.

본 예에서, NSB0이 그 선택된 서브-블록(804)(도 1f)의 일부인 경우, 블록의 메모리 셀들의 복수의 레벨들 내의 메모리 셀들은, 메모리 셀들의 적어도 하나의 선택된 스트링(NSB0) 및 메모리 셀들의 적어도 하나의 선택되지 않은 스트링(NSB1 내지 NSB5) 내에 정렬된다. 메모리 셀들의 적어도 하나의 선택된 스트링은 적어도 하나의 선택된 메모리 셀(MC3,0(904))을 포함한다. 메모리 셀들의 적어도 하나의 선택된 스트링은 관련된 제 1 선택 게이트(SGD0(900))를 갖는 드레인 말단(도 8f) 및 관련된 제 2 선택 게이트(SGS0(906))를 갖는 소스 말단(도 8f)을 포함하고, 복수의 레벨들(L0 내지 L5) 각각에서의 메모리 셀들(MC0,0 내지 MC5,0)을 포함한다. 메모리 셀들의 적어도 하나의 선택되지 않은 스트링(NSA1)은 선택된 메모리 셀들 중 어느 것도 포함하지 않음과 아울러 관련된 제 3 선택 게이트(SGD1(902))를 갖는 드레인 말단(802) 및 관련된 제 4 선택 게이트(SGS1(908))를 갖는 소스 말단(816)을 포함하고, 복수의 레벨들(L0 내지 L5) 각각에서의 메모리 셀들(MC0,1 내지 MC5,1)을 포함한다.

메모리 셀들의 적어도 하나의 선택된 스트링(NSB0)은 3D 적층 비-휘발성 메모리 디바이스의 블록(BLK0B)(도 1f)의 선택된 서브-블록(804) 내에 있다. 선택된 서브-블록은 메모리 셀들의 복수의 선택된 스트링들(NSB0 및 180 내지 183)(도 1f)을 포함한다. 메모리 셀들의 적어도 하나의 선택되지 않은 스트링(NSB1 내지 NSB5)은 블록의 선택되지 않은 서브-블록(805 내지 809) 내에 있다. 선택되지 않은 서브-블록은 메모리 셀들의 복수의 선택되지 않은 스트링들(NSB1 내지 NSB5 및 이들 뒤에 있는 NAND 스트링들)을 포함한다.

따라서, 알 수 있는 것으로, 일 실시예에서, 메모리 셀(memory cell)들의 복수의 레벨(multiple level)들을 포함하는 3D 적층 비-휘발성 메모리 디바이스(3D stacked non-volatile memory device)에서 판독 동작을 수행하기 위한 방법이 제공되는바, 여기서 판독 동작은 복수의 레벨들 중 선택된 레벨에서의 선택된 메모리 셀들에 관해 수행된다. 본 방법은: (a) 복수의 레벨들 중 선택되지 않은 레벨들에서의 메모리 셀들에 대해, 패스 전압(Vcg_unsel)을 초기 레벨(예를 들어, 0V)로부터 적어도 제 1 상승 레벨(Vread_pass)까지 증가시키는 단계와, 여기서, 메모리 셀들의 복수의 레벨들에서의 메모리 셀들은 메모리 셀들의 적어도 하나의 선택된 스트링(selected string) 및 메모리 셀들의 적어도 하나의 선택되지 않은 스트링(unselected string) 내에 정렬되고, 메모리 셀들의 적어도 하나의 선택된 스트링은, 선택된 메모리 셀들 중 적어도 하나의 선택된 메모리 셀을 포함함과 아울러 관련된 제 1 선택 게이트(SGD)를 갖는 드레인 말단(drain end) 및 관련된 제 2 선택 게이트(SGS)를 갖는 소스 말단(source end)을 포함하고 복수의 레벨들 각각에서의 메모리 셀들을 포함하고, 그리고 메모리 셀들의 적어도 하나의 선택되지 않은 스트링은, 선택된 메모리 셀들 중 어느 것도 포함하지 않음과 아울러 관련된 제 3 선택 게이트(SGD)를 갖는 드레인 말단 및 관련된 제 4 선택 게이트(SGS)를 갖는 소스 말단을 포함하고 복수의 레벨들 각각에서의 메모리 셀들을 포함하며; (b) 증가시키는 단계 동안, 제 1 선택 게이트를 전도성 상태로 제공하는 단계와; (c) 제 1 선택 게이트를 전도성 상태로 제공하는 동안, 제 3 선택 게이트와 제 4 선택 게이트 중 적어도 하나의 선택 게이트를 비-전도성 상태와 전도성 상태 간에 전이시키는 단계와; 그리고 (d) 선택된 메모리 셀들에 제어 게이트 판독 전압을 인가하고, 메모리 셀들의 적어도 하나의 선택된 스트링이 전도성 상태에 있는지 여부를 감지함으로써, 선택된 메모리 셀들 중 적어도 하나의 선택된 메모리 셀의 임계 전압이 제어 게이트 판독 전압보다 큰지 여부를 감지하는 단계를 포함한다.

또 다른 실시예에서, 기판 상에 형성되는 메모리 셀들의 복수의 레벨들을 포함하는 3D 적층 비-휘발성 메모리 디바이스가 제공되며, 여기서, 메모리 셀들의 복수의 레벨들에서의 메모리 셀들은 메모리 셀들의 적어도 하나의 선택된 스트링 및 메모리 셀들의 적어도 하나의 선택되지 않은 스트링 내에 정렬되고, (a) 메모리 셀들의 적어도 하나의 선택된 스트링은, 선택된 메모리 셀들 중 적어도 하나의 선택된 메모리 셀을 포함함과 아울러 관련된 제 1 선택 게이트(SGD)를 갖는 드레인 말단 및 관련된 제 2 선택 게이트(SGS)를 갖는 소스 말단을 포함하고, 그리고 (b) 메모리 셀들의 적어도 하나의 선택되지 않은 스트링은, 선택된 메모리 셀들 중 어느 것도 포함하지 않음과 아울러 관련된 제 3 선택 게이트(SGD)를 갖는 드레인 말단 및 관련된 제 4 선택 게이트(SGS)를 갖는 소스 말단을 포함한다. 3D 적층 비-휘발성 메모리 디바이스는 또한, 적어도 하나의 제어 회로를 포함한다. 적어도 하나의 제어 회로는, 복수의 레벨들 중 선택된 레벨에서의 선택된 메모리 셀들에 관해 판독 동작을 수행하기 위해: (c) 복수의 레벨들 중 선택되지 않은 레벨들에서의 메모리 셀들에 대해, 패스 전압(Vcg_unsel)을 초기 레벨(예를 들어, 0V)로부터 적어도 제 1 상승 레벨(Vread_pass)까지 증가시키고, (d) 증가시키는 동안, 제 1 선택 게이트를 전도성 상태로 제공하고, (e) 제 1 선택 게이트가 전도성 상태로 제공되는 동안, 제 3 선택 게이트와 제 4 선택 게이트 중 적어도 하나의 선택 게이트를 비-전도성 상태와 전도성 상태 간에 전이시키고, (f) 선택된 메모리 셀들에 제어 게이트 판독 전압을 인가하고, 그리고 (g) 제어 게이트 판독 전압이 인가되는 경우, 선택된 메모리 셀들 중 적어도 하나의 선택된 메모리 셀의 임계 전압이 제어 게이트 판독 전압보다 큰지 여부를 감지한다.

또 다른 실시예에서, 메모리 셀들의 복수의 레벨들을 포함하는 3D 적층 비-휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법이 제공된다. 판독 동작은 복수의 레벨들 중 선택된 레벨에서의 선택된 메모리 셀들에 관해 수행된다. 이 방법은: (a) 메모리 셀들의 적어도 하나의 선택되지 않은 스트링의 채널을 부스팅시키는 단계와, 여기서 메모리 셀들의 복수의 레벨들에서의 메모리 셀들은 메모리 셀들의 적어도 하나의 선택된 스트링 및 메모리 셀들의 적어도 하나의 선택되지 않은 스트링 내에 정렬되고, 메모리 셀들의 적어도 하나의 선택된 스트링은, 선택된 메모리 셀들 중 적어도 하나의 선택된 메모리 셀을 포함함과 아울러 관련된 제 1 선택 게이트(SGD)를 갖는 드레인 말단 및 관련된 제 2 선택 게이트(SGS)를 갖는 소스 말단을 포함하고, 그리고 메모리 셀들의 적어도 하나의 선택되지 않은 스트링은, 선택된 메모리 셀들 중 어느 것도 포함하지 않음과 아울러 관련된 제 3 선택 게이트(SGD)를 갖는 드레인 말단 및 관련된 제 4 선택 게이트(SGS)를 갖는 소스 말단을 포함하고, 앞서의 채널을 부스팅시키는 단계는, 복수의 레벨들 중 선택되지 않은 레벨들에서의 메모리 셀들에 대해, 패스 전압(Vcg_unsel)을 초기 레벨(예를 들어, 0V)로부터 적어도 제 1 상승 레벨(Vread_pass)까지 증가시키는 것을 포함하며; (b) 패스 전압을 증가시키는 동안, 패스 전압이 제 1 상승 레벨에 도달하기 전에, 제 1 선택 게이트의 전압을 상승시켜 제 1 선택 게이트가 전도성 상태로 전이하도록 함으로써 부스팅을 중단시키는 단계와; 그리고 (c) 채널이 부스팅에 의해 야기된 부스팅된 레벨에 있고 패스 전압(Vcg_unsel)이 적어도 제 1 상승 레벨에 있는 경우: 선택된 메모리 셀들에 제어 게이트 판독 전압을 인가하고, 선택된 메모리 셀들 중 적어도 하나의 선택된 메모리 셀의 임계 전압이 제어 게이트 판독 전압보다 큰지 여부를 감지하는 단계를 포함한다.

예시 목적 및 설명 목적으로 본 발명의 앞서의 상세한 설명이 제공되었다. 이것은 개시되는 형태에 정확히 본 발명을 한정시키려는 것이 아니며 또한 가능한 실시예 모두를 말하려는 것도 아니다. 앞서의 가르침을 고려하여 많은 수정 및 변형이 가능하다. 앞서 설명된 실시예들은 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하도록 선택되었고, 그럼으로써 본 발명의 기술분야에서 다른 숙련된 자들이 고려되는 특정 용도에 적합하도록 다양한 수정을 통해 다양한 실시예들로 본 발명을 가장 잘 이용할 수 있도록 선택된 것이다. 본 발명의 범위는 본 명세서에 첨부되는 특허청구범위에 의해 정의되도록 의도되었다.

Claims

메모리 셀(memory cell)들의 복수의 레벨(multiple level)들을 포함하는 3D 적층 비휘발성 메모리 디바이스(3D stacked non-volatile memory device)에서 판독 동작을 수행하기 위한 방법으로서, 상기 판독 동작은 상기 복수의 레벨들 중 선택된 레벨에서의 선택된 메모리 셀들에 관해 수행되고, 상기 방법은,
상기 복수의 레벨들 중 선택되지 않은 레벨들에서의 메모리 셀들에 대해, 패스 전압(pass voltage)(Vcg_unsel)을 초기 레벨(예를 들어, 0V)로부터 적어도 제 1 상승 레벨(elevated level)(Vread_pass)까지 증가시키는 단계와, 여기서 메모리 셀들의 상기 복수의 레벨들에서의 메모리 셀들은 메모리 셀들의 적어도 하나의 선택된 스트링(selected string) 및 메모리 셀들의 적어도 하나의 선택되지 않은 스트링(unselected string) 내에 정렬되고, 메모리 셀들의 상기 적어도 하나의 선택된 스트링은, 상기 선택된 메모리 셀들 중 적어도 하나의 선택된 메모리 셀을 포함함과 아울러 관련된 제 1 선택 게이트(SGD)를 갖는 드레인 말단(drain end) 및 관련된 제 2 선택 게이트(SGS)를 갖는 소스 말단(source end)을 포함하고, 메모리 셀들의 상기 적어도 하나의 선택되지 않은 스트링은, 상기 선택된 메모리 셀들 중 어느 것도 포함하지 않음과 아울러 관련된 제 3 선택 게이트(SGD)를 갖는 드레인 말단 및 관련된 제 4 선택 게이트(SGS)를 갖는 소스 말단을 포함하고;
상기 증가시키는 단계 동안, 상기 제 1 선택 게이트를 전도성 상태(conductive state)로 제공하는 단계와;
상기 제 1 선택 게이트를 상기 전도성 상태로 제공하는 동안, 상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 적어도 하나의 선택 게이트를 비전도성 상태(non-conductive state)와 상기 전도성 상태 간에 전이(transitioning)시키는 단계와; 그리고
상기 선택된 메모리 셀들에 제어 게이트 판독 전압(control gate read voltage)을 인가(applying)하고, 상기 선택된 메모리 셀들 중 상기 적어도 하나의 선택된 메모리 셀의 임계 전압(threshold voltage)이 상기 제어 게이트 판독 전압보다 큰지 여부를 감지(sensing)하는 단계를 포함하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
제1항에 있어서,
상기 증가시키는 단계 동안, 상기 선택된 메모리 셀들이 상기 전도성 상태에 있도록 하기에 충분히 높은 전압을 상기 선택된 레벨에 인가하는 단계를 더 포함하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
제1항에 있어서,
상기 전이시키는 단계는 상기 제 3 선택 게이트와 상기 제 4 선택 게이트 모두를 상기 비전도성 상태와 상기 전도성 상태 간에 전이시키는 것을 포함하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
제1항에 있어서,
상기 제 1 선택 게이트를 상기 전도성 상태로 제공하는 동안, 상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트를 상기 전도성 상태로부터 상기 비전도성 상태로 다시 전이시키는 단계를 더 포함하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
제1항에 있어서,
상기 제 1 부분 이후에 또 하나의 다른 부분이 존재하고, 상기 방법은,
상기 패스 전압이 상기 적어도 제 1 상승 레벨에 도달한 (t5) 이후에, 상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트를 상기 전도성 상태로부터 상기 비전도성 상태로 다시 전이시키는 단계를 더 포함하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
제5항에 있어서,
상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트를 상기 전도성 상태로부터 상기 비전도성 상태로 다시 전이시키는 단계 이후에, 상기 패스 전압(Vcg_unsel)을 상기 적어도 제 1 상승 레벨(Vread_pass1)로부터 제 2 상승 레벨까지 증가시키는 단계를 더 포함하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
제1항에 있어서,
상기 제 1 선택 게이트를 상기 전도성 상태로 제공하는 동안, 0이 아닌 전압(non-zero voltage)(Vbl)을 공통 비트 라인(common bit line)을 통해 메모리 셀들의 상기 적어도 하나의 선택된 스트링의 드레인 말단 및 메모리 셀들의 상기 적어도 하나의 선택되지 않은 스트링의 드레인 말단에 인가하는 단계를 더 포함하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
제1항에 있어서,
상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트를 상기 비전도성 상태와 상기 전도성 상태 간에 전이시키는 단계는, 상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트를 상기 비전도성 상태로부터 상기 전도성 상태로 전이시키는 것을 포함하고,
상기 방법은, 상기 제 1 선택 게이트를 상기 전도성 상태로 제공하는 동안, 상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트를 상기 전도성 상태로부터 상기 비전도성 상태로 다시 전이시키는 단계를 더 포함하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
제8항에 있어서,
상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트를 상기 비전도성 상태로부터 상기 전도성 상태로 전이시키는 것은, 상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트의 전압을 증가시키는 것을 포함하고,
상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트를 상기 전도성 상태로부터 상기 비전도성 상태로 다시 전이시키는 것은, 상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트의 전압을 감소시키는 것을 포함하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
제9항에 있어서,
상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트의 전압은 상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트의 전압이 증가된 이후 감소되기 이전에 정상 상태 레벨(steady state level)에 도달하지 않도록 스파이크 형상(spike shape)을 갖는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
제9항에 있어서,
상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트의 전압은 증가된 이후 감소되기 이전에 정상 상태 레벨에 도달하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스에서 판독 동작을 수행하기 위한 방법.
3D 적층 비휘발성 메모리 디바이스로서,
기판 상에 형성되는 메모리 셀들의 복수의 레벨들과; 그리고
적어도 하나의 제어 회로를 포함하여 구성되며,
메모리 셀들의 상기 복수의 레벨들에서의 메모리 셀들은 메모리 셀들의 적어도 하나의 선택된 스트링 및 메모리 셀들의 적어도 하나의 선택되지 않은 스트링 내에 정렬되고,
(a) 메모리 셀들의 상기 적어도 하나의 선택된 스트링은, 상기 선택된 메모리 셀들 중 적어도 하나의 선택된 메모리 셀을 포함함과 아울러 관련된 제 1 선택 게이트(SGD)를 갖는 드레인 말단 및 관련된 제 2 선택 게이트(SGS)를 갖는 소스 말단을 포함하고,
(b) 메모리 셀들의 상기 적어도 하나의 선택되지 않은 스트링은, 상기 선택된 메모리 셀들 중 어느 것도 포함하지 않음과 아울러 관련된 제 3 선택 게이트(SGD)를 갖는 드레인 말단 및 관련된 제 4 선택 게이트(SGS)를 갖는 소스 말단을 포함하고,
상기 적어도 하나의 제어 회로는, 상기 복수의 레벨들 중 선택된 레벨에서의 선택된 메모리 셀들에 관해 판독 동작을 수행하기 위해,
(c) 상기 복수의 레벨들 중 선택되지 않은 레벨들에서의 메모리 셀들에 대해, 패스 전압(Vcg_unsel)을 초기 레벨(예를 들어, 0V)로부터 적어도 제 1 상승 레벨(Vread_pass)까지 증가시키고,
(d) 상기 증가시키는 동안, 상기 제 1 선택 게이트를 전도성 상태로 제공하고,
(e) 상기 제 1 선택 게이트가 상기 전도성 상태로 제공되는 동안, 상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 적어도 하나의 선택 게이트를 비전도성 상태와 상기 전도성 상태 간에 전이시키고,
(f) 상기 선택된 메모리 셀들에 제어 게이트 판독 전압을 인가하고, 그리고
(g) 상기 제어 게이트 판독 전압이 인가되는 경우, 상기 선택된 메모리 셀들 중 상기 적어도 하나의 선택된 메모리 셀의 임계 전압이 상기 제어 게이트 판독 전압보다 큰지 여부를 감지하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스.
제12항에 있어서,
상기 증가시키는 동안, 상기 적어도 하나의 제어 회로는,
상기 선택된 메모리 셀들이 상기 전도성 상태에 있도록 하기에 충분히 높은 전압을 상기 선택된 레벨에 인가하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스.
제12항에 있어서,
상기 제 1 선택 게이트가 상기 전도성 상태로 제공되는 동안, 상기 적어도 하나의 제어 회로는,
상기 제 3 선택 게이트와 상기 제 4 선택 게이트 중 상기 적어도 하나의 선택 게이트를 상기 전도성 상태로부터 상기 비전도성 상태로 다시 전이시키는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스.
제12항에 있어서,
각각의 메모리 스트링은 U자-형상의 NAND 스트링(U-shaped NAND string) 혹은 직선형 NAND 스트링(straight NAND string)을 포함하는 것을 특징으로 하는 3D 적층 비휘발성 메모리 디바이스.