CN101005079A - 半导体存储器件 - Google Patents

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CN101005079A
CN101005079A CNA2007100017426A CN200710001742A CN101005079A CN 101005079 A CN101005079 A CN 101005079A CN A2007100017426 A CNA2007100017426 A CN A2007100017426A CN 200710001742 A CN200710001742 A CN 200710001742A CN 101005079 A CN101005079 A CN 101005079A
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Abstract

本发明的一个方面，半导体存储器件包括在半导体衬底之上排列的在行方向延伸的多条字线；在半导体衬底之上排列的、在正交于行方向的列方向延伸的多条位线；平行于多条位线排列的电源线；在半导体衬底上，在多条字线和多条位线的相交处形成的多个存储单元，所述多个存储单元中的每个存储单元具有漏区和源区；和排列在电源线之下的长条形导电区。电源线与长条形导电区连接，该长条形导电区连接多个存储单元的源区。多个存储单元的每列漏区与多条位线之一连接，且多条字线用作多个存储单元的栅极。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件。
背景技术
随着半导体技术的进步，半导体存储器件被安装在各种电子设备中。具体地，对于非易失半导体存储器件的需求逐年增长。作为近年来普遍采用的非易失半导体存储器件，例如EEPROM、闪存(FlashMemory)(注册商标)等。图1是示出典型的非易失半导体存储器件的构造的截面图。参照图1，存储单元121提供有衬底122、浮栅126和控制栅125。同时，如图1所示，在衬底122中形成源扩散区123和漏扩散区124。在非易失半导体存储器件的操作中，对于多个中的每个存储单元121，改变施加到控制栅125的栅极电压Vg，施加到源扩散区123的源极电压Vs和施加到漏扩散区124的漏极电压Vd，以控制浮栅126中的电荷量。改变存储单元121的浮栅126中存储的电荷(热电子)量来改变存储单元晶体管的阈值电压。简单地说，其中热电子被注入到浮栅126中的存储单元晶体管具有高的工作阈值电压，且其中没有注入热电子的存储单元晶体管具有低的工作阈值电压。在非易失半导体存储器件中，控制多个中的每一个存储单元晶体管的阈值电压以存储数据。
图2是示出作为常规非易失半导体存储器件的NOR型闪存100的存储单元阵列构造的电路图。参照图2，NOR型闪存100提供有以矩阵布置的存储单元121、用于给每个存储单元121提供功率的电源布线101、以行方向形成的多条字线W0到Wn 102、以列方向形成的多条位线D0到Dn 103。如图2所示，电源线101对各个存储单元121提供公共电源电压。在NOR型闪存100的数据读、写和擦除中，字线电压被选择性地提供给字线W0到Wn中之一且同时位线电压被选择性地提供到位线D0到Dm中之一。
在上述电路构造中，电源线101布置在常规NOR型闪存100中的两个存储单元121之间，以对各个存储单元121提供公共电源电压。图3是示出常规NOR型闪存100的存储阵列的布局图形的图，且布局图形对应于图2示出的电路构造。如图3所示，形成电源线图形201和位线图形组203以在列方向延伸。在不同于位线图形组203的层中形成字线图形组202以在行方向延伸。电源线图形201经由接触(contact)216连接到作为上述源扩散区123的扩散区215。位线图形203经由接触214连接到作为上述漏扩散区124的扩散区215。字线图形202用作控制栅125以对存储单元121的控制栅125提供字线电压。
图4是由电路符号表示的图3所示的布局图形的电路图。这里，图4示出的电路等效于图2示出的电路。参照图4，关于对应于在行方向延伸的多个源极线217中之一来彼此相对排列多个存储单元121。同时，多条中的每条源极线217通过接触216连接到电源线图形201。
图5是示出上述布图中位线图形组203和电源线图形201之间的关系的电路图。如图5所示，对沿着列方向延伸的位线图形组203中的每一条排列NOR型闪存100中的一条电源线图形201。电源电压通过在行方向延伸的源极线217提供给多个存储单元121的每一条。以点阵的方式布置电源线图形201和源极线217，且接触216位于电源线图形201和源极线217之间的交点处。
图6是示出图5中的预定区域的放大图。参照图6，常规NOR型闪存100包含连接源极线217和电源线图形201的接触216、和连接扩散区和位线图形203的接触214。包含于位线图形组203中的接触214排列在沿着行方向延伸的线上。接触216排列在不与上述线相重叠的线上。同时，电源线图形201位于用于字线图形202的布线层的上层。由此，为了防止字线图形202与接触216相交以及为了抑制列方向上电路面积的增加，字线图形202在接触216附近曲折地弯曲。因此，在常规NOR型闪存100中，确保了接触和控制栅之间的间隔。
图7A和7B是示出图6的布图中NOR型闪存100的截面结构的截面图。图7A示出沿着图6的A-A’线的闪存的截面结构，图7B是示出沿着图6的B-B’线的闪存100的截面结构。参照图7A，存储单元121具有源极线(扩散区)217、位线(扩散区)219、浮栅218和作为字线图形202的控制栅。如图7A所示，经由接触214从位线图形203施加位电压到位线(扩散区)219。同时，通过接触216从电源线图形201施加电源电压到源极线(扩散区)217。
在NOR型闪存中，为了对每个存储单元121施加电源电压，在源极线217上排列接触216。该接触216连接字线图形202的更上层中的电源线图形201和衬底中用于源极线的扩散区。由此，为了防止字线图形202和接触216之间的相交，需要在列方向上确保一定的或者更长长度的间隔。同时，以预定的间隔，在不形成接触216的区域内排列所述控制栅。
如上所述，常规NOR型闪存100中，通过曲折地弯曲字线图形202以在列方向上实现芯片面积的降低。此时，在常规NOR型闪存100中，行方向上电源线图形201的宽度被制成比位线图形203的宽度更宽。
在日本公开专利申请(JP-A-Heisei 6-151782)中得知用于防止字线图形202弯曲以抑制芯片面积增加的工艺。图8是示出具有使用上述工艺的NOR型闪存200的布局图形的图。参照图8，NOR型闪存200具有沿着列方向延伸的一组位线图形203，和平行于位线图形203延伸的电源线图形201。NOR型闪存200包含多个接触214。通过多个接触214，连接位线图形203和漏扩散区124。在行方向延伸的线上排列接触214。同时，NOR型闪存100包含接触216。通过接触216，连接电源线图形201和源扩散区123。在排列了接触214的上述线上排列接触216。
图9A和9B是示出图8所示的NOR型闪存200的截面结构的截面图。图9A示出沿着图8的C-C’线的闪存200的部分，图9B示出沿着图8所示的D-D’线的闪存200的部分。
为了在相同的线上形成接触216和接触214，在形成字线图形202之前在字线图形202下面形成N+扩散区300。接着，通过接触216，连接电源线图形201和N+扩散区300。结果，能够把接触216排列在与接触214相同的线上。如图9B所示，通过N+扩散区300对源极线217施加电源电压。
在如图6所示的该存储单元阵列中，字线图形202在接触216附近曲折地弯曲以沿列方向降低芯片的面积。此时，如上所述，需要把字线图形202和接触216之间的间隔设置为一定的或者更长的的长度。为了确保间隔，电源线图形201的宽度被设置为比电流型存储单元阵列结构中的位线图形203的宽度要更厚。
如果把电源线图形201设置为与位线图形203的宽度相同，必须将邻近接触216的位线图形203上的字线图形202弯曲。同时，难以防止字线图形202与接触214的接触。而且，如果不弯曲字线图形202，存储单元阵列的列方向中的芯片面积变得极大。
如果使用具有不同宽度的线图形的标度线，存在引发光衍射使得靠近与远离电源线的位线图形之间产生扩散区的不同宽度的问题。在位于靠近电源线图形201的位线上的存储单元121与远离电源线图形201的位线上的存储单元121之间，扩散区的宽度的变化甚至导致存储单元特性的变化，诸如写入时间、擦除时间、用于读取的阈值电压和击穿电压。最后，存在降低了整个存储单元阵列的特性的问题。
因此，当构造该存储单元阵列时，为了均匀地形成各个位线，预先进行用于调节掩模上每个位线的宽度的光学校正。但是，即使进行了该光学校正，还存在光衍射引发单元特性变化的问题。同时，由于电源线图形宽，也增加了行方向上存储单元阵列的芯片面积。
而且，当在晶片表面上切割精确的图形时，曝光时的DOF(聚焦深度)优选为一定的或者更高的深度。此时，伴随精细的半导体工艺使用具有高分辨率的曝光方法。在通常使用于电流型半导体制造的高分辨率曝光中，如果图形密度高则DOF变深。但是，当密度低时，存在DOF变浅的问题。参照图6，当位电压电源接触214的图形密度和电源电压电源接触216的图形密度相比较时，包含了电源电压电源接触216的图形密度显示较低。因此，为了形成低密度的接触216以便有效，接触216需要具有一定的或者更大值的裕度并且应付浅深度的DOF。
在图8所示的工艺中，如上所示，预先将杂质注入到字线图形202下面以形成N+扩散区300。与接触214在同一线上形成的接触216连接电源线图形201和N+扩散区300。换句话说，在图8所示的工艺中，通过N+扩散区300把电源电压施加到源极线217。但是，在字线图形202形成之前，通过使用掩模在字线图形202下面注入杂质以形成N+扩散区300。当形成N+扩散区300时，杂质必须注入到字线图形202下面。但是，杂质不能被注入到相邻的位线扩散区中。因此，形成源扩散区的掩模必须具有一定值或者更大的裕度。因此，在图8所示的工艺中，难以降低源极线扩散区和位线扩散区之间的芯片面积。
发明内容
因此，本发明的目的是提供一种半导体存储器件，其能够抑制特性的变化。
本发明的一个方面，半导体存储器件包括排列在半导体衬底之上以行方向延伸的多条字线；排列在半导体衬底之上以沿着正交于行方向的列方向延伸的多条位线；平行于多条位线排列的电源线；在半导体衬底上的多条字线和多条位线的相交处形成的多个存储单元，多个所述存储单元的每一个具有漏区和源区；以及在电源线之下排列的长条形导电区。电源线与长条形导电区连接，该长条形导电区与多个存储单元的源区连接。多个存储单元的每列的漏区与多条位线之一连接，且多条字线用作多个存储单元的栅极。
这里，多条位线和电源线可以形成在第一布线层中。
而且，多条字线可以形成在第一布线层之下的第二布线层中。
而且，多个存储单元的每一个具有控制栅和浮栅，在半导体衬底上，所述长条形导电区可以通过第一绝缘膜形成在浮栅相同的第三布线层中。
而且，半导体存储器件还进一步包括：构造为连接电源线与长条形导电区的第一接触，该长条形导电区与多个存储单元的源区连接；和提供用于在列方向的多个中的每相邻两个存储单元的第二接触，以使得多个存储单元的每个列的漏区与多个位线之一连接。所述第二接触行和所述第一接触可以排列在相同的线上。
而且，半导体存储器件还包括提供用于多个存储单元的每两行源区的第三接触，以连接长条形导电区与所述多个存储单元的两行源区。
而且，所述第三接触可以排列在与关于多条字线之一的第一接触相对的一侧。
在发明的另一个方面，半导体存储器件包括多个存储单元，每个具有控制栅和浮栅；多条排列在多个存储单元之上以在第一方向延伸的位线，其中多条位线的每一条通过位线接触对多个存储单元的列施加位电压；平行于多条位线排列的电源线；和在与浮栅相同的布线层中形成的以通过电源线接触从电源线施加电源电压到多个存储单元的电源引脚的导电区。
这里，每行位线接触和电源线接触之一可以形成在相同的线上。
而且，导电区可以形成在电源线之下，且包括：排列为在第一方向延伸的长条形导电区；和连接长条形导电区与多个存储单元的电源引脚的连接接触。电源线接触理想地连接电源线和长条形导电区。
而且，半导体存储器件还包括：半导体衬底；形成在衬底上的绝缘膜；和形成在浮栅和控制栅之间的栅间绝缘膜。多个存储单元的每一个可以具有在半导体衬底中形成的第一和第二扩散区，第一扩散区用作电源引脚。多条位线和电源线可以排列在相同的布线层中以在第一方向延伸。多个控制栅可以形成为沿着正交于第一方向的第二方向延伸的多条字线。每个位线接触可以连接多条位线的相应一条和多个存储单元的相应一列的第二扩散区。导电区可以包括平行于电源线形成的长条形导电区；且形成连接接触以连接长条形导电区和多个存储单元的第一扩散区。可以形成电源线接触以连接电源线和长条形导电区。
而且，多个位接触的一部分和电源线接触可以形成在相同线上。
附图说明
图1是示出典型非易失存储单元的构造的截面图；
图2是示出常规NOR型闪存中存储单元的构造的电路图；
图3是示出图2所示的常规NOR型闪存的存储单元的布局图的图；
图4是示出由电路符号表示的图3所示的布局图中的存储单元的构造的电路图；
图5是示出图2所示的常规NOR型闪存中的位线图形线和电源线图形之间的关系的电路图；
图6是示出图2所示的常规NOR型闪存中的存储单元的布局图的布图；
图7A是示出沿着图6的A-A’线的常规NOR型闪存的截面结构的截面图；
图7B是示出沿着图6的B-B’线的常规NOR型闪存的截面结构的截面图；
图8是示出另一个常规NOR型闪存的存储单元的布局图的布局；
图9A是示出沿着图8的C-C’线的另一个常规NOR型闪存的截面结构的截面图；
图9B是示出沿着图8所示的D-D’线的另一个常规NOR型闪存的截面结构的截面图；
图10是示出根据本发明的实施例的NOR型闪存的布局图的图；
图11A是示出依照本发明的实施例的沿着图10所示的线E-E’的NOR型闪存的截面结构的截面图；
图11B是示出根据本发明的实施例的沿着图10所示的线F-F’的NOR型闪存的截面结构的截面图；
图12是根据本发明的实施例的NOR型闪存中的存储单元的布局图的图。
具体实施方式
下文中，将参照附图详细描述本发明的非易失半导体存储器件。这里，本发明使用的NOR型闪存1中，假设多个存储单元21以矩阵排列。具体的，在下文中的NOR型闪存1中，字线上的每一个存储单元具有单独的位电压结构。应当注意，该结构不限制本发明中存储单元21的排列。而且，在下述实施例中，假设存储单元21具有与图1所示相同的结构。
图10是示出依照本发明的NOR型闪存1的布局图的图。参照图10，本实施例中的NOR型闪存1具有多条在列方向延伸的位线3，和至少一条平行于位线3排列的电源线10。位线3和电源线10构造在相同的层中。比用于位线3的层更低的层包含多条在行方向延伸的控制栅(字线)2。
NOR型闪存1的电源线10向多个存储单元21提供公共电源电压。同时，在NOR型闪存1中，多个控制栅2用作字线W0-Wn，且多条位线3构成为位线D1-Dm。NOR型闪存1选择性地向所选字线之一提供字电压并还选择性地向所选的位线之一提供位电压。因此，写入、读取和擦除数据。
如图10所示，位线3连接到接触4，位电压通过接触4施加到位线扩散区9。而且，控制栅2通过层间绝缘膜形成在浮栅5上。此外，通过绝缘膜在浮栅5下形成沟道区。
导电区12形成在电源线10下，且导电区12形成在与浮栅5相同的层中。如图10所示，电源线10连接到接触8，电源电压通过接触8施加到导电区12。导电区12包含源部接触7，且电源电压通过源部接触7施加到源极线扩散区11。源极线扩散区11用作存储单元21的源区，且位线扩散区9用作存储单元21的漏区。
下面将描述NOR型闪存1的截面结构。图11A和11B是示出本实施例中NOR型闪存1的截面结构的截面图。图11A示出沿着图10所示的线E-E’的NOR型闪存的截面结构的截面图；图11B是示出沿着图10所示的线F-F’的NOR型闪存的截面结构的截面图。参照图11A，位线扩散区9和源极线扩散区11形成在半导体衬底20中。浮栅5通过层间绝缘膜(隧道氧化物膜)形成在衬底20上。控制栅2通过层间绝缘膜(栅间氧化物膜)形成在浮栅5上。而且，如图11A所示，在比控制栅2更上层中形成的位线3通过接触4连接到位线扩散区9。参照图11B，源扩散区11形成在衬底20中。这里，电连接图11A所示的源扩散区11和图11B所示的源扩散区。具体地，通过以图10中所示的行方向径直形成的扩散区来构造每个源扩散区11。
如上所示，图11B所示的导电区12形成在与浮栅5相同的层中以与电源线10重叠。该导电区12通过使用专用掩模(以下，指源部浮栅掩模)并注入杂质到预定区域中来形成。简短的说，形成导电区12以在电源线10下遍布控制栅2。因此，在注入杂质以在浮栅下形成源极线扩散区11的步骤中(新步骤)，注入杂质的区域可以限制在源极线。因此，NOR型闪存1能够不需要在源极线扩散区11和位线扩散区9之间的任何放大裕度而形成。同时，通过源部接触7来建立导电区12与源极线扩散区11之间的连接，且源部接触7通过当形成源极线扩散区时移去绝缘膜而形成。
因为本实施例中的NOR型闪存1包含与浮栅5形成在相同层内的导电区12，因此该闪存可包含形成在与接触4相同的行方向上延伸的线上的接触8。因此，不同于常规的NOR型闪存100，电源电压能够不需要弯曲控制栅2而提供。因此，可以形成相同宽度的电源线和位线3。因此，当形成位线时，可以减小由电源线10引起的对相邻位线3的光衍射，由此抑制形成的扩散区宽度的变化。
图12是示出本实施例的NOR型闪存1的构造的示意图。参照图12，在NOR型闪存1中，电源线10和位线3宽度彼此相等。因此，能够减小行方向上芯片的面积。
而且，在注入杂质以形成源极线扩散区11的步骤中，本实施例的NOR型闪存1不需要考虑与相邻位线扩散区的分离特性。简单的说，关于形成浮栅5的步骤，形成导电区12且通过导电区12进行电源电压对源极线扩散区11的提供。因此，对源极线扩散区的离子注入可以仅限制在对应于源部接触7的区域。因此，能够避免裕度放大。
随着对存储器件更大容量的需求，具有NOR型存储单元的非易失半导体存储器件也需要降低其成本并节省功耗。为此，期望进一步地改进存储单元的小型化。在本发明中，为了在小型化情况下抑制源极线扩散区和位线扩散区之间的裕度，通过使用形成在与浮栅相同的层中的导电区来实现通过接触向源极扩散区施加电源电压。因此，离子注入能够被限制在源极接触部，并且源极线扩散区与位线扩散区之间的间隔能够均匀。
用于连接所述电源线图形10和导电区12之间的接触8形成在与接触4相同的线上。为此，具有与接触4相同尺寸的接触8能够不需要图6中所示的接触216的裕度而形成。由于接触8的尺寸制得和接触4相似，电源线图形10的宽度能够制得比常规示例的更薄。
此外，与电源线图形10和源极线扩散区之间的距离相比，导电区和源极线扩散区之间的距离短。因此，用于连接所述导电区12和源极线扩散区之间的接触能够制得比常规接触216更小。
依照本发明，能够抑制存储单元特性的变化，例如写入时间、擦除时间、读取用的阈值电压和击穿电压。同时，依照本发明，能够降低芯片面积。具体地，不必减小电源线图形10的宽度，且不需要弯曲字线。因此，能够减小列方向和行方向的尺寸。而且，依照本发明，当形成标度线时不需要任何光学补偿就能够制造半导体存储器件。

Claims (14)

1.一种半导体器件，包括：
排列在半导体衬底之上以行方向延伸的多条字线；
排列在所述半导体衬底之上以正交于所述行方向的列方向延伸的多条位线；
平行于所述多条位线排列的电源线；
在所述半导体衬底上，在所述多条字线和所述多条位线的相交处形成的多个存储单元，所述多个存储单元中的每个存储单元具有漏区和源区；
在所述电源线之下排列的长条形导电区；
其中所述电源线与所述长条形导电区连接，该长条形导电区与所述多个存储单元的所述源区连接；
所述多个存储单元的每一列的所述漏区与所述多条位线之一连接；以及
所述多条字线用作所述多个存储单元的栅极。
2.根据权利要求1的所述半导体存储器件，其中所述多条位线和所述电源线形成在第一布线层中。
3.根据权利要求1的所述半导体存储器件，其中所述多条字线形成在所述第一布线层之下的第二布线层中。
4.根据权利要求1至3中任一所述的半导体存储器件，其中所述多个存储单元中的每个存储单元具有控制栅和浮栅，以及
在所述半导体衬底上，通过第一绝缘膜在与所述浮栅相同层的第三布线层中形成所述长条形导电区。
5.根据权利要求1至3的任一所述半导体存储器件，还包括：
第一接触，用于连接所述长条形导电区和所述电源线，该长条形导电区与所述多个存储单元的所述源区连接；以及
第二接触，提供给所述列方向上的所述多个存储单元中的每相邻两个存储单元，使得所述多个存储单元的每列的所述漏区与所述多条位线之一连接，
其中所述第二接触的行和所述第一接触排列在相同的线上。
6.根据权利要求5的所述半导体存储器件，还包括：
第三接触，提供给所述多个存储单元的每两行所述源区，以连接所述长条形导电区和所述多个存储单元的两行所述源区。
7.根据权利要求6的所述半导体存储器件，其中所述第三接触排列在与关于所述多条字线之一的所述第一接触相对的一侧。
8.根据权利要求4的所述半导体存储器件，还包括：
第一接触，用于连接所述电源线和所述长条形导电区，该长条形导电区连接所述多个存储单元的所述源区；以及
第二接触，提供给所述列方向上的所述多个存储单元中的每相邻两个存储单元，使得所述多个存储单元的每列的所述漏区与多条位线之一连接，
其中所述第二接触的行和所述第一接触排列在相同的线上。
9.一种半导体存储器件，包括：
多个存储单元，每个具有控制栅和浮栅；
排列在多个存储单元之上的在第一方向延伸的多条位线，其中多条位线中的每条位线通过位线接触提供位电压至所述多个存储单元的列；
平行于所述多条位线排列的电源线；以及
在与所述浮栅相同的布线层中形成的导电区，以通过电源线接触从所述电源线提供电源电压到所述多个存储单元的电源引脚。
10.根据权利要求9的所述半导体存储器件，其中每行所述位线接触和所述电源线接触之一形成在相同的线上。
11.根据权利要求10的所述半导体存储器件，其中所述导电区形成在所述电源线之下，并包括：
排列为在所述第一方向延伸的长条形导电区，以及
连接所述长条形导电区与所述多个存储单元的所述电源引脚的连接接触，以及
所述电源线接触连接所述电源线和所述长条形导电区。
12.根据权利要求9的所述半导体存储器件，还包括：
半导体衬底；
形成在所述衬底上的绝缘膜；以及
形成在所述浮栅和所述控制栅之间的栅间绝缘膜，
其中所述多个存储单元中的每个存储单元具有形成在所述半导体衬底中的第一和第二扩散区，所述第一扩散区用作所述电源引脚，
所述多条位线和所述电源线排列在相同的布线层中以在所述第一方向延伸，
所述多个控制栅形成为沿着正交于所述第一方向的第二方向延伸的多条字线，
每个所述位线接触连接所述多条位线的相应一条和所述多个存储单元中相应一列的的所述第二扩散区，
所述导电区包括：
平行于所述电源线形成的长条形导电区；以及
形成为连接所述长条形导电区和所述多个存储单元的所述第一扩散区的连接接触，以及
形成所述电源线接触以连接所述电源线和所述长条形导电区。
13.根据权利要求12的所述半导体存储器件，其中部分所述多个位接触和所述电源线接触形成在相同的线上。
14.一种半导体存储器件，包括：
排列半导体衬底之上以行方向平行延伸的两条字线；
排列在所述半导体衬底之上以正交于所述行方向的列方向平行延伸的两条位线；
排列在所述两条位线之下以所述行方向延伸的两条扩散线；
平行于所述两条位线排列的电源线；
在所述电源线之下排列的长条形导电区；以及
排列在平行于所述字线的线上的第一、第二和第三接触，
其中所述第一和第二接触连接所述扩散线和所述位线，并且所述第三接触连接所述电源线和所述长条形导电区。
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