CN114613775B - 非易失性存储器及其版图结构 - Google Patents

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Abstract

本发明提供一种非易失性存储器及其版图结构，所述非易失性存储器包括至少一条字线、至少一条控制栅线和至少一个电性存储位，每个所述电性存储位包括两个存储单元，位于同一所述电性存储位的两个所述存储单元电性连接至同一条字线和同一条控制栅线，如此设置，能够增加非易失性存储器的擦写次数，以及降低电性存储位发生读取电流异常的概率，从而使经过多次擦写后的电性存储位的失效率降低，进而提高非易失性存储器的可靠性。

Description

非易失性存储器及其版图结构
技术领域
本发明涉及半导体技术领域，特别涉及一非易失性存储器及其版图结构。
背景技术
闪存（Flash）存储器如NOR型带电可擦写非易失性存储器（EEPROM）主要用于程式代码的存储（code storage）及数据的存储（data storage），程式代码对于擦写次数的要求较低，通常小于一千次。而数据存储对于擦写次数的要求较高，通常大于十万次。在许多应用上，例如微控制器（microcontroller）内部的NOR型存储器，其大部分区域都用于存储程式代码，只有小部分区域用于存储数据，因此，传统的NOR型存储器存在擦写次数少、可靠性低的问题。
发明内容
本发明的目的在于提供一种非易失性存储器及其版图结构，以提高非易失性存储器的擦写次数以及可靠性。
为实现上述目的，本发明提供一种非易失性存储器，所述非易失性存储器包括：至少一条字线、至少一条控制栅线和至少一个电性存储位，每个所述电性存储位包括两个存储单元，位于同一所述电性存储位的两个所述存储单元电性连接至同一条字线和同一条控制栅线；每个所述存储单元包括一选择晶体管和一控制晶体管，所述控制晶体管包括第一源极和第一漏极，所述选择晶体管包括第二源极和第二漏极，位于同一存储单元的所述选择晶体管的所述第二漏极与所述控制晶体管的所述第一漏极电性连接，位于同一电性存储位的两个所述控制晶体管的所述第一源极电性连接，且位于同一所述电性存储位的两个所述选择晶体管的所述第二源极通过一位线电性连接。
可选的，在所述的非易失性存储器中，所述控制晶体管还包括位于所述第一源极和所述第一漏极之间的控制栅，位于同一所述电性存储位的两个所述存储单元的控制晶体管的控制栅电性连接至同一条所述控制栅线；所述选择晶体管还包括位于所述第二源极和所述第二漏极之间的浮栅，位于同一所述电性存储位的两个所述存储单元的选择晶体管的选择栅电性连接至同一条所述字线。
可选的，在所述的非易失性存储器中，所述非易失性存储器还包括至少一条源线，所述源线电性连接至所述选择晶体管的所述第二漏极与所述控制晶体管的所述第一漏极的电性连接端。
基于同一发明构思，本发明还提供一种非易失性存储器版图结构，所述非易失性存储器版图结构包括：至少一个字线图形、至少一个控制栅图形和至少一个有源区图形，所述有源区图形用于定义电性存储位，每个所述有源区图形包括两个连接为一体的有源区子图形，所述有源区子图形用于定义存储单元，所述有源区图形的两个所述有源区子图形与同一所述字线图形相对应，以及所述有源区图形的两个所述有源区子图形与同一所述控制栅图形相对应；每个所述有源区子图形包括第一有源区子图形和第二有源区子图形，所述第一有源区子图形和第二有源区子图形相连接，所述第一有源区子图形用于定义选择晶体管，所述第二有源区子图形用于定义控制晶体管，且所述第一有源区子图形的宽度大于所述第二有源区子图形的宽度，其中，所述有源区图形沿着第一方向延伸，所述有源区图形的两个所述有源区子图形的第二有源区子图形相连接。
可选的，在所述的非易失性存储器版图结构中，所述字线图形包括沿着第二方向延伸的两个字线子图形和沿着所述第一方向延伸的一个字线连接图形，所述两个字线子图形分别连接在所述字线连接图形的两个端部，其中，所述两个字线子图形分别横跨所述有源区图形的两个所述第一有源区子图形。
可选的，在所述的非易失性存储器版图结构中，所述控制栅图形包括沿着第二方向延伸的两个控制栅子图形和沿着所述第一方向延伸的一个控制栅连接图形，所述两个控制栅子图形分别连接在所述控制栅连接图形的两个端部，其中，所述两个控制栅子图形分别横跨所述有源区图形的两个所述第二有源区子图形。
可选的，在所述的非易失性存储器版图结构中，所述非易失性存储器版图结构还包括源线图形和两个源线接触图形，所述源线图形的两端各设有一个所述源线接触图形，其中，所述源线图形沿着所述第二方向延伸并与所述有源区图形的两个所述第二有源区子图形连接为一体。
可选的，在所述的非易失性存储器版图结构中，所述有源区图形、所述控制栅图形以及所述字线图形中均设置有多个并列排布的接触孔图形，以及所述源线接触图形中设置有至少一个所述接触孔图形。
在本发明提供的非易失性存储器及其版图结构中，每个电性存储位包括两个存储单元，每个所述存储单元包括一选择晶体管和一控制晶体管，位于同一所述电性存储位的两个所述存储单元电性连接至同一条字线和同一条控制栅线，如此设置，能够增加非易失性存储器的擦写次数，以及降低电性存储位发生读取电流异常的概率，从而使经过多次擦写后的电性存储位的失效率降低，进而提高非易失性存储器的可靠性。
附图说明
图1是本发明实施例的非易失性存储器的电路示意图。
图2是本发明实施例的非易失性存储器的存储单元的剖面示意图。
图3是本发明实施例的非易失性存储器版图结构的示意图。
图4是本发明实施例的非易失性存储器版图结构的有源区图形的示意图。
图5是本发明实施例的非易失性存储器版图结构的源线图形与有源区图形的两个第二有源区子图形连接为一体的示意图。
其中，附图标记说明如下：1-电性存储位；10-存储单元；100-衬底；101-控制晶体管；1011-第一源极；1012-第一漏极；1013-控制栅；1014-遂穿氧化层；1015-浮栅；1016-栅间介质层；102-选择晶体管；1021-第二漏极；1022-第二源极；1023-选择栅；1024-栅氧化层；1025-伪栅；1026-隔离层；20-字线图形；201-字线子图形；202-字线连接图形；30-控制栅图形；301-控制栅子图形；302-控制栅连接图形；40-有源区图形；41-有源区子图形；411-第一有源区子图形；412-第二有源区子图形；50-源线图形；60-源线接触图形；70-接触孔图形；SL-源线；CG-控制栅线；WL-字线；BL1、BL2、BL3-位线。
具体实施方式
以下结合附图和具体实施例对本发明提出的非易失性存储器及其版图结构作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本发明实施例的非易失性存储器的电路示意图；图2是本发明实施例的非易失性存储器的存储单元的剖面示意图。参考图1并结合图2所示，本实施例提供的非易失性存储器包括：至少一条字线WL、至少一条控制栅线CG和至少一个电性存储位（bit）1，每个所述电性存储位1包括两个存储单元10，位于同一所述电性存储位1的两个所述存储单元10电性连接至同一条字线WL和同一条控制栅线CG。如此设置，能够增加非易失性存储器的擦写次数，以及降低电性存储位1发生读取电流异常的概率，从而使经过多次擦写后的存储单元10的失效率降低，进而提高非易失性存储器的可靠性。
如图1所示，本实施例的非易失性存储器可包括两个以上的电性存储位1，所有电性存储位1的存储单元10可呈阵列排布，且位于同一行的电性存储位1的存储单元10电性连接至同一字线WL以及同一控制栅线CG。
具体的，如图1和图2所示，每个所述存储单元10包括一选择晶体管102和一控制晶体管101，所述选择晶体管102与控制晶体管101同列设置。其中，所述选择晶体管102和控制晶体管101均形成于一衬底100上。通过所述选择晶体管102可以选定或者取消选定的固定地址的电性存储位1所进行的操作。所述控制晶体管101为存储“0/1”的单元。通过具体操作使得控制晶体管101呈现不同的电学特性(比如不同的阈值电压)，从而代表“0”或“1”。所述选择晶体管102和所述控制晶体管101串联，从而形成用于存储数据的存储单元10。
具体的，如图2所示，所述控制晶体管101包括第一漏极1012和第一源极1011，所述选择晶体管102包括第二源极1022和第二漏极1021，位于同一存储单元10的所述选择晶体管102的第二漏极1021与所述控制晶体管101的第一漏极1012电性连接。位于同一电性存储位1的两个所述控制晶体管101的所述第一漏极1012电性连接，且位于同一所述电性存储位1的两个所述选择晶体管102的所述第二源极1022通过一位线BL2电性连接。非易失性存储器可以包括多条位线，例如位线BL1、位线BL2和位线BL3，多条位线可分别电性连接不同的电性存储位1的两个所述选择晶体管102，以通过位线实现向不同的电性存储位1的两个所述选择晶体管102施加不同的电压。
本实施例中，所述控制晶体管101还包括位于所述第一漏极1012和所述第一源极1011之间的控制栅1013，位于同一所述电性存储位1的两个所述存储单元10的控制晶体管101的控制栅1013电性连接至同一条所述控制栅线CG。其中，所述控制栅1013的材质可以为掺杂的多晶硅。可通过所述控制栅线CG向所述控制栅1013施加电压，进而实现使控制晶体管101存储“0/1”。
此外，所述控制晶体管101还包括位于所述第一漏极1012和所述第一源极1011之间的遂穿氧化层1014和浮栅1015，所述遂穿氧化层1014、浮栅（floating gate）1015和控制栅1013自下而上依次层叠。其中，所述浮栅1015的材质可以为掺杂的多晶硅，所述浮栅1015用于存储电子。所述浮栅1015中的电子可经所述遂穿氧化层1014遂穿至所述第一漏极1012或所述第一源极1011。进一步的，所述浮栅1015和控制栅1013之间还形成有栅间介质层1016，栅间介质层1016用于浮栅1015与控制栅之间的隔离。
如图1所示，所述非易失性存储器还包括至少一条源线SL（source line)，源线SL电性连接至所述选择晶体管102的所述第二漏极1021与所述控制晶体管101的所述第一漏极1012的电性连接端。
随着非易失性存储器的擦写（包括对目标电性存储位的确定、验证、擦除和编程操作等）次数增加，少部分电子被捕捉在隧穿氧化层（tunnel oxide）中，而不断累积在隧穿氧化层的电子，会导致浮栅1015的开启电压（threshold voltage）升高以及会导致读取电流（cell read current）的降低。而本实施例的每个电性存储位1包括两个存储单元10，位于同一所述电性存储位1的两个所述存储单元10电性连接至同一条字线WL和同一条控制栅线CG，可降低电性存储位1发生读取电流异常（例如电流快速降低等异常）的概率，从而使经过多次擦写后的电性存储位1的失效率降低。例如，如图1所示，当对位线BL2上的电性存储位1的存储单元10进行读取时，位线BL2上的电流为电流i1与电流i2之和。每个存储单元10单元成为电流异常的随机机率为P（万分之一)，而电性存储位的两个存储单元10同时成为电流降低异常快速的随机机率为 P*P=P2 （即一亿分之一），因此由两个存储单元10构成的电性存储位1较由一个存储单元10构成的电性存储位1的失效率低。
如图2所示，选择晶体管102还包括位于所述第二源极1022和所述第二漏极1021之间的选择栅1023，位于同一所述电性存储位1的两个所述存储单元10的选择晶体管102的选择栅1023电性连接至同一条所述字线WL。其中，所述选择栅1023的材质为掺杂的多晶硅，通过所述字线WL可向所述选择栅1023施加电压，从而打开选择晶体管102，进而实现选定或者取消选定的固定地址的电性存储位1所进行的操作。
此外，所述选择晶体管102还包括位于所述第二源极1022和所述第二漏极1021之间的栅氧化层1024、伪栅1025和隔离层1026，所述栅氧化层1024、伪栅1025、隔离层1026和选择栅1023自下而上依次层叠。其中，所述栅氧化层1024的材质可以为氧化硅，所述隔离层1026可以为第一氧化硅、氮化硅和第二氧化硅（ONO）的层叠结构。
图3是本发明实施例的非易失性存储器版图结构的示意图；图4是本发明实施例的非易失性存储器版图结构的有源区图形的示意图；图5是本发明实施例的非易失性存储器版图结构的源线图形与有源区图形的两个第二有源区子图形连接为一体的示意图。如图3~图5所示，基于同一发明构思，本发明另一实施例提供一种非易失性存储器版图结构，所述非易失性存储器版图结构用于形成本实施例的非易失性存储器，包括：至少一个字线图形20、至少一个控制栅图形30和至少一个有源区图形40，所述有源区图形40用于定义电性存储位，每个所述有源区图形40包括两个连接为一体的有源区子图形41，所述有源区子图形41用于定义存储单元，以使每个电性存储位包括两个存储单元。所述有源区图形40的两个所述有源区子图形41与同一所述字线图形20相对应，以及所述有源区图形40的两个所述有源区子图形41与同一所述控制栅图形30相对应。
其中，所述字线图形20用于定义字线，所述控制栅图形30用于定义控制栅线，所述有源区图形40的两个所述有源区子图形41与同一所述字线图形20相对应，以使位于同一所述电性存储位的两个所述存储单元电性连接至同一条字线。所述有源区图形40的两个所述有源区子图形41与同一所述控制栅图形30相对应，以使位于同一所述电性存储位的两个所述存储单元电性连接至同一条控制栅线。如此设置，能够增加利用非易失性存储器版图结构形成的非易失性存储器的擦写次数，以及降低电性存储位发生读取电流异常的概率，从而使经过多次擦写后的电性存储位的失效率降低，进而提高非易失性存储器的可靠性。
如图4所示，每个所述有源区子图形41包括第一有源区子图形411和第二有源区子图形412，第一有源区子图形411和第二有源区子图形412相连接，所述第一有源区子图形411用于定义选择晶体管，所述第二有源区子图形412用于定义控制晶体管，且所述第一有源区子图形411的宽度a大于所述第二有源区子图形412的宽度b。其中，所述有源区图形40沿着第一方向Y延伸，所述有源区图形40的两个所述第二有源区子图形412相连接，以实现选择晶体管与控制晶体管电性连接。
如图3所示，所述字线图形20包括沿着第二方向X延伸的两个字线子图形201和沿着第一方向Y延伸的一个字线连接图形202，所述两个字线子图形201分别连接在所述字线连接图形202的两个端部，其中，所述两个字线子图形201分别横跨所述有源区图形40的两个所述第一有源区子图形411，以实现字线与选择晶体管的电性连接。
本实施例中，所述控制栅图形30包括沿着第二方向X延伸的两个控制栅子图形301和沿着所述第一方向Y延伸的一个控制栅连接图形302，所述两个控制栅子图形301分别连接在所述控制栅连接图形302的两个端部，其中，所述两个控制栅子图形301分别横跨所述有源区图形40的两个所述第二有源区子图形412，以实现控制栅线与控制晶体管的电性连接。
如图3和图5所示，所述非易失性存储器版图结构还包括源线图形50和两个源线接触图形60，所述源线图形50的两端各设有一个所述源线接触图形60，其中，所述源线图形沿着所述第二方向X延伸并与所述有源区图形40的两个第二有源区子图形412连接为一体（即有源区图形40连接在两个第二有源区子图形412的连接端）。具体的，所述源线图形50用于定义源线，以电性连接所述控制晶体管。所述源线接触图形60用于定义与源线电性连接的接触孔，通过该接触孔来降低源线的电阻。
本实施例中，所述有源区图形40、所述控制栅图形30以及所述字线图形20中均设置有多个并列排布的接触孔图形70。通过所述接触孔图形70可以定义非易失性存储器的接触孔，进而形成于接触孔对应的导电插塞。其中，所述控制栅图形30中的接触孔图形设置于控制栅连接图形302中，以满足版图的设计规则。
如图3所示，所述源线接触图形60中设置有至少一个所述接触孔图形70，通过该接触孔图形70可定义源线的接触孔，从而减小源线电流。优选的，字线子图形201以及字线连接图形202上均设置有并列的接触孔图形，如此设置，可减低接触电阻及压降，以及当其中一个接触孔失效或接触不良时，还可保证电路正常工作。
综上可见，在本发明提供的非易失性存储器及其版图结构中，每个电性存储位包括两个存储单元，每个所述存储单元包括一选择晶体管和一控制晶体管，位于同一所述电性存储位的两个所述存储单元电性连接至同一条字线和同一条控制栅线，如此设置，能够增加非易失性存储器的擦写次数，以及降低电性存储位发生读取电流异常的概率，从而使经过多次擦写后的电性存储位的失效率降低，进而提高非易失性存储器的可靠性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种非易失性存储器，其特征在于，所述非易失性存储器包括：
至少一条字线、至少一条控制栅线和至少一个电性存储位，每个所述电性存储位包括两个存储单元，所述存储单元用于存储数据，所述电性存储位的存储单元呈阵列排布，位于同一所述电性存储位的两个所述存储单元位于同一列，位于同一所述电性存储位的两个所述存储单元和位于同一行的所述电性存储位的两个所述存储单元电性连接至同一条字线和同一条控制栅线; 每个所述存储单元包括一选择晶体管和一控制晶体管，所述控制晶体管包括第一源极和第一漏极，所述选择晶体管包括第二源极和第二漏极，位于同一存储单元的所述选择晶体管的所述第二漏极与所述控制晶体管的所述第一漏极电性连接，位于同一电性存储位的两个所述控制晶体管的所述第一源极电性连接，且位于同一所述电性存储位的两个所述选择晶体管的所述第二源极通过一位线电性连接；其中，进行读取时，选中一电性存储位的存储单元进行读取。
2.如权利要求1所述的非易失性存储器，其特征在于，所述控制晶体管还包括位于所述第一源极和所述第一漏极之间的控制栅，位于同一所述电性存储位的两个所述存储单元的控制晶体管的控制栅电性连接至同一条所述控制栅线；所述选择晶体管还包括位于所述第二源极和所述第二漏极之间的选择栅，位于同一所述电性存储位的两个所述存储单元的选择晶体管的选择栅电性连接至同一条所述字线。
3.如权利要求1所述的非易失性存储器，其特征在于，所述非易失性存储器还包括至少一条源线，所述源线电性连接至所述控制晶体管的所述第一源极。
4.一种如权利要求1~3中任一项所述的非易失性存储器版图结构，其特征在于，所述非易失性存储器版图结构包括：
至少一个字线图形、至少一个控制栅图形和至少一个有源区图形，所述有源区图形用于定义电性存储位，每个所述有源区图形包括两个连接为一体的有源区子图形，所述有源区子图形用于定义存储单元，所述有源区图形的两个所述有源区子图形与同一所述字线图形相对应，以及所述有源区图形的两个所述有源区子图形与同一所述控制栅图形相对应;每个所述有源区子图形包括第一有源区子图形和第二有源区子图形，所述第一有源区子图形和第二有源区子图形相连接，所述第一有源区子图形用于定义选择晶体管，所述第二有源区子图形用于定义控制晶体管，且所述第一有源区子图形的宽度大于所述第二有源区子图形的宽度，其中，所述有源区图形沿着第一方向延伸，所述有源区图形的两个所述第二有源区子图形相连接。
5.如权利要求4所述的非易失性存储器版图结构，其特征在于，所述字线图形包括沿着第二方向延伸的两个字线子图形和沿着所述第一方向延伸的一个字线连接图形，所述两个字线子图形分别连接在所述字线连接图形的两个端部，其中，所述两个字线子图形分别横跨所述有源区图形的两个所述第一有源区子图形。
6.如权利要求5所述的非易失性存储器版图结构，其特征在于，所述控制栅图形包括沿着第二方向延伸的两个控制栅子图形和沿着所述第一方向延伸的一个控制栅连接图形，所述两个控制栅子图形分别连接在所述控制栅连接图形的两个端部，其中，所述两个控制栅子图形分别横跨所述有源区图形的两个所述第二有源区子图形。
7.如权利要求5所述的非易失性存储器版图结构，其特征在于，所述非易失性存储器版图结构还包括源线图形和两个源线接触图形，所述源线图形的两端各设有一个所述源线接触图形，其中，所述源线图形沿着所述第二方向延伸并与所述有源区图形的两个所述第二有源区子图形连接为一体。
8.如权利要求7所述的非易失性存储器版图结构，其特征在于，所述有源区图形、所述控制栅图形以及所述字线图形中均设置有多个并列排布的接触孔图形，以及所述源线接触图形中设置有至少一个所述接触孔图形。
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