KR20000006218A - 전계효과트랜지스터 - Google Patents

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Abstract

전계 제어 전극 (9) 이 게이트 전극 (5) 과 드레인 전극 (8) 사이의, 채널층 (2) 상의 절연막 (6) 상부에 형성된다. 예를 들면, 탄탈륨 옥사이드 (Ta2O5) 가 절연막 (6) 용 재료로 이용될 수도 있다.

Description

전계 효과 트랜지스터 {FIELD EFFECT TRANSISTOR}
본 발명은 이동 통신, 위성 통신, 위성 방송 등에 이용되는 마이크로파 대역에서 동작하는 쇼트키 게이트 전계 효과 트랜지스터에 관한 것이다.
화합물 반도체는, Si 에 비해 전자 이동도가 높은 것으로 알려져 있다. 예를 들어, GaAs 의 전자 속도는 Si 의 전자 속도에 비해, 낮은 전기장에서는 약6 배, 높은 전기장에서는 2 ∼ 3 배 빠르다. 이러한 전자의 고속성은 고속 디지탈 회로 소자 또는 고주파 아날로그 회로 소자에 대한 그 응용을 개발하는데 유용하게 이용되어 왔다.
그러나, 화합물 반도체를 이용하는 전계 효과 트랜지스터 (이하, 적절히 'FET' 라 칭함) 에서는, 게이트 전극이 기판의 채널층과 쇼트키 접합을 이루어, 전계가 드레인측 상의 게이트 전극의 하단 (도 12 에서 원형의 전계 집중부 (30)) 상에 집중되고, 이것이 파괴를 일으킨다. 이러한 사항이 대신호 동작을 필요로 하는, 특히, 고출력 FET 에 대한 주요 관심사이다.
따라서, 지금까지, 드레인측 상의 게이트 전극의 단부 상에 전계 집중을 방지하고 내압 특성을 향상시키려는 수많은 시도를 해왔다. 일례로서, 리세스 구조 또는 오프셋 구조를 이용하는 기술이 알려져 있다.
또, 일본 특개평 232827/1997 호 공보에는 내압을 높이는 다른 기술이 개시되어 있다. 이 기술은 스위칭 회로를 이루는 FET 에 관한 것으로, 여기서는, 도 11 에 나타낸 바와 같이, 게이트 전극을 덮기 위해, 커버 전극 (20) 을 형성하고, 이 커버 전극 (20) 의 전위를 제어하여 내압 특성의 향상을 달성하고 있다.
그렇지만, 상술한 종래 기술은 각각 다음의 문제를 갖고 있다.
리세스 구조 또는 오프셋 구조를 갖는 FET 의 경우, 일정한 정도의 내압 특성 향상을 달성할 수 있지만, 그러한 수단만으로는, 현재 요구되는 수준의 내압 특성에 도달되기는 어렵다.
또한, 본래, 일본 특개평 232827/1997 호 공보에 개시된 FET 는 그 청구범위에서 언급된 바와 같은 스위칭 회로에 이용하기 위해 고안된 것이다. 따라서, 증폭 회로용 또는 발진 회로용 FET 와는 상이하므로, 이러한 FET 는 우수한 고주파 특성을 얻기에 적절한 구조를 갖고 있지 않다. 이하, 이 점에 대해 좀더 설명하기로 한다.
상기 공보에 개시된 FET 에서는, 도 11 에 나타낸 바와 같이, 커버 전극이 게이트 전극 상부로부터 드레인 전극 상부까지 연장되어 있다. 이것이 채널층과 커버 전극간 큰 기생 용량을 발생시킴으로써, 동작 속도를 저하시키고, 고주파 특성을 악화시키게 된다.
또한, 도 11 에서 알 수 있는 바와 같이, 상호 중첩하는 게이트 전극 (5) 과 커버 전극 (20) 이 동일 전위로 유지되므로, 또 다른 기생 용량 (21) 이 커버 전극과 드레인 전극 사이에 발생하게 되어, 고주파 특성을 더욱 손실시키게 된다. 이하, 이 점에 대해 더 설명하기로 한다.
이러한 유형의 FET 에 대한 전류 이득 차단 주파수 (fT) 는 수학식 1 로 주어지며,
여기서, gm은 상호 컨덕턴스, Cg는 게이트 전극 용량, Cp는 커버 전극 (전계 제어 전극) 하부의 기생 용량이다. 상기 공보에 개시된 종래 기술에서는, 기생 용량 (21) 의 값이 커서, 전류 이득 차단 주파수 (fT) 가 작아진다. 또, 여기서의 fT는 최대 발진 주파수 fmax(수학식 2) 에 비례한다.
그러므로, Cp가 증가함에 따라서, 최대 발진 주파수 fmax의 값이 감소하며, 그 결과, 적용 가능한 주파수는 더 낮은 범위로 제한되게 된다.
따라서, 종래 기술들은, 우수한 고주파 특성을 유지하면서, 전계 집중을 방지하고 내압을 높이는데 어려움이 있다.
따라서, 본 발명의 목적은 높은 내압 특성과 우수한 고주파 특성을 겸비한 전계 효과 트랜지스터를 제공하는데 있다.
상기 문제점들을 감안하여, 본 발명은,
표면 상에 채널층이 형성된 반도체 기판,
상기 반도체 기판 상에 이격하여 형성된 소오스 전극과 드레인 전극,
상기 소오스 전극과 상기 드레인 전극 사이에 위치하며, 상기 채널층과 쇼트키 접합을 이루는 게이트 전극, 및
상기 게이트 전극과 상기 드레인 전극 사이의, 상기 채널층 상의 절연막 상부에 형성된 전계 제어 전극을 구비하는 전계 효과 트랜지스터를 제공한다. 여기서, 이 전계 제어 전극은 게이트 전극과 접속되어, 동일 전위로 유지될 수도 있지만, 게이트 전극의 전위와 서로 다른 전위로 독립적으로 설정될 수도 있다.
이러한 전계 제어 전극은 이온화된 도너로부터 시작된 전기력선을 종료시키는 작용을 한다. 따라서, 전계 제어 전극을 형성함으로써, 드레인측 상의 게이트 전극의 단부 상에 발생하는 전계 집중이 완화되고 분산되며, 내압 특성이 향상되게 된다. 또, 본 발명의 전계 제어 전극의 어떠한 부분도 게이트 전극 또는 드레인 전극과 중첩되지 않으므로, 종래 기술에서와 같이, 전계 제어 전극과 드레인 전극간 기생 용량의 문제점이 발생하지 않는다.
또, 본 발명은,
표면 상에 채널층이 형성된 반도체 기판,
상기 반도체 기판 상에 이격하여 형성된 소오스 전극과 드레인 전극,
상기 소오스 전극과 상기 드레인 전극 사이에 위치하며, 상기 채널층과 쇼트키 접합을 이루는 게이트 전극, 및
상기 게이트 전극과 상기 소오스 전극 사이의, 상기 채널층 상의 절연막 상부에 형성된 서브전극을 구비하는 전계 효과 트랜지스터를 제공한다.
서브전극을 갖는 이와 같은 FET 에서는, 양의 전압을 서브전극에 인가함으로써, 소자의 저항을 저하시킬 수 있으므로, 고효율화를 달성할 수 있다. 이러한 서브전극은 드레인 전극과 접속될 수도 있다.
또, 본 발명의 전계 효과 트랜지스터는, 서브전극에 더하여, 하나 이상의 전계 제어 전극이, 상기 게이트 전극과 상기 드레인 전극 사이의, 상기 채널층 상의 절연막 상부에 형성된 구조를 가질 수도 있다. 이러한 구조의 FET 에서, 양의 전압을 서브전극에 인가하고, 음의 전압을 전계 제어 전극에 인가하듯이, 서로 다른 전압을 각 전극에 인가함으로써, 효율이 더 높아지는 동시에, 내압이 높아질 수 있게 된다. 이러한 구조의 FET 에서는, 서브전극이 드레인 전극과 접속되고, 전계 제어 전극이 게이트 전극과 접속되는 것이 바람직하다.
본 발명에 따른 FET 에서는, 전계 제어 전극이 게이트 전극과 드레인 전극사이에 형성되기 때문에, 우수한 고주파 특성이 유지되면서, 드레인측 상의 게이트 전극의 단부 상에 전계 집중이 완화되고, 내압 특성이 향상된다.
또, 게이트 전극과 소오스 전극간 서브전극의 형성은 소자의 효율이 높아지는 것 뿐만 아니라 서브전극 직하부에 채널층의 저항을 낮추는 데에도 영향을 줄 수 있다.
도 1 은 본 발명에 따른 전계 효과 트랜지스터를 나타낸 개략 단면도.
도 2 는 본 발명에 따른 전계 효과 트랜지스터 제조 방법의 단계를 순차적으로 예시한 개략 단면도.
도 3 은 본 발명에 따른 전계 효과 트랜지스터 제조 방법의 이후 단계를 순차적으로 예시한 개략 단면도.
도 4 는 본 발명에 따른 다른 전계 효과 트랜지스터를 나타낸 개략 단면도.
도 5 는 본 발명에 따른 또 다른 전계 효과 트랜지스터를, 다양한 전계 제어 전극의 단면을 나타낸 일군의 개략 평면도와 함께, 나타낸 개략 단면도.
도 6 은 본 발명에 따른 또 다른 전계 효과 트랜지스터를 나타낸 개략 단면도.
도 7 은 본 발명에 따른 전계 효과 트랜지스터 제조 방법의 단계를 순차적으로 예시한 개략 단면도.
도 8 은 본 발명에 따른 전계 효과 트랜지스터 제조 방법의 이후 단계를 순차적으로 예시한 개략 단면도.
도 9 는 본 발명에 따른 또 다른 전계 효과 트랜지스터를 나타낸 개략 단면도.
도 10 은 본 발명에 따른 또 다른 전계 효과 트랜지스터를 나타낸 개략 단면도.
도 11 은 종래의 전계 효과 트랜지스터를 나타낸 개략 단면도.
도 12 는 종래의 전계 효과 트랜지스터에서 게이트 전극의 하단 상에 전계 집중을 예시한 개략 단면도.
※도면의 주요 부분에 대한 부호의 설명※
1 : GaAs 기판
2 : 채널층
5 : 게이트 전극
6 : 절연막
7 : 소오스 전극
8 : 드레인 전극
9 : 전계 제어 전극
본 발명의 전계 제어 전극의 폭은 0.1 ㎛ 이상이 바람직하고, 0.1 ㎛ 이상 2 ㎛ 이하이면 더욱 바람직하다. 이와 같은 폭에 대한 범위를 이용할 경우, 우수한 고주파 특성이 유지되면서, 내압 특성이 향상될 수 있다. 또, 전계 제어 전극 직하부에 절연막의 두께로는 10 ∼ 1000 ㎚ 가 바람직하고, 100 ∼ 300 ㎚ 가 더욱 바람직하다. 절연막이 너무 두꺼우면, 전계 완화에 관한 효과가 감소된다. 한편, 절연막이 너무 얇으면, 절연막의 파괴 또는 전류의 누설을 야기할 수도 있다.
본 발명의 전계 효과 트랜지스터에서는, 전계 제어 전극, 채널층 및 그 사이에 끼워진 절연막으로 이루어진 시스템의 단위 면적당 정전 용량이 드레인 전극측 상에서보다 게이트 전극측 상에서 더 큰 것이 바람직하다. 이러한 배치는드레인 측상의 전계 제어 전극의 효과를 완화시키고, 이상적인 전계 분포를 달성하는데 용이하다. 그 결과, 고주파 특성의 열화를 최소한으로 억제시킴과 동시에, 내압 특성을 효과적으로 향상시킬 수 있게 된다.
이제, 상술한 정전 용량 (C) 의 크기는 수학식 3 으로 주어진다.
C = εS / d
(C : 용량, ε: 유전율, S : 전극의 면적, d : 전극간 거리)
따라서, 상술한 전계 효과 트랜지스터의 구조와 같이, 전극간 거리 (d), 전극의 면적 (S) 및 유전율 (ε) 중 어느 하나가 게이트 전극으로부터의 거리에 따라서 가변되는 구조를 고려할 수 있다. 다음은 이러한 방식으로 구현된 전계 효과 트랜지스터이다.
(ⅰ) 전계 제어 전극 직하부에 절연막의 두께가 드레인 전극측 상에서보다 게이트 전극측 상에서 더 얇은 전계 효과 트랜지스터.
이 구조에서, 정전 용량의 변화는 전극간 거리 (d) 를 가변시킴으로써 달성된다.
(ⅱ) 하나 이상의 개구부가 드레인 전극측 상의 전계 제어 전극 부분에 형성된 전계 효과 트랜지스터.
이 구조에서, 정전 용량의 변화는 전극의 면적 (S) 을 가변시킴으로써 달성된다. 도 5 의 (c) 는 이와 같은 구조에서 전계 제어 전극의 예를 나타낸 것이다. 이 구조에서 '개구부' 는 전계 제어 전극을 통해 이루어진 홀이며, 임의의 형상을 가질 수도 있다. 또, '드레인 전극측 상의 전계 제어 전극 부분' 은 도 5 의 (c) 에서와 같이, 위에서 볼 때, 드레인측 상의 단부를 연하는 전계 제어 전극의 부분이다.
(ⅲ) 드레인 전극측 상의 전계 제어 전극의 단부가 빗살 형상인 전계 효과 트랜지스터.
이 구조에서, 정전 용량의 변화는 전극의 면적 (S) 을 가변시킴으로써 달성된다. 여기서, '빗살 형상' 이라 지칭한 형태는, 예를 들면, 도 5 의 (a) 및 도 5 의 (b) 에서, 전계 제어 전극의 단부가 취하는 복잡한 형태이다. 그러나, 도면에 나타낸 이 예들은 본 발명을 예시하기 위해 주어진 것으로서, 본 발명의 범주를 한정하기 위해 주어진 것은 아니며, 전극의 실제 면적이 드레인 전극측 상에서 감소되는 것이라면, 단부가 취하는 복잡한 형태는 어떠한 형태를 취할 수도 있다.
(ⅳ) 전계 제어 전극 직하부에 절연막의 유전율이 게이트 전극으로부터의 거리에 따라서 감소되는 전계 효과 트랜지스터.
이 구조에서, 정전 용량의 변화는 유전율 (ε) 을 가변시킴으로써 달성된다.
또, 본 발명의 전계 효과 트랜지스터에 있어서, 절연막은 탄탈륨 옥사이드 (Ta2O5), 스트론튬 티타네이트 (SrTiO3), 바륨 티타네이트 (BaTiO3), 바륨 티타네이트 스트론튬 (BaxSr1-xTiO3(0＜x＜1)) 및 비스무트 탄탈레이트 스트론튬(SrBi2Ta2O9) 으로 이루어진 군으로부터 선택된 고유전율막일 수도 있다. 이와 같은 고유전율막으로, 절연막은 절연막의 파괴나 전류의 누설이 방지될 수 있는 일정한 두께를 갖는다. 이 절연막이 상기 재료 중의 하나로 이루어질 경우, 그 두께는 50 ∼ 1000 ㎚ 인 것이 바람직하고, 100 ∼ 300 ㎚ 이면 더욱 바람직하다. 이와 같은 두께 범위를 이용할 경우, 우수한 고주파 특성을 유지하면서, 내압 특성을 향상시킬 수 있다.
본 발명의 전계 효과 트랜지스터에서는, 플로트 전극이 전계 제어 전극 하부에 형성될 수도 있다. 이러한 배치에서는, 전계 제어 전극의 인가 전압이 스위칭 오프될 경우에도, 전자가 플로트 전극에 잡혀 있게 되고, 그 결과, 드레인측 상의 게이트 전극의 단부 상에 전계 집중이 완화되고, 분산된다.
본 발명의 전계 효과 트랜지스터에서는, 전계 집중을 더 효과적으로 완화시킬 수 있는, 하나 이외에, 복수의 전계 제어 전극을 형성할 수도 있다. 이 경우, 각 전계 제어 전극에 인가된 전압은 동일하거나 서로 다를 수도 있다. 예를 들어, 모든 전계 제어 전극을 게이트 전극과 접속시켜, 동일 전위로 설정할 수도 있다. 한편, 복수의 전계 제어 전극 중에서 게이트 전극에 가장 근접한 전극을 게이트 전극과 동일 전위로 하고, 나머지 중 일부 또는 전부를 소오스 전극과 동일 전위로 배치할 수도 있다. 이러한 배치는 게이트와 드레인간 용량을 감소시킬 수 있다. 또, 복수의 전계 제어 전극에 인가된 전압은 다이내믹하게 변동할 수도 있다.
또한, 복수의 전계 제어 전극을 형성할 경우에는, 각 전계 제어 전극 직하부에 절연막의 유전율이 게이트 전극측으로부터의 거리에 따라서 감소되도록 배치할 수도 있다. 이와 같은 배치는 드레인측 상의 전계 제어 전극의 효과를 완화시키고 이상적인 전계 분포를 달성하는데 용이하다. 그 결과, 내압 특성을 효과적으로 향상시킬 수 있고, 고주파 특성의 열화를 최소한으로 억제시킬 수 있게 된다.
본 발명의 전계 효과 트랜지스터에서는, 게이트 전극과 드레인 전극간 거리가 게이트 전극과 소오스 전극간 거리보다 긴 것이 바람직하다. 이 구조를 종종 오프셋 구조라 칭하며, 드레인측 상의 게이트 전극의 단부 상에 전계 집중을 더욱 효과적으로 완화시키고, 분산시킬 수 있다. 또, 제조 관점에서, 이 구조는 전계 제어 전극을 형성하는데 상대적으로 용이하다는 장점이 있다. 또한, 본 발명의 전계 효과 트랜지스터는 리세스 구조를 갖는 것이 바람직하며, 이에 의해, 드레인측 상의 게이트 전극의 단부 상에 전계 집중을 더욱 효과적으로 완화하고 분산시킬 수 있다.
본 발명의 전계 효과 트랜지스터에서는, 기판이나 채널층을 이루는 재료로서 GaAs 등의 Ⅲ-Ⅴ족 화합물 반도체를 이용할 수도 있다. Ⅲ-Ⅴ족 화합물 반도체로는 GaAs, AlGaAs, InP, GaInAsP 등을 포함한다. Ⅲ-Ⅴ족 화합물 반도체의 재료를 이용함으로써, 고속 고출력 전계 효과 트랜지스터를 제조할 수 있다.
본 발명의 전계 효과 트랜지스터는, 예를 들어, 증폭 회로나 발진 회로의 구성 소자로 이용할 수도 있다. 우수한 고주파 특성이 요구되기 때문에, 특히, 이러한 목적을 위해서는, 본 발명의 FET 의 특성이 가장 적합하다.
이하, 도면을 참조하여, 본 발명의 바람직한 실시 형태를 상세히 더 설명하기로 한다.
제 1 실시 형태
도 1 은 제 1 실시 형태를 나타낸 것이다. 제 1 실시 형태는, 전계 제어 전극 (9) 이, 게이트 전극 (5) 과 드레인 전극 (8) 사이의, 채널층 (2) 상의 절연막 (6) 상부에 형성되어 있는 예이다. 게이트 전극 (5) 은 소오스 전극 (7) 과 드레인 전극 (8) 사이에 위치하여, 채널층 (2) 과 쇼트키 접합을 이룬다. 도면에 나타낸 바와 같이, 전계 제어 전극 (9) 은 게이트 전극 (5) 과 드레인 전극 (8) 사이의, 이 전극들 중의 어느 전극도 포함되지 않는 영역에 형성된다. 즉, 전계 제어 전극 (9) 은 소오스 전극 (7) 이나 드레인 전극 (8) 과 중첩되지 않도록 형성된다. 전계 제어 전극 (9) 을 형성함으로써, 게이트 전극 (5) 의 하단 상에 발생하는 전계 집중이 완화되고 분산되며, 내압 특성이 향상된다. 또한, 전계 제어 전극 (9) 의 어느 부분도 게이트 전극 (5) 이나 드레인 전극 (9) 과 중첩되지 않기 때문에, 도 11 의 종래 기술에서와 같이, 전계 제어 전극 (9) 하부의 기생 용량의 문제점이 발생하지 않는다.
전계 제어 전극 (9) 용 재료로는, 예를 들어, 텅스텐 실리사이드 (WSi), 알루미늄, 금, 티타늄/백금/금 등을 사용할 수 있다.
예를 들어, 금속막을 기상 증착에 의해 전체 표면에 도포한 후, 마스크로 기능하는 포토레지스트로 이온 밀링시켜, 불필요한 부분을 제거하는 방법에 의해, 전계 제어 전극을 형성할 수 있다.
이 특정한 예는 소위 오프셋 구조를 가지며, 게이트 전극 (5) 과 드레인 전극 (8) 간 거리가 게이트 전극 (5) 과 소오스 전극 (7) 간 거리보다 길다. 이와 같은 구조에 의해, 게이트 전극 (5) 의 하단 상에 전계 집중을 더욱 효과적으로 완화시키게 된다. 또한, 제조 관점에서, 이 구조는 전계 제어 전극 (9) 을 형성하는데 상대적으로 용이하다는 장점이 있다.
제 2 실시 형태
도 3 의 (h) 는 리세스 구조를 갖는 FET 의 예를 나타낸 것이다. 소오스 전극 (7) 및 드레인 전극 (8) 은 모두 콘택층 (3) 과 오믹 콘택되도록 형성되어 있다.
또한, 이 리세스 구조는 게이트 전극 (5) 의 하단 상에 전계 집중을 완화하는데 기여한다. 그러므로, 전계 제어 전극 (9) 을, 리세스 구조를 갖는 FET 에 형성할 경우, 리세스 구조 및 전계 제어 전극 (9) 의 상승 효과 (multiplication effect) 로 인해, 전계 집중이 더욱 효과적으로 완화되고 분산되며, 내압 특성이 향상된다.
또, 여기에 나타낸 실시 형태는 2단 리세스를 갖고 있으나, 게이트 전극 직하부의 리세스를 제거한 1단 리세스를, 이 구조에 이용할 수도 있다.
제 3 실시 형태
도 4 는 제 3 실시 형태를 나타낸 것이다. 이 실시 형태에서는, 전계 제어 전극 (9) 이 단차 절연막 (6) 상에 형성되어 있다. 전계 제어 전극 (9) 직하부에 절연막 (6) 의 두께는 드레인 전극 (8) 측 상에서보다 게이트 전극 (5)측 상에서 더 얇다. 그 결과, 전계 제어 전극 (9), 기판의 표면 및 그 사이에 끼워진 절연막 (6) 으로 이루어진 시스템의 단위 면적당 정전 용량은 드레인측 상에서보다 게이트측 상에서 더 크다. 이는 게이트 전극 (5) 의 하단 상에 발생하는 전계 집중을 더욱 효과적으로 완화시키고, 분산시키며, 내압 특성을 더 향상시킨다.
제 4 실시 형태
도 5 는 제 4 실시 형태를 나타낸 것이다. 이 실시 형태에서, 전계 제어 전극 (9) 은 다양한 형상을 취한다. 도 5 의 (a) 및 도 5 의 (b) 는 각각 드레인측 상의 단부가 빗살 형상인 전계 제어 전극 (9) 을 나타낸 것이고, 도 5 의 (c) 는 드레인측 상의 단부에 복수의 개구부를 갖는 전계 제어 전극 (9) 을 나타낸 것이다. 어느 형태에서도, 수학식 3 의 전극의 면적 (S) 은
수학식 3
C = εS / d
(C : 용량, ε: 유전율, S : 전극의 면적, d : 전극간 거리)
드레인측 상에서 감소되므로, 전계 제어 전극 (9) 직하부에 단위 면적당 정전 용량이 게이트측 상에서보다 드레인측 상에서 더 적어지게 된다. 이로 인해, 상술한 제 3 실시 형태에서 설명한 바와 같이, 게이트 전극 (5) 의 하단 상에 발생하는 전계 집중이 더욱 효과적으로 완화되고 분산된다.
제 5 실시 형태
도 6 은 제 5 실시 형태를 나타낸 것이다. 이 실시 형태에서는, 고유전율막 (11) 이 전계 제어 전극 (9) 직하부의 절연막으로서 기능한다. 고유전율막 (11) 의 재료로서, 탄탈륨 옥사이드 (Ta2O5), 스트론튬 티타네이트 (SrTiO3), 바륨 티타네이트 (BaTiO3), 바륨 티타네이트 스트론튬 (BaxSr1-xTiO3(0＜x＜1)) 및 비스무트 탄탈레이트 스트론튬 (SrBi2Ta2O9) 으로 이루어진 군으로부터 선택된 어느 재료를 이용하는 것이 바람직하다.
도면에서는, 기판의 전체 표면 상부에, 고유전율막 (11) 이 형성되어 있으나, 전계 제어 전극 (9) 직하부에만 고유전율막 (11) 을 형성하여, FET 의 고주파 특성의 열화를 최소한으로 억제시킬 수도 있다.
제 6 실시 형태
도 8 의 (i) 는 제 6 실시 형태를 나타낸 것이다. 이 실시 형태에서, 플로트 전극 (91) 이 전계 제어 전극 (9) 하부에 형성되어 있다. 인가 전압이 오프시에, 전자가 플로트 전극 (91) 에 잡혀 있기 때문에, 전계 제어 전극 (9) 하부에 플로트 전극의 형성은, 전계 제어 전극에 인가된 전압이 스위칭 오프될 경우에도, 드레인측 상의 게이트 전극의 단부 상에 전계 집중을 완화하고, 분산시킨다.
제 7 실시 형태
도 9 는 제 7 실시 형태를 나타낸 것이다. 이 실시 형태는 복수의 전계 제어 전극 (9) 이 형성된 예이다. 복수의 전계 제어 전극 (9) 의 형성은, 드레인측 상의 게이트 전극 (5) 의 단부 상에 발생하는 전계 집중을 더욱 효과적으로완화하고, 분산시킨다. 각 전계 제어 전극에 인가된 전압은 동일하거나 서로 다를 수 있다. 예를 들어, 모든 전계 제어 전극을 게이트 전극과 접속시켜, 동일 전위로 설정할 수도 있다. 한편, 이러한 복수의 전계 제어 전극 중 게이트 전극에 가장 근접한 전극을 게이트 전극과 동일 전위로 하고, 나머지 중 일부 또는 전부를 소오스 전극과 동일 전위로 배치할 수도 있다. 이러한 배치가 게이트와 드레인간 용량을 감소시킬 수 있다. 또, 복수의 전계 제어 전극에 인가된 전압은 다이내믹하게 변동할 수도 있다.
제 8 실시 형태
도 10 은 제 8 실시 형태를 나타낸 것이다. 이 실시 형태는 서브전극 (13) (sub electrode) 이 게이트 전극 (5) 과 소오스 전극 (7) 사이에 형성되어 있는 예이다.
이 실시 형태에서, 전계 제어 전극 (9) 은 게이트 전극 (5) 과 접속되고, 이에 의해 내압 특성이 향상된다.
또한, 서브전극 (13) 은 양의 전압이 인가되는 드레인 전극과 접속된다. 이는 서브전극 (13) 직하부에 면적의 저항을 저하시키고, 전류를 제거하여, 소자의 고효율화를 달성할 수 있다.
이러한 방식으로, 전계 제어 전극 (9) 및 서브전극 (13) 모두를 형성함으로써, 낮은 온 저항 (low-ON-resistance) 뿐만 아니라 높은 상호 컨덕턴스 (mutual conductance) 를 갖는 FET 를 제공할 수 있고, 우수한 내압 특성을 나타낼 수 있다. 또, 본 실시 형태에서는, 전계 제어 전극과 서브전극 모두가 형성되어있으나, 서브전극만을 형성할 수도 있다. 이 경우, 소자의 고효율화를 달성할 수 있다.
실시예
실시예 1
도 3 의 (h) 에 나타낸 바와 같이, 본 실시예의 FET 는, 전계 제어 전극 (9) 이 게이트 전극 (5) 과 드레인 전극 (8) 사이에 형성된 리세스 구조를 갖는다. 이하, 도 2 및 도 3 을 참조하여, 본 발명의 FET 제조 방법을 설명하기로 한다.
먼저, 반절연성 GaAs 기판 (1) 상에, 2 ×1017㎝-3Si 로 도핑된 N형 GaAs 채널층 (2) (230 ㎚ 의 두께) 과 5 ×1017㎝-3Si 로 도핑된 N형 GaAs 콘택층 (3) (150 ㎚ 의 두께) 을 MBE (Molecular Beam Epitaxy) 법에 의해 연속적으로 성장시킨다 (도 2 의 (a)).
다음으로, 레지스트 (도면에 도시하지 않음) 를 마스크로 이용하여, 황산계 또는 인산계 에칭재로 습식 에칭함으로써, 콘택층 (3) 을 에칭시켜, 리세스를형성한다 (도 2 의 (b)).
그 후, 전체 표면 상부에, SiO2의 절연막 (4) 을, CVD (Chemical Vapour Deposition) 법에 의해 200 ㎚ 의 두께로 증착한 후, CHF3또는 SF6로 건식 에칭하여 게이트 전극이 형성될 절연막 (4) 의 일부를 에칭한다 (도 2 의 (c)).
다음으로, 절연막 (4) 을 마스크로 이용하여, 게이트 전극이 형성될 채널층 (2) 의 일부를 30 ㎚ 정도의 깊이로 에칭한다 (도 2 의 (d)).
다음으로, 전체 표면 상부에, 100 ㎚ 두께의 WSi 막, 150 ㎚ 두께의 TiN 막, 15 ㎚ 두께의 Pt 막, 400 ㎚ 두께의 Au 막 및 25 ㎚ 두께의 TiN 막을, 순서대로 스퍼터링에 의해 증착한다. 그 후, 포토레지스트를, 게이트 전극이 형성될 부분에만 도포하고, 그외 다른 불필요한 부분을 이온 밀링에 의해 제거함으로써, 게이트 전극 (5) 을 형성한다 (도 2 의 (e)).
다음으로, CVD 법에 의해, SiO2의 절연막 (6) 을, 전체 표면 상부에 100 ㎚ 의 두께로 증착한다 (도 3 의 (f)). 이 절연막 (6) 은 FET 제조의 전체 공정을 통해 반도체 표면을 보호하며, 그렇지 않을 경우에, 모든 공정 단계에서 발생할 수도 있는 디바이스 특성의 변동을 억제한다.
다음으로, 전계 제어 전극 (9) 을, 드레인 전극이 형성될 부분과 게이트 전극 (5) 사이에 형성한다. 먼저, 전체 표면 상부에, 50 ㎚ 두께의 Ti 막, 30 ㎚ 두께의 Pt 막 및 200 ㎚ 두께의 Au 막을, 순서대로 진공 증착에 의해 연속적으로 성장시킨다. 그 후, 소정 부분에 포토레지스트를 도포하고, 그외 다른 불필요한 부분을 이온 밀링에 의해 제거함으로써, 전계 제어 전극 (9) 을 형성한다 (도 3 의 (g)).
이에 계속해서, 절연막 (6) 의 소정 부분을 에칭하여, 콘택층 (3) 을 노출시키고, 그 후, 8 ㎚ 두께의 Ni 막, 50 ㎚ 두께의 AuGe 막 및 250 ㎚ 두께의 Au 막을, 순서대로 진공 증착에 의해 연속적으로 성장시켜, 소오스 전극 (7) 및 드레인 전극 (8) 을 형성함으로써, FET 를 완성한다 (도 3 의 (h)).
또한, 본 실시예에서는, 채널층 (2) 및 콘택층 (3) 을 MBE 법에 의해 형성하지만, MOCVD (Metal Organic Chemical Vapour Deposition) 법에 의해 이를 형성할 수도 있다.
실시예 2
본 실시예는 실시예 1 과 동일한 FET 이지만, 전계 제어 전극 (9) 의 형상이 실시예 1 의 형성과는 다르다 (도 5).
도면에 나타낸 각종 형상의 전계 제어 전극 (9) 은, 포토레지스트를 마스크로 이용하여 소정의 형태로 행해지는 에칭을 통해 얻을 수 있다.
실시예 3
본 실시예는, 절연막용으로 Ta2O5의 고유전율 재료를 이용한다. 이하, 도 6 을 참조하여, 본 실시예를 설명하기로 한다.
도면에 나타낸 바와 같이, SiO2의 저유전율막 (12) 을, 플라즈마 CVD 법에 의해 50 ㎚ 의 두께로, 적어도 게이트와 드레인간 영역에 형성한 후, 그 상부에, Ta2O5의 고유전율막 (11) 을, 스퍼터링법에 의해 200 ㎚ 의 두께로 형성함으로써, 본 실시예의 FET 를 제조할 수 있다.
고유전율 재료로, 절연막은 절연막의 파괴나 전류의 누설을 방지할 수 있을 정도의 일정한 두께를 가질 수 있다.
본 실시예에서는, 고유전율막 (11) 을 전체 표면 상부에 형성하지만, 이 고유전율막 (11) 을, 전계 제어 전극 (9) 직하부에만 형성할 수도 있으며, 이로 인해, 고주파 특성의 열화를 최소한으로 억제시킬 수 있다.
실시예 4
본 실시예에서는, 서브전극 (13) 이 게이트 전극 (5) 과 소오스 전극 (7) 사이에 형성되어 있다 (도 10). 여기서, 절연막의 두께는 100 ㎚ 이다.
실시예 5
본 실시예에서는, 플로트 전극이 전계 제어 전극 (9) 하부에 형성되어 있다. 이하, 도 7 및 도 8 을 참조하여, 본 발명의 FET 제조 방법을 설명하기로 한다.
먼저, 제 1 실시예에서와 같이, GaAs 채널층 (2) (230 ㎚ 의 두께) 과 N형 GaAs 콘택층 (3) (150 ㎚ 의 두께) 을 성장시키고 (도 7 의 (a)), 리세스 에칭을 하며 (도 7 의 (b)), 그 후, 게이트 전극 (5) 을 형성한다 (도 7 의 (c) ∼ 도 7 의 (e)).
이에 계속하여, 전체 표면 상부에, 플라즈마 CVD 법에 의해, SiO2의 절연막의 하층 (63) 을 30 ㎚ 의 두께로 증착한다 (도 8 의 (f)).
다음으로, 30 ㎚ 두께의 Ti 막, 15 ㎚ 두께의 Pt 막 및 150 ㎚ 두께의 Au 막을, 순서대로 진공 증착에 의해 연속적으로 성장시킨다. 그 후, 소정 부분에 포토레지스트를 도포한 후, 그외 다른 불필요한 부분을 이온 밀링에 의해 제거함으로써, 플로트 전극 (91) 을 형성한다. 본 실시예에서, 플로트 전극 (91) 의 폭은 0.5 ㎛ 이다 (도 8 의 (g)).
다음으로, 전체 표면 상부에, SiO2의 절연막의 상층 (64) 을, 플라즈마CVD 법에 의해 80 ㎚ 의 두께로 증착한다 (도 8 의 (h)).
다음으로, 전계 제어 전극 (9) 을, 드레인 전극이 형성될 부분과 게이트 전극 (5) 사이에 형성한다. 먼저, 전체 표면 상부에, 50 ㎚ 두께의 Ti 막, 30 ㎚ 두께의 Pt 막 및 200 ㎚ 두께의 Au 막을, 순서대로 진공 증착에 의해 연속적으로 성장시킨다. 그 후, 소정 부분에 포토레지스트를 도포하고, 그외 다른 불필요한 부분을 이온 밀링에 의해 제거함으로써, 전계 제어 전극 (9) 을 형성한다 (도 8 의 (i)).
이에 계속하여, 절연막 (6) 의 소정 부분을 에칭하여, 콘택층 (3) 을 노출시키고, 그 후, 8 ㎚ 두께의 Ni 막, 50 ㎚ 두께의 AuGe 막 및 250 ㎚ 두께의 Au 막을, 순서대로 진공 증착에 의해 연속적으로 성장시켜, 소오스 전극 (7) 과 드레인 전극 (8) 을 형성함으로써, FET 를 완성한다.
실시예 6
본 실시예에서는, 전계 제어 전극 (9) 이 단차 형상을 취하도록 형성되어 있다. 이러한 형상의 전계 제어 전극은, 에칭의 반복적인 실시를 통해 절연막 (6) 상에 단차를 형성한 후, 진공 증착에 의해, 그 상부에 금속막을 성장시킴으로써 얻는다. 절연막 (6) 의 두께는, 게이트 전극측 상의 단부에 대해서는 100 ㎚ 이고, 드레인 전극측 상의 단부에 대해서는 200 ㎚ 이다.
실시예 7
본 실시예에서는, 복수의 전계 제어 전극 (9) 이 형성되어 있다 (도 9). 여기서, 게이트 전극과 드레인측 상에 콘택층 (3) 의 리세스간 폭은 3 ㎛ 이고, 각 전계 제어 전극의 폭은 0.5 ㎛ 이다. 전계 제어 전극간 거리는 0.3 ㎛ 이다.
이상과 같이, 본 발명의 FET 에 의하면, 게이트 전극과 드레인 전극간에 전계 제어 전극이 형성되므로, 우수한 고주파 특성을 유지하면서, 게이트 전극의 드레인측 단부의 전계 집중이 완화되고, 내압 특성이 개선된다.
또한, 게이트 전극과 소오스 전극간에 서브전극을 형성함으로써, 서브 전극 직하부에 채널층의 저항을 감소시킬 수 있어, 소자의 고효율화를 달성할 수 있다.

Claims (20)

  1. 표면 상에 채널층이 형성된 반도체 기판,
    상기 반도체 기판 상에 이격하여 형성된 소오스 전극과 드레인 전극,
    상기 소오스 전극과 상기 드레인 전극 사이에 위치하며, 상기 채널층과 쇼트키 접합을 이루는 게이트 전극, 및
    상기 게이트 전극과 상기 드레인 전극 사이의, 상기 채널층 상의 절연막 상부에 형성된 전계 제어 전극을 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 전계 제어 전극, 상기 채널층 및 그 사이에 끼워진 상기 절연막으로 이루어진 시스템의 단위 면적당 정전 용량은 드레인 전극측 상에서보다 게이트 전극측 상에서 더 큰 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 전계 제어 전극 직하부에 상기 절연막의 두께는 드레인 전극층 상에서보다 게이트 전극측 상에서 더 얇은 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 제 2 항에 있어서,
    하나 이상의 개구부가 드레인 전극측 상의 상기 전계 제어 전극의 부분에 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제 2 항에 있어서,
    상기 드레인 전극측 상의 상기 전계 제어 전극의 단부는 빗살 형상인 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제 2 항에 있어서,
    상기 전계 제어 전극 직하부에 상기 절연막의 유전율은 상기 게이트 전극으로부터의 거리에 따라서 감소되는 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 절연막은 탄탈륨 옥사이드 (Ta2O5), 스트론튬 티타네이트 (SrTiO3), 바륨 티타네이트 (BaTiO3), 바륨 티타네이트 스트론튬 (BaxSr1-xTiO3(0＜x＜1)) 및 비스무트 탄탈레이트 스트론튬 (SrBi2Ta2O9) 으로 이루어진 군으로부터 선택된 고유전율막인 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 전계 제어 전극 하부에, 플로트 전극이 형성되는 것을 특징으로 하는전계 효과 트랜지스터.
  9. 제 1 항에 있어서,
    복수의 상기 전계 제어 전극이 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  10. 제 9 항에 있어서,
    상기 복수의 전계 제어 전극이 형성되고, 각각의 전계 제어 전극 직하부에 절연막의 유전율은 상기 게이트 전극측으로부터의 거리에 따라 감소되는 것을 특징으로 하는 전계 효과 트랜지스터.
  11. 제 1 항에 있어서,
    상기 게이트 전극과 상기 소오스 전극 사이의, 상기 채널층 상의 절연막 상부에, 서브전극이 추가로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  12. 제 1 항에 있어서,
    상기 게이트 전극과 상기 드레인 전극간 거리는 상기 게이트 전극과 상기 소오스 전극간 거리보다 더 긴 것을 특징으로 하는 전계 효과 트랜지스터.
  13. 제 1 항에 있어서,
    리세스 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  14. 제 1 항에 있어서,
    상기 채널층은 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터.
  15. 제 1 항에 있어서,
    증폭 회로 또는 발진 회로를 구성하는 것을 특징으로 하는 전계 효과 트랜지스터.
  16. 표면 상에 채널층이 형성된 반도체 기판,
    상기 반도체 기판 상에 이격하여 형성된 소오스 전극과 드레인 전극,
    상기 소오스 전극과 상기 드레인 전극 사이에 위치하며, 상기 채널층과 쇼트키 접합을 이루는 게이트 전극, 및
    상기 게이트 전극과 상기 소오스 전극 사이의, 상기 채널층 상의 절연막 상부에 형성된 서브전극을 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  17. 제 16 항에 있어서,
    상기 게이트 전극과 상기 드레인 전극간 거리는 상기 게이트 전극과 상기 소오스 전극간 거리보다 더 긴 것을 특징으로 하는 전계 효과 트랜지스터.
  18. 제 16 항에 있어서,
    리세스 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  19. 제 16 항에 있어서,
    상기 채널층은 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터.
  20. 제 16 항에 있어서,
    증폭 회로 또는 발진 회로를 구성하는 것을 특징으로 하는 전계 효과 트랜지스터.
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