JPH06310523A - ヘテロ接合バイポーラトランジスタ，及びその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ，及びその製造方法Info
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- JPH06310523A JPH06310523A JP9347693A JP9347693A JPH06310523A JP H06310523 A JPH06310523 A JP H06310523A JP 9347693 A JP9347693 A JP 9347693A JP 9347693 A JP9347693 A JP 9347693A JP H06310523 A JPH06310523 A JP H06310523A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
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-
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-
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- H01L29/73—Bipolar junction transistors
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Abstract
(57)【要約】
【目的】 ＨＢＴのメサ段差を平坦化すること。
【構成】 コレクタ電極１９，ベース電極１８を、絶縁
膜２１でもって埋め込み、最上部にあるエミッタ電極１
７の上面が、平坦化された該絶縁膜２１の上面と同一平
面上にあるようにしたヘテロ接合バイポーラトランジス
タ（ＨＴＢ）の構造とした。 【効果】 ＨＢＴにおけるエッチング段差がなくなり、
通常のＧａＡｓＩＣにおける，スパッタ（Ｔｉ／Ａｕ）
＋Ａｒ+ によるイオンミリング、で配線を形成すること
が可能となり、微細かつ高精度な配線加工が可能とな
る。
膜２１でもって埋め込み、最上部にあるエミッタ電極１
７の上面が、平坦化された該絶縁膜２１の上面と同一平
面上にあるようにしたヘテロ接合バイポーラトランジス
タ（ＨＴＢ）の構造とした。 【効果】 ＨＢＴにおけるエッチング段差がなくなり、
通常のＧａＡｓＩＣにおける，スパッタ（Ｔｉ／Ａｕ）
＋Ａｒ+ によるイオンミリング、で配線を形成すること
が可能となり、微細かつ高精度な配線加工が可能とな
る。
Description
【０００１】
【産業上の利用分野】この発明は、ヘテロ接合バイポー
ラトランジスタ（以下ＨＢＴと称す），及びその製造方
法に関し、特に、ＨＴＢの平坦化技術に関するものであ
る。
ラトランジスタ（以下ＨＢＴと称す），及びその製造方
法に関し、特に、ＨＴＢの平坦化技術に関するものであ
る。
【０００２】
【従来の技術】図４は、従来のＡｌＧａＡｓ／ＧａＡｓ
ＨＴＢを示す断面図である。図において、６は半絶縁性
（以下Ｓ．Ｉ．とも記す）ＧａＡｓ基板、５は該半絶縁
性ＧａＡｓ基板６上に配置されるコレクタコンタクト
層、４は該コレクタコンタクト層５上に配置されるコレ
クタ層、３は該コレクタ層４上に配置されるベース層、
２は該ベース層３上に配置されるエミッタ層、１は該エ
ミッタ層２上に配置されるエミッタコンタクト層、９は
上記コレクタコンタクト層５上に配置されるコレクタ電
極、８は上記ベース層３上に配置されるベース電極、７
は上記エミッタ層２上に配置されるエミッタ電極、３０
は第１のＨ+ 注入により半絶縁性基板６の一部にまで届
くように形成された第１の絶縁領域、２０は第２のＨ+
注入によりコレクタコンタクト層５とコレクタ層４との
界面にまで届くように形成された第２の絶縁領域であ
る。１１は上記各層，及び電極上に形成される絶縁膜で
ある。これら各層，電極の材料，不純物濃度，厚さ等
は、
ＨＴＢを示す断面図である。図において、６は半絶縁性
（以下Ｓ．Ｉ．とも記す）ＧａＡｓ基板、５は該半絶縁
性ＧａＡｓ基板６上に配置されるコレクタコンタクト
層、４は該コレクタコンタクト層５上に配置されるコレ
クタ層、３は該コレクタ層４上に配置されるベース層、
２は該ベース層３上に配置されるエミッタ層、１は該エ
ミッタ層２上に配置されるエミッタコンタクト層、９は
上記コレクタコンタクト層５上に配置されるコレクタ電
極、８は上記ベース層３上に配置されるベース電極、７
は上記エミッタ層２上に配置されるエミッタ電極、３０
は第１のＨ+ 注入により半絶縁性基板６の一部にまで届
くように形成された第１の絶縁領域、２０は第２のＨ+
注入によりコレクタコンタクト層５とコレクタ層４との
界面にまで届くように形成された第２の絶縁領域であ
る。１１は上記各層，及び電極上に形成される絶縁膜で
ある。これら各層，電極の材料，不純物濃度，厚さ等
は、
【０００３】
【表１】
【０００４】のとおりである。また、第１，第２のＨ+
注入による絶縁領域３０，２０の形成におけるＨ+ 注入
の条件は
注入による絶縁領域３０，２０の形成におけるＨ+ 注入
の条件は
【０００５】
【表２】
【０００６】に示すとおりである。
【０００７】次にこの従来のＨＢＴの製造方法を図５を
参照して説明する。まず、半絶縁性基板６上に、ＭＯＣ
ＶＤ（Metal Organic Chemical Vapor Deposition ）
法、またはＭＢＥ（Molecular Beam Eptaxy ）法によ
り、コレクタコンタクト層５，コレクタ層４，ベース層
３，エミッタ層２，及びエミッタコンタクト層１をこの
順に積層して形成する。各層の材料、不純物濃度，厚さ
は上記した通りである（図４(a) ）。
参照して説明する。まず、半絶縁性基板６上に、ＭＯＣ
ＶＤ（Metal Organic Chemical Vapor Deposition ）
法、またはＭＢＥ（Molecular Beam Eptaxy ）法によ
り、コレクタコンタクト層５，コレクタ層４，ベース層
３，エミッタ層２，及びエミッタコンタクト層１をこの
順に積層して形成する。各層の材料、不純物濃度，厚さ
は上記した通りである（図４(a) ）。
【０００８】次に、ＨＢＴの動作に不要な領域の上記エ
ピタキシャル層１，２，３，４中に、コレクタコンタク
ト層５とコレクタ層４との界面まで届く第１のＨ+ 注入
（イオンエネルギー６０ＫｅＶ，ドーズ量１×１０15cm
-3）を行い、第１の絶縁領域２０を形成する。これによ
ってベース・コレクタ間容量を低減することができる
（図５(a) ）。また、コレクタコンタクト層５及び半絶
縁性基板６の一部にまで届く第２のＨ+ 注入（イオンエ
ネルギー２００ＫｅＶ，ドーズ量３×１０15cm-2と、イ
オンエネルギー１００ＫｅＶ，ドーズ量１×１０15cm-2
の２回の注入）を行い、第２の絶縁領域３０を形成す
る。これにより、素子間分離を行うことができる（図５
(a) ）。上記両側の第１の絶縁領域２０間の距離は５μ
ｍであり、上記両側の第２の絶縁領域３０間の距離は９
μｍである。
ピタキシャル層１，２，３，４中に、コレクタコンタク
ト層５とコレクタ層４との界面まで届く第１のＨ+ 注入
（イオンエネルギー６０ＫｅＶ，ドーズ量１×１０15cm
-3）を行い、第１の絶縁領域２０を形成する。これによ
ってベース・コレクタ間容量を低減することができる
（図５(a) ）。また、コレクタコンタクト層５及び半絶
縁性基板６の一部にまで届く第２のＨ+ 注入（イオンエ
ネルギー２００ＫｅＶ，ドーズ量３×１０15cm-2と、イ
オンエネルギー１００ＫｅＶ，ドーズ量１×１０15cm-2
の２回の注入）を行い、第２の絶縁領域３０を形成す
る。これにより、素子間分離を行うことができる（図５
(a) ）。上記両側の第１の絶縁領域２０間の距離は５μ
ｍであり、上記両側の第２の絶縁領域３０間の距離は９
μｍである。
【０００９】次に、ダミーエミッタ電極７ａを、ＣＶＤ
法、及びＲＩＥ（リアクティブイオンエッチング）によ
り、厚み３０００オングストロームに形成する。このダ
ミーエミッタ電極７ａをマスクに、ｎ+ −ＩｎＧａＡｓ
層１と、ｎ−ＡｌＧａＡｓ層２を、ＥＣＲエッチャーで
ドライエッチングする（図５(b) ）。
法、及びＲＩＥ（リアクティブイオンエッチング）によ
り、厚み３０００オングストロームに形成する。このダ
ミーエミッタ電極７ａをマスクに、ｎ+ −ＩｎＧａＡｓ
層１と、ｎ−ＡｌＧａＡｓ層２を、ＥＣＲエッチャーで
ドライエッチングする（図５(b) ）。
【００１０】次に、ベース層３上にベース電極８（Ｔｉ
／Ｍｏ／Ａｕ＝５００／５００／１０００オングストロ
ーム）を、上記ダミーエミッタ電極７ａに対し、自己整
合的に形成する（図５(c) ）。
／Ｍｏ／Ａｕ＝５００／５００／１０００オングストロ
ーム）を、上記ダミーエミッタ電極７ａに対し、自己整
合的に形成する（図５(c) ）。
【００１１】次に、レジスト２１を全面に形成した後、
これをエッチバックすることにより、上記ダミーエミッ
タ電極７ａを頭出しする（図５(d) ）。
これをエッチバックすることにより、上記ダミーエミッ
タ電極７ａを頭出しする（図５(d) ）。
【００１２】次に、上記ダミーエミッタ電極７ａを除去
し、全面にエミッタ電極金属７を蒸着した（図５(e) ）
後、リフトオフを行うことにより、エミッタ電極７を形
成する（図５(f) ）。
し、全面にエミッタ電極金属７を蒸着した（図５(e) ）
後、リフトオフを行うことにより、エミッタ電極７を形
成する（図５(f) ）。
【００１３】その後、コレクタコンタクト層５の最表面
が出るまで、塩素ガスを用いたドライエッチングまたは
酒石酸を用いたウェットエッチングを行い、コレクタ電
極９（ＡｕＧｅ／Ｎｉ／Ａｕ＝３００／２００／５５０
０オングストローム）を、蒸着，リフトオフ法により形
成する（図５(f) ）。
が出るまで、塩素ガスを用いたドライエッチングまたは
酒石酸を用いたウェットエッチングを行い、コレクタ電
極９（ＡｕＧｅ／Ｎｉ／Ａｕ＝３００／２００／５５０
０オングストローム）を、蒸着，リフトオフ法により形
成する（図５(f) ）。
【００１４】次に、ＣＶＤ装置を用いて、ＳｉＯを堆積
して絶縁膜１１を形成し、図４に示す従来のＨＢＴを得
る。
して絶縁膜１１を形成し、図４に示す従来のＨＢＴを得
る。
【００１５】このような従来の製造方法により製造され
るＨＢＴは、電極形成の際のエッチングにより，エミッ
タ電極７部分と、ベース電極８部分との間、またこれら
とコレクタ電極９部分との間に段差が形成されるため
に、エミッタ電極７，ベース電極８，コレクタ電極９の
電極引き出し配線を形成する際、ＧａＡｓデジタルＩＣ
で通常用いられる配線形成方法である、Ｔｉ／Ａｕスパ
ッタとＡｒ+ によるイオンミリングとの組合せにより、
配線を形成することが困難であるという問題があった。
るＨＢＴは、電極形成の際のエッチングにより，エミッ
タ電極７部分と、ベース電極８部分との間、またこれら
とコレクタ電極９部分との間に段差が形成されるため
に、エミッタ電極７，ベース電極８，コレクタ電極９の
電極引き出し配線を形成する際、ＧａＡｓデジタルＩＣ
で通常用いられる配線形成方法である、Ｔｉ／Ａｕスパ
ッタとＡｒ+ によるイオンミリングとの組合せにより、
配線を形成することが困難であるという問題があった。
【００１６】即ち、このように段差が大きいと、スパッ
タされた配線金属は凹部に入り込み、該凹部に入り込ん
だ陰となる部分は、イオンミリングで除去することがで
きないという問題が生じる。また、さらに段差が大きい
場合には、配線金属が段切れを起こすことになるという
問題があった。
タされた配線金属は凹部に入り込み、該凹部に入り込ん
だ陰となる部分は、イオンミリングで除去することがで
きないという問題が生じる。また、さらに段差が大きい
場合には、配線金属が段切れを起こすことになるという
問題があった。
【００１７】従って、このような従来のＨＢＴにおいて
は、図４にその断面が示されるその電極の先（例えば、
図示紙面奥の方）にボンディンクパッドを設け、これに
エアブリッジで配線を接続するか、該ボンディンクパッ
ドを絶縁膜中に設けた場合には、これにコンタクトホー
ルを介して配線を接続するという手段をとらなければな
らなかった。
は、図４にその断面が示されるその電極の先（例えば、
図示紙面奥の方）にボンディンクパッドを設け、これに
エアブリッジで配線を接続するか、該ボンディンクパッ
ドを絶縁膜中に設けた場合には、これにコンタクトホー
ルを介して配線を接続するという手段をとらなければな
らなかった。
【００１８】また、他の平坦化方法としては、その上に
ポリイミドで平坦化を行い、該ポリイミドに孔を開けて
コンタクトを作るという方法があるが、ポリイミドはあ
まりうまく加工できず、また、熱にもたないため、信頼
性上問題があった。また、その取扱いも煩雑であるとい
う問題があった。
ポリイミドで平坦化を行い、該ポリイミドに孔を開けて
コンタクトを作るという方法があるが、ポリイミドはあ
まりうまく加工できず、また、熱にもたないため、信頼
性上問題があった。また、その取扱いも煩雑であるとい
う問題があった。
【００１９】さらにこのポリイミドを６００°くらいで
やきかためるという方法もあるが、ＧａＡｓは３００°
くらいまでしか温度をあげられないので、不十分な状態
でポリイミドを使わざるを得ないという問題があった。
やきかためるという方法もあるが、ＧａＡｓは３００°
くらいまでしか温度をあげられないので、不十分な状態
でポリイミドを使わざるを得ないという問題があった。
【００２０】
【発明が解決しようとする課題】従来のＨＢＴにおいて
は、上述のように、エッチングによって各エミッタ層，
ベース層，コレクタ層の面出しを行い、各層の電極を形
成しているので、どうしても段差が大きくなってしま
い、このため、従来のＨＢＴでは、ＧａＡｓデジタルＩ
Ｃで通常用いられる配線形成方法である、スパッタ（Ｔ
ｉ／Ａｕ）＋Ａｒ+によるイオンミリングで配線を形成
することが困難であり、以上の理由で、ＩＣに要求され
る微細な配線を高精度に形成することができないという
問題があった。
は、上述のように、エッチングによって各エミッタ層，
ベース層，コレクタ層の面出しを行い、各層の電極を形
成しているので、どうしても段差が大きくなってしま
い、このため、従来のＨＢＴでは、ＧａＡｓデジタルＩ
Ｃで通常用いられる配線形成方法である、スパッタ（Ｔ
ｉ／Ａｕ）＋Ａｒ+によるイオンミリングで配線を形成
することが困難であり、以上の理由で、ＩＣに要求され
る微細な配線を高精度に形成することができないという
問題があった。
【００２１】この発明は、上記のような問題点に鑑みて
なされたもので、配線形成を容易に行うことのできるＨ
ＢＴ、及び該ＨＢＴを製造する方法を提供することを目
的としている。
なされたもので、配線形成を容易に行うことのできるＨ
ＢＴ、及び該ＨＢＴを製造する方法を提供することを目
的としている。
【００２２】
【発明が解決しようとする課題】この発明にかかるＨＢ
Ｔは、コレクタ，ベース電極上に、絶縁膜を該コレク
タ，ベース電極を埋め込むように、かつその表面を平坦
に形成し、しかもその平坦化された表面を、エミッタ電
極の平坦化頭出しされた表面と同じ高さとし、ＨＢＴの
エッチング段差を平坦化するようにしたものである。
Ｔは、コレクタ，ベース電極上に、絶縁膜を該コレク
タ，ベース電極を埋め込むように、かつその表面を平坦
に形成し、しかもその平坦化された表面を、エミッタ電
極の平坦化頭出しされた表面と同じ高さとし、ＨＢＴの
エッチング段差を平坦化するようにしたものである。
【００２３】言い換えれば、この発明にかかるＨＢＴ
は、コレクタコンタクト層，コレクタ層，ベース層，エ
ミッタ層をこの順に積層し、上記コレクタ層上にコレク
タ電極を、上記ベース層上にベース電極を、上記エミッ
タ層上にエミッタ電極を形成してなるヘテロ接合バイポ
ーラトランジスタにおいて、上記コレクタ電極，及びベ
ース電極上に、絶縁膜を、これらを埋め込むようにかつ
その表面を平坦に形成し、上記３つの電極のうち最上部
にある上記エミッタ電極の上面を、平坦化された上記絶
縁膜の上面と同一平面上にあるようにし、該エミッタ電
極上に配線を直接形成するようにしたものである。
は、コレクタコンタクト層，コレクタ層，ベース層，エ
ミッタ層をこの順に積層し、上記コレクタ層上にコレク
タ電極を、上記ベース層上にベース電極を、上記エミッ
タ層上にエミッタ電極を形成してなるヘテロ接合バイポ
ーラトランジスタにおいて、上記コレクタ電極，及びベ
ース電極上に、絶縁膜を、これらを埋め込むようにかつ
その表面を平坦に形成し、上記３つの電極のうち最上部
にある上記エミッタ電極の上面を、平坦化された上記絶
縁膜の上面と同一平面上にあるようにし、該エミッタ電
極上に配線を直接形成するようにしたものである。
【００２４】またこの発明にかかるＨＢＴは、上記平坦
化された絶縁膜を、ＥＣＲ・ＣＶＤ装置を用い、上記絶
縁膜の堆積と、該絶縁膜のＡｒイオンによるスパッタエ
ッチングとを繰り返しながら形成することにより、上記
エミッタ電極の平坦化頭出しを行って形成するようにし
たものである。
化された絶縁膜を、ＥＣＲ・ＣＶＤ装置を用い、上記絶
縁膜の堆積と、該絶縁膜のＡｒイオンによるスパッタエ
ッチングとを繰り返しながら形成することにより、上記
エミッタ電極の平坦化頭出しを行って形成するようにし
たものである。
【００２５】またこの発明にかかるＨＢＴは、上記コレ
クタ電極の厚みを、該コレクタ電極の形成のためのエッ
チング溝の深さと同じ、またはそれ以上としたものであ
る。
クタ電極の厚みを、該コレクタ電極の形成のためのエッ
チング溝の深さと同じ、またはそれ以上としたものであ
る。
【００２６】またこの発明にかかるＨＢＴの製造方法
は、半絶縁性基板上にコレクタコンタクト層，コレクタ
層，ベース層，エミッタ層，及びエミッタコンタクト層
をこの順に積層して形成する工程と、上記積層された半
導体層中に上記コレクタコンタクト層とコレクタ層との
界面まで届く第１の絶縁注入を行い第１の絶縁領域を形
成する工程と、上記積層された半導体層中に上記半絶縁
性基板にまで届く第２の絶縁注入を行い第２の絶縁領域
を形成する工程と、上記エミッタコンタクト層上にエミ
ッタ電極を形成する工程と、該エミッタ電極をマスクと
して上記エミッタコンタクト層及びエミッタ層を所定深
さまでエッチング除去する工程と、上記エミッタ電極上
に絶縁膜を堆積し、エッチングすることにより上記エミ
ッタ層及びエミッタ電極の側部にサイドウォールを形成
する工程と、該サイドウォールをマスクに上記エミッタ
層をエッチング除去する工程と、該エミッタ層のエッチ
ング除去により露出したベース層上に上記エミッタ電極
上をまたいでベース金属を堆積する工程と、平坦化レジ
ストをウエハ全面に塗布する工程と、上記平坦化レジス
トをエッチバックし、上記ベース層上のみのベース金属
を残してベース電極を形成する工程と、上記絶縁注入さ
れたベース層及びコレクタ層の所要部分をドライエッチ
ング，またはウェットエッチングによりエッチング除去
し、露出したコレクタコンタクト層上にコレクタ電極を
形成する工程と、ＥＣＲ・ＣＶＤ装置を用い、絶縁膜の
堆積と、該絶縁膜のスパッタとを繰り返しながら絶縁膜
を形成し、上記エミッタ電極の平坦化頭出しを行って上
記絶縁膜を形成する工程とを含むものとしたものであ
る。
は、半絶縁性基板上にコレクタコンタクト層，コレクタ
層，ベース層，エミッタ層，及びエミッタコンタクト層
をこの順に積層して形成する工程と、上記積層された半
導体層中に上記コレクタコンタクト層とコレクタ層との
界面まで届く第１の絶縁注入を行い第１の絶縁領域を形
成する工程と、上記積層された半導体層中に上記半絶縁
性基板にまで届く第２の絶縁注入を行い第２の絶縁領域
を形成する工程と、上記エミッタコンタクト層上にエミ
ッタ電極を形成する工程と、該エミッタ電極をマスクと
して上記エミッタコンタクト層及びエミッタ層を所定深
さまでエッチング除去する工程と、上記エミッタ電極上
に絶縁膜を堆積し、エッチングすることにより上記エミ
ッタ層及びエミッタ電極の側部にサイドウォールを形成
する工程と、該サイドウォールをマスクに上記エミッタ
層をエッチング除去する工程と、該エミッタ層のエッチ
ング除去により露出したベース層上に上記エミッタ電極
上をまたいでベース金属を堆積する工程と、平坦化レジ
ストをウエハ全面に塗布する工程と、上記平坦化レジス
トをエッチバックし、上記ベース層上のみのベース金属
を残してベース電極を形成する工程と、上記絶縁注入さ
れたベース層及びコレクタ層の所要部分をドライエッチ
ング，またはウェットエッチングによりエッチング除去
し、露出したコレクタコンタクト層上にコレクタ電極を
形成する工程と、ＥＣＲ・ＣＶＤ装置を用い、絶縁膜の
堆積と、該絶縁膜のスパッタとを繰り返しながら絶縁膜
を形成し、上記エミッタ電極の平坦化頭出しを行って上
記絶縁膜を形成する工程とを含むものとしたものであ
る。
【００２７】またこの発明にかかるＨＢＴの製造方法
は、上記コレクタ電極の形成工程を、上記絶縁注入され
たベース層及びコレクタ層の所要部分を、ドライエッチ
ングしたのち、少しのウェットエッチングを施すことに
よりエッチング除去し、露出したコレクタコンタクト層
上に蒸着，リフトオフによりコレクタ電極を形成するも
のとしたものである。
は、上記コレクタ電極の形成工程を、上記絶縁注入され
たベース層及びコレクタ層の所要部分を、ドライエッチ
ングしたのち、少しのウェットエッチングを施すことに
よりエッチング除去し、露出したコレクタコンタクト層
上に蒸着，リフトオフによりコレクタ電極を形成するも
のとしたものである。
【００２８】
【作用】この発明においては、コレクタ，ベース電極上
に、これらを埋め込むように絶縁膜を形成し、しかもそ
の表面を、エミッタ電極の表面と同じ高さに平坦化して
形成するようにしたので、その後のエミッタ電極用の配
線等の形成を非常に容易に行うことができる。
に、これらを埋め込むように絶縁膜を形成し、しかもそ
の表面を、エミッタ電極の表面と同じ高さに平坦化して
形成するようにしたので、その後のエミッタ電極用の配
線等の形成を非常に容易に行うことができる。
【００２９】この発明においては、ＥＣＲ・ＣＶＤ装置
を用い、絶縁膜の堆積と、該絶縁膜のスパッタエッチン
グとを繰り返しながら行うことにより、エミッタ電極の
平坦化頭出しを行って、平坦化された絶縁膜を形成する
ようにしたので、平坦化された絶縁膜の形成を容易に行
うことができる。
を用い、絶縁膜の堆積と、該絶縁膜のスパッタエッチン
グとを繰り返しながら行うことにより、エミッタ電極の
平坦化頭出しを行って、平坦化された絶縁膜を形成する
ようにしたので、平坦化された絶縁膜の形成を容易に行
うことができる。
【００３０】またこの発明においては、コレクタ電極の
厚みを、該コレクタ電極の形成のためのエッチング溝の
深さと同じ、またはそれ以上としたので、上記エミッタ
電極の平坦化頭出しされた表面と同じ高さまでの平坦化
された絶縁膜の形成をより容易に行うことができる。
厚みを、該コレクタ電極の形成のためのエッチング溝の
深さと同じ、またはそれ以上としたので、上記エミッタ
電極の平坦化頭出しされた表面と同じ高さまでの平坦化
された絶縁膜の形成をより容易に行うことができる。
【００３１】またこの発明にかかるＨＢＴの製造方法
は、上記のような構成としたので、エミッタ電極の表面
と同じ高さまで平坦化された絶縁膜を有するＨＢＴを容
易に製造することができる。
は、上記のような構成としたので、エミッタ電極の表面
と同じ高さまで平坦化された絶縁膜を有するＨＢＴを容
易に製造することができる。
【００３２】またこの発明の製造方法では、コレクタ電
極の形成工程を、上記絶縁注入されたベース層及びコレ
クタ層の所要部分をドライエッチングしたのち、少しの
ウェットエッチングを施すことによりエッチング除去
し、その後、蒸着，リフトオフによりコレクタ電極を形
成するようにしたので、ケバの発生しないコレクタ電極
の形成を行うことができる。
極の形成工程を、上記絶縁注入されたベース層及びコレ
クタ層の所要部分をドライエッチングしたのち、少しの
ウェットエッチングを施すことによりエッチング除去
し、その後、蒸着，リフトオフによりコレクタ電極を形
成するようにしたので、ケバの発生しないコレクタ電極
の形成を行うことができる。
【００３３】
【実施例】実施例１．図１は、この発明の一実施例によ
るＨＢＴ半導体装置を示す断面図である。図において、
１１〜１６は、従来例を示す図４における符号１〜６と
同一のものを示し、その他、１７はエミッタ電極、１８
はベース電極、１９はコレクタ電極、２１は平坦化絶縁
膜、２２は配線である。これら各半導体層，電極等，の
材料，不純物濃度，厚さ等は、
るＨＢＴ半導体装置を示す断面図である。図において、
１１〜１６は、従来例を示す図４における符号１〜６と
同一のものを示し、その他、１７はエミッタ電極、１８
はベース電極、１９はコレクタ電極、２１は平坦化絶縁
膜、２２は配線である。これら各半導体層，電極等，の
材料，不純物濃度，厚さ等は、
【００３４】
【表３】
【００３５】に示すとおりである。
【００３６】図２(a) 〜(f) は、上記実施例によるＨＢ
Ｔを製造するためのプロセスフローを示す断面図、図６
はそのＳｉＯの堆積プロセスを説明するための断面図で
ある。図において、１１〜２２は図１の符号と同一のも
のを示し、２３はサイドウォール（ＳｉＯ，幅０．２μ
ｍ）、２４はＯ2 プラズマによるエッチング前の平坦化
用レジスト（厚さ１μｍ）、２５はＯ2 プラズマによる
エッチング後の平坦化用レジスト（厚さ２５００オング
ストローム）である。
Ｔを製造するためのプロセスフローを示す断面図、図６
はそのＳｉＯの堆積プロセスを説明するための断面図で
ある。図において、１１〜２２は図１の符号と同一のも
のを示し、２３はサイドウォール（ＳｉＯ，幅０．２μ
ｍ）、２４はＯ2 プラズマによるエッチング前の平坦化
用レジスト（厚さ１μｍ）、２５はＯ2 プラズマによる
エッチング後の平坦化用レジスト（厚さ２５００オング
ストローム）である。
【００３７】次に、この製造方法について図２を参照し
て説明する。まず、半絶縁性基板６上に、ＭＯＣＶＤ
（Metal Organic Chemical Vapor Deposition ）法、ま
たはＭＢＥ（Molecular Beam Eptaxy ）法により、コレ
クタコンタクト層１５，コレクタ層１４，ベース層１
３，エミッタ層１２，及びエミッタコンタクト層１１を
この順に積層して形成する。各層の材料、不純物濃度，
厚さは上記した通りである。
て説明する。まず、半絶縁性基板６上に、ＭＯＣＶＤ
（Metal Organic Chemical Vapor Deposition ）法、ま
たはＭＢＥ（Molecular Beam Eptaxy ）法により、コレ
クタコンタクト層１５，コレクタ層１４，ベース層１
３，エミッタ層１２，及びエミッタコンタクト層１１を
この順に積層して形成する。各層の材料、不純物濃度，
厚さは上記した通りである。
【００３８】次に、ＨＢＴの動作に不要なエピタキシャ
ル層１１，１２，１３，１４中に第１のＨ+ 注入（イオ
ンエネルギー６０ＫｅＶ，ドーズ量１×１０15cm-2）を
行い、第１の絶縁領域２０を形成する。これによってベ
ース・コレクタ間容量を低減することができる（図２
(a) ）。また、コレクタコンタクト層１５、及び半絶縁
性基板１６にまで届く第２のＨ+ 注入（これはイオンエ
ネルギー２００ＫｅＶ，ドーズ量３×１０15cm-2の注入
と、イオンエネルギー１００ＫｅＶ，ドーズ量１×１０
15cm-2の注入の２回の注入からなる）を行い、第２の絶
縁領域３０を形成する。ここで、この第２の注入では、
その第１回目の，イオンエネルギー２００ＫｅＶ，ドー
ズ量３×１０15cm-2の注入のみで、第２回目のイオンエ
ネルギー１００ＫｅＶ，ドーズ量１×１０15cm-2の注入
は特にこれを行なわなくても良いが、これを行った方
が、より良い絶縁領域の形成ができるものである。この
第２の注入により、素子間分離を行うことができる。
ル層１１，１２，１３，１４中に第１のＨ+ 注入（イオ
ンエネルギー６０ＫｅＶ，ドーズ量１×１０15cm-2）を
行い、第１の絶縁領域２０を形成する。これによってベ
ース・コレクタ間容量を低減することができる（図２
(a) ）。また、コレクタコンタクト層１５、及び半絶縁
性基板１６にまで届く第２のＨ+ 注入（これはイオンエ
ネルギー２００ＫｅＶ，ドーズ量３×１０15cm-2の注入
と、イオンエネルギー１００ＫｅＶ，ドーズ量１×１０
15cm-2の注入の２回の注入からなる）を行い、第２の絶
縁領域３０を形成する。ここで、この第２の注入では、
その第１回目の，イオンエネルギー２００ＫｅＶ，ドー
ズ量３×１０15cm-2の注入のみで、第２回目のイオンエ
ネルギー１００ＫｅＶ，ドーズ量１×１０15cm-2の注入
は特にこれを行なわなくても良いが、これを行った方
が、より良い絶縁領域の形成ができるものである。この
第２の注入により、素子間分離を行うことができる。
【００３９】次に、エミッタ電極１７を、ＷＳｉスパッ
タ，及びＣＦ4 ガス等を用いたＲＩＥ（リアクティブイ
オンエッチング）により、厚み３０００オングストロー
ムに形成する。エミッタ電極１７をマスクに、ｎ+ −Ｉ
ｎＧａＡｓ層１１と、ｎ−ＡｌＧａＡｓ層１２の一部
を、ＥＣＲエッチャーでドライエッチングする。該ｎ−
ＡｌＧａＡｓ１２のエッチングされずに残っている厚み
は、約５００オングストロームであり、この部分は完全
に空乏化している（図２(b) ）。
タ，及びＣＦ4 ガス等を用いたＲＩＥ（リアクティブイ
オンエッチング）により、厚み３０００オングストロー
ムに形成する。エミッタ電極１７をマスクに、ｎ+ −Ｉ
ｎＧａＡｓ層１１と、ｎ−ＡｌＧａＡｓ層１２の一部
を、ＥＣＲエッチャーでドライエッチングする。該ｎ−
ＡｌＧａＡｓ１２のエッチングされずに残っている厚み
は、約５００オングストロームであり、この部分は完全
に空乏化している（図２(b) ）。
【００４０】次に、プラズマＣＶＤでＳｉＯ膜を堆積
し、ＣＦ4 ガスと酸素の混合ガスを用いたＲＩＥで、
０．２μｍ幅のサイドウォール２３を形成する。該サイ
ドウォール２３をマスクとして、ｎ−ＡｌＧａＡｓ層１
２の残り５００オングストロームを塩素ガスを用いてド
ライエッチングし、ベース層１３の表面を出す（図２
(c)）。
し、ＣＦ4 ガスと酸素の混合ガスを用いたＲＩＥで、
０．２μｍ幅のサイドウォール２３を形成する。該サイ
ドウォール２３をマスクとして、ｎ−ＡｌＧａＡｓ層１
２の残り５００オングストロームを塩素ガスを用いてド
ライエッチングし、ベース層１３の表面を出す（図２
(c)）。
【００４１】次に、ベース電極１８（Ｔｉ／Ｍｏ／Ａｕ
＝５００／５００／１０００オングストローム）を蒸着
リフトオフ法で、図のように、エミッタ電極１７をまた
いで形成し、厚み１μｍの平坦化レジスト２４をウエハ
全体に塗布し、これをＯ2 プラズマでエッチングし、該
レジスト２４を約２５００オングストロームに薄化し、
レジスト２５を形成する（図２(d) ）。
＝５００／５００／１０００オングストローム）を蒸着
リフトオフ法で、図のように、エミッタ電極１７をまた
いで形成し、厚み１μｍの平坦化レジスト２４をウエハ
全体に塗布し、これをＯ2 プラズマでエッチングし、該
レジスト２４を約２５００オングストロームに薄化し、
レジスト２５を形成する（図２(d) ）。
【００４２】次に、Ａｒ+ のイオンミリングでレジスト
２５より上部にあるベース電極１８をエッチング除去
し、エミッタ電極１７上のベース電極１８を除去し、図
のように分離する。
２５より上部にあるベース電極１８をエッチング除去
し、エミッタ電極１７上のベース電極１８を除去し、図
のように分離する。
【００４３】そして、コレクタコンタクト層１５の最表
面が出るまで、ドライエッチングまたはウェットエッチ
ングを行い、コレクタ電極１９（ＡｕＧｅ／Ｎｉ／Ａｕ
＝３００／２００／５５００オングストローム）を、蒸
着，リフトオフ法で形成する。ここで、次工程（図２
(f) ）での絶縁膜による平坦化を行い易くするため、彫
り込む深さと、コレクタ電極１９厚は、ほぼ同等に、ま
たはコレクタ電極１９をやや厚く形成する（図２(e)
）。
面が出るまで、ドライエッチングまたはウェットエッチ
ングを行い、コレクタ電極１９（ＡｕＧｅ／Ｎｉ／Ａｕ
＝３００／２００／５５００オングストローム）を、蒸
着，リフトオフ法で形成する。ここで、次工程（図２
(f) ）での絶縁膜による平坦化を行い易くするため、彫
り込む深さと、コレクタ電極１９厚は、ほぼ同等に、ま
たはコレクタ電極１９をやや厚く形成する（図２(e)
）。
【００４４】ここで、コレクタ電極１９形成のためのエ
ッチングは、ウェットエッチングのみによる場合は、図
３(a) に示すようにレジスト４０を用いて半導体層１
３，１４をエッチングする際、サイドエッチング分４１
が大きくなり、電極間の段差部に大きな凹みを形成する
原因となる。図中、１９ａは、レジスト４０上のコレク
タ電極金属であり、リフトオフ時にレジスト４０ととも
に、除去されるものである。一方、ドライエッチングの
みでは、図３(b) に示すように、サイドエッチングはな
いため、上記のように大きな凹みが形成されることはな
いが、レジスト４０側面の一部あるいは全面にコレクタ
電極金属のケバ１９’が残り、レジスト４０除去後にも
これが残って電気的不良を生ずることとなる恐れがあ
る。従って、ドライエッチングを行った後に、少しのウ
ェットエッチングを行い、少しのサイドエッチングを入
れてケバが残らないようにすると、上記のような問題を
生じないコレクタ電極１９を形成することができるもの
である。
ッチングは、ウェットエッチングのみによる場合は、図
３(a) に示すようにレジスト４０を用いて半導体層１
３，１４をエッチングする際、サイドエッチング分４１
が大きくなり、電極間の段差部に大きな凹みを形成する
原因となる。図中、１９ａは、レジスト４０上のコレク
タ電極金属であり、リフトオフ時にレジスト４０ととも
に、除去されるものである。一方、ドライエッチングの
みでは、図３(b) に示すように、サイドエッチングはな
いため、上記のように大きな凹みが形成されることはな
いが、レジスト４０側面の一部あるいは全面にコレクタ
電極金属のケバ１９’が残り、レジスト４０除去後にも
これが残って電気的不良を生ずることとなる恐れがあ
る。従って、ドライエッチングを行った後に、少しのウ
ェットエッチングを行い、少しのサイドエッチングを入
れてケバが残らないようにすると、上記のような問題を
生じないコレクタ電極１９を形成することができるもの
である。
【００４５】次に、ＥＣＲ・ＣＶＤ装置を用いて、図６
に示すように、ＳｉＯの堆積（図６(a) ，(c) ，(e) ）
とＡｒ+ によるスパッタエッチング（図６(b) ，(d) ，
(f)）とを繰り返しながらＳｉＯを堆積することによっ
て、ＳｉＯ２１を平坦化し、かつ該ＳｉＯ２１の上面位
置をエミッタ電極１７の上面に合わせるようにする。さ
らに、Ｔｉ／Ａｕ＝５００／５０００オングストローム
をスパッタし、Ａｒ+のイオンミリングを行なうことに
より配線２２を形成する（図２(f) ）。
に示すように、ＳｉＯの堆積（図６(a) ，(c) ，(e) ）
とＡｒ+ によるスパッタエッチング（図６(b) ，(d) ，
(f)）とを繰り返しながらＳｉＯを堆積することによっ
て、ＳｉＯ２１を平坦化し、かつ該ＳｉＯ２１の上面位
置をエミッタ電極１７の上面に合わせるようにする。さ
らに、Ｔｉ／Ａｕ＝５００／５０００オングストローム
をスパッタし、Ａｒ+のイオンミリングを行なうことに
より配線２２を形成する（図２(f) ）。
【００４６】このような本実施例のＨＢＴの製造方法で
は、コレクタ電極１９，ベース電極１８、エミッタ電極
１７を形成する際、各半導体層をエッチングすることに
よって生ずる各電極部分間のエッチング段差を、絶縁膜
２１によって平坦化するようにし、その上面をエミッタ
電極１７の表面と同一面になるようにしたから、その後
のエミッタ電極用の配線等の形成を、ＧａＡｓデジタル
ＩＣで通常用いられる配線形成方法である、スパッタと
イオンミリングとにより、容易に、かつ高精度・微細に
行なうことができる。しかも、該平坦化された絶縁膜の
形成を、ＥＣＲ・ＣＶＤ装置を用い、絶縁膜の堆積と、
該絶縁膜のＡｒイオンによるスパッタエッチングとを繰
り返しながらエミッタ電極の平坦化頭出しを行うことに
より行うようにし、さらに、コレクタ電極の厚みを、該
コレクタ電極の形成のためのエッチング溝の深さと同
じ、またはそれ以上としたので、該絶縁膜の形成を非常
に容易に行うことができる。
は、コレクタ電極１９，ベース電極１８、エミッタ電極
１７を形成する際、各半導体層をエッチングすることに
よって生ずる各電極部分間のエッチング段差を、絶縁膜
２１によって平坦化するようにし、その上面をエミッタ
電極１７の表面と同一面になるようにしたから、その後
のエミッタ電極用の配線等の形成を、ＧａＡｓデジタル
ＩＣで通常用いられる配線形成方法である、スパッタと
イオンミリングとにより、容易に、かつ高精度・微細に
行なうことができる。しかも、該平坦化された絶縁膜の
形成を、ＥＣＲ・ＣＶＤ装置を用い、絶縁膜の堆積と、
該絶縁膜のＡｒイオンによるスパッタエッチングとを繰
り返しながらエミッタ電極の平坦化頭出しを行うことに
より行うようにし、さらに、コレクタ電極の厚みを、該
コレクタ電極の形成のためのエッチング溝の深さと同
じ、またはそれ以上としたので、該絶縁膜の形成を非常
に容易に行うことができる。
【００４７】さらに、コレクタ電極の形成を、絶縁注入
されたベース層及びコレクタ層の所要部分を、ドライエ
ッチングと少しのウェットエッチングとを併用してエッ
チング除去し、その後蒸着，リフトオフにより形成する
ようにすれは、ケバが発生することなく、電気的特性の
良好なコレクタ電極を形成することができる。
されたベース層及びコレクタ層の所要部分を、ドライエ
ッチングと少しのウェットエッチングとを併用してエッ
チング除去し、その後蒸着，リフトオフにより形成する
ようにすれは、ケバが発生することなく、電気的特性の
良好なコレクタ電極を形成することができる。
【００４８】
【発明の効果】以上のように、この発明によれば、コレ
クタ・ベース電極を絶縁膜中に埋め込み、エミッタ電極
の平坦化頭出しを行うことによって該エミッタ電極の上
面と高さの等しい絶縁膜を形成するようにしたので、エ
ミッタ電極の上面の高さに合わせた厚みの絶縁膜によっ
てＨＢＴのエッチング段差を平坦化することができ、以
後の配線をＧａＡｓデジタルＩＣで通常用いられる配線
形成方法である、スパッタとイオンミリングとにより容
易に、かつ高精度・微細に加工することができる効果が
得られる。
クタ・ベース電極を絶縁膜中に埋め込み、エミッタ電極
の平坦化頭出しを行うことによって該エミッタ電極の上
面と高さの等しい絶縁膜を形成するようにしたので、エ
ミッタ電極の上面の高さに合わせた厚みの絶縁膜によっ
てＨＢＴのエッチング段差を平坦化することができ、以
後の配線をＧａＡｓデジタルＩＣで通常用いられる配線
形成方法である、スパッタとイオンミリングとにより容
易に、かつ高精度・微細に加工することができる効果が
得られる。
【図１】この発明の一実施例によるＨＢＴの断面図（図
１(a) ），及びその一部の断面図（図１(b) ）。
１(a) ），及びその一部の断面図（図１(b) ）。
【図２】この発明の一実施例によるＨＢＴを製造する方
法のプロセスフローを示す断面図。
法のプロセスフローを示す断面図。
【図３】上記実施例１のコレクタ電極形成工程を説明す
る図。
る図。
【図４】従来例によるＨＢＴの断面図。
【図５】従来例によるＨＢＴを製造する方法のプロセス
フローを示す断面図。
フローを示す断面図。
【図６】上記実施例１におけるＳｉＯの堆積とＡｒ+ に
よるスパッタエッチングとを繰り返しながらＳｉＯを堆
積する工程を説明する断面図。
よるスパッタエッチングとを繰り返しながらＳｉＯを堆
積する工程を説明する断面図。
１ エミッタコンタクト層 ２ エミッタ層 ３ ベース層 ４ コレクタ層 ５ コレクタコンタクト層 ６ Ｓ．Ｉ．ＧａＡｓ基板 ７ エミッタ電極 ８ ベース電極 ９ コレクタ電極 １０ Ｈ+ 注入で形成された絶縁領域 １１ エミッタコンタクト層 １２ エミッタ層 １３ ベース層 １４ コレクタ層 １５ コレクタコンタクト層 １６ Ｓ．Ｉ．ＧａＡｓ基板 １７ エミッタ電極 １８ ベース電極 １９ コレクタ電極 ３０ 第１のＨ+ 注入で形成された絶縁領域 ２０ 第２のＨ+ 注入で形成された絶縁領域 ２１ 平坦化絶縁膜 ２２ 配線 ２３ サイドウォール ２４ Ｏ2 プラズマによるエッチング前の平坦化用レジ
スト ２５ Ｏ2 プラズマによるエッチング後の平坦化用レジ
スト
スト ２５ Ｏ2 プラズマによるエッチング後の平坦化用レジ
スト
Claims (5)
- 【請求項１】 コレクタコンタクト層，コレクタ層，ベ
ース層，エミッタ層がこの順に積層して形成され、上記
コレクタ層上にコレクタ電極が、上記ベース層上にベー
ス電極が、上記エミッタ層上にエミッタ電極が形成され
てなるヘテロ接合バイポーラトランジスタにおいて、 上記コレクタ電極，及びベース電極上に、絶縁膜がこれ
らを埋め込むように、かつその表面が平坦に形成され、 上記３つの電極のうち最上部にある上記エミッタ電極の
上面が、平坦化された上記絶縁膜の上面と同一平面上に
あり、 該エミッタ電極上に配線が直接形成されていることを特
徴とするヘテロ接合バイポーラトランジスタ。 - 【請求項２】 請求項１記載のヘテロ接合バイポーラト
ランジスタにおいて、 上記平坦化された絶縁膜は、ＥＣＲ・ＣＶＤ装置を用
い、上記絶縁膜の堆積と、該絶縁膜のスパッタエッチン
グとを繰り返しながら該絶縁膜を形成することにより、
上記エミッタ電極の平坦化頭出しを行って形成されたも
のであることを特徴とするヘテロ接合バイポーラトラン
ジスタ。 - 【請求項３】 請求項１または２記載のヘテロ接合バイ
ポーラトランジスタにおいて、 上記コレクタ電極の厚みが、該コレクタ電極の形成のた
めのエッチング溝の深さと同じ、またはそれ以上である
ことを特徴とするヘテロ接合バイポーラトランジスタ。 - 【請求項４】 請求項１記載のヘテロ接合バイポーラト
ランジスタを製造する方法において、 半絶縁性基板上にコレクタコンタクト層，コレクタ層，
ベース層，エミッタ層，及びエミッタコンタクト層をこ
の順に積層して形成する工程と、 上記積層された半導体層中に上記コレクタコンタクト層
とコレクタ層との界面まで届く第１の絶縁注入を行い第
１の絶縁領域を形成する工程と、 上記積層された半導体層中に上記半絶縁性基板にまで届
く第２の絶縁注入を行い第２の絶縁領域を形成する工程
と、 上記エミッタコンタクト層上にエミッタ電極を形成する
工程と、 該エミッタ電極をマスクとして上記エミッタコンタクト
層及びエミッタ層を所定深さまでエッチング除去する工
程と、 上記エミッタ電極上に絶縁膜を堆積し、エッチングする
ことにより上記エミッタ層及びエミッタ電極の側部にサ
イドウォールを形成する工程と、 該サイドウォールをマスクに上記エミッタ層をエッチン
グ除去する工程と、 該エミッタ層のエッチング除去により露出したベース層
上に上記エミッタ電極上をまたいでベース金属を堆積す
る工程と、 平坦化レジストをウエハ全面に塗布する工程と、 上記平坦化レジストをエッチバックし、上記ベース層上
のみのベース金属を残してベース電極を形成する工程
と、 上記絶縁注入されたベース層及びコレクタ層の所要部分
をドライエッチング，またはウェットエッチングにより
エッチング除去し、露出したコレクタコンタクト層上に
コレクタ電極を形成する工程と、 ＥＣＲ・ＣＶＤ装置を用い、絶縁膜の堆積と、該絶縁膜
のＡｒイオンによるスパッタとを繰り返しながら絶縁膜
を形成し、上記エミッタ電極の平坦化頭出しを行って上
記絶縁膜を形成する工程とを含むことを特徴とするヘテ
ロ接合バイポーラトランジスタの製造方法。 - 【請求項５】 請求項４記載のヘテロ接合バイポーラト
ランジスタを製造する方法において、 上記コレクタ電極の形成工程は、上記絶縁注入されたベ
ース層及びコレクタ層の所要部分を、ドライエッチング
したのち、少しのウェットエッチングを施すことにより
エッチング除去し、露出したコレクタコンタクト層上に
蒸着・リフトオフによりコレクタ電極を形成するもので
あることを特徴とするヘテロ接合バイポーラトランジス
タの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9347693A JPH06310523A (ja) | 1993-04-21 | 1993-04-21 | ヘテロ接合バイポーラトランジスタ，及びその製造方法 |
| EP94105636A EP0621641A3 (en) | 1993-04-21 | 1994-04-12 | Heterojunction bipolar transistor and manufacturing method. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9347693A JPH06310523A (ja) | 1993-04-21 | 1993-04-21 | ヘテロ接合バイポーラトランジスタ，及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310523A true JPH06310523A (ja) | 1994-11-04 |
Family
ID=14083398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9347693A Pending JPH06310523A (ja) | 1993-04-21 | 1993-04-21 | ヘテロ接合バイポーラトランジスタ，及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0621641A3 (ja) |
| JP (1) | JPH06310523A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498503B1 (ko) | 2003-06-19 | 2005-07-01 | 삼성전자주식회사 | 바이폴라 접합 트랜지스터 및 그 제조 방법 |
| TWI250640B (en) | 2003-06-19 | 2006-03-01 | Samsung Electronics Co Ltd | Bipolar junction transistors and methods of manufacturing the same |
| CN110335818B (zh) * | 2019-05-23 | 2022-11-18 | 福建省福联集成电路有限公司 | 一种异质结双极晶体管结构及制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935797A (en) * | 1988-10-31 | 1990-06-19 | International Business Machines Corporation | Heterojunction bipolar transistors |
-
1993
- 1993-04-21 JP JP9347693A patent/JPH06310523A/ja active Pending
-
1994
- 1994-04-12 EP EP94105636A patent/EP0621641A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0621641A3 (en) | 1995-04-12 |
| EP0621641A2 (en) | 1994-10-26 |
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