JP2000284330A - 電気光学装置 - Google Patents

Abstract

(57)【要約】 【課題】 高性能な電気光学装置を提供すること。 【解決手段】 本発明によると、第１の薄膜トランジス
タと第２の薄膜トランジスタを有する電気光学装置にお
いて、前記複数の第１の薄膜トランジスタに信号を供給
する、前記第１の基板上の周辺回路内に形成された複数
の第２の薄膜トランジスタと、前記第１の基板上の前記
周辺回路内に設けられた半導体チップと、を有する電気
光学装置であって、前記周辺回路内に形成された前記複
数の第２の薄膜トランジスタは、前記複数の第１の薄膜
トランジスタと同一構造を有するが提供される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタを
用いて形成される液晶表示装置に関する。

【０００２】

【従来の技術】ＯＡ機器等のディスプレイとしてＣＲＴ
に代わりフラットディスプレイが注目され、特に大面積
化への期待が強くなってきている。またフラットディス
プレイのその他の応用として壁掛けＴＶの開発も急ピッ
チで進められている。また、フラットディスプレイのカ
ラー化、高精細化の要求も相当高まってきている。

【０００３】このフラットディスプレイの代表例として
液晶表示装置が知られている。これは一対のガラス基板
間に電極を挟んで保持された液晶組成物に電界を加え
て、液晶組成物の状態を変化させ、この状態の違いを利
用して、表示を行う。この液晶の駆動のために薄膜トラ
ンジスタ（以下ＴＦＴという）やその他のスイッチング
素子を設けたものや単純にマトリクス構成を持つものが
ある。何れの場合も、縦横（Ｘ、Ｙ）方向の各配線に対
して液晶を駆動するための信号を送り出すドライバー回
路がディスプレイ周辺に設けられている。

【０００４】このドライバー回路は通常は単結晶シリコ
ンのＭＯＳ集積回路（ＩＣ）で構成されている。このＩ
Ｃには各ディスプレイ電極に対応するパッド電極が設け
られており、この両者の間にプリント基板が介在し、先
ずＩＣのパッド電極とプリント基板を接続し、次にプリ
ント基板とディスプレイを接続していた。このプリント
基板はガラスエポキシや紙エポキシの絶縁物基板または
フレキシブルなプラスティックよりなる基板であり、そ
の占有面積はディスプレイと同じかまたはそれ以上の面
積が必要であった。また、同様に容積も相当大きくする
必要があった。

【０００５】

【発明が解決しようとする課題】このような従来のディ
スプレイは前述のような構成のため以下のような欠点を
有していた。

【０００６】すなわち、マトリクス配線のＸ方向、Ｙ
方向の表示電極またはソース（ドレイン）配線またはゲ
ート配線の数と同数の接続がプリント基板との間で行わ
れるために、実装技術上接続可能な各接続部間の間隔に
制限があるために、高精細な表示ディスプレイを作製す
ることはできなかった。

【０００７】表示ディスプレイ本体以外にプリント基
板、ＩＣおよび接続配線が必要であり、その必要面積お
よび必要容積はディスプレイ本体の数倍にも及んでい
た。

【０００８】ディスプレイ本体とプリント基板および
プリント基板とＩＣとの接続箇所が多く、しかも、かな
りの重量があるので接続部分に無理な力が加わり、接続
の信頼性が低かった。

【０００９】一方、このような、欠点を解決する方法と
して、ディスプレイ特にアクティブ素子をスイッチング
素子として使用した表示装置において、アクティブ素子
と周辺回路とを同じ基板上にＴＦＴで構成することが提
案されている。しかしながらこの構成によると前述の３
つの欠点はほぼ解決することができるが、新たに以下の
ような別の問題が発生した。

【００１０】アクティブ素子以外に周辺回路をもＴＦ
Ｔ化した為に、同一基板上に形成する素子の数が増し、
ＴＦＴの製造歩留りが低下した。従ってディスプレイの
製造歩留りも低下した。

【００１１】アクティブ素子部分の素子構造に比べ周
辺回路部分は非常に複雑な素子構造を取っている。従っ
て、回路パターンが複雑になり、製造プロセス技術もよ
り高度になり、コストが上昇する。また、当然に多層配
線部分が増し、プロセス工程数の増加とＴＦＴの製造歩
留りの低下が起こった。

【００１２】周辺回路を構成するトランジスタは早い
応答速度が要求されるため、通常は多結晶半導体を使用
していた。そのため、半導体層を多結晶化するために、
高温の処理を必要とし、高価な石英基板等を使用しなけ
ればならなかった。

【００１３】

【課題を解決するための手段】本発明は上記のような６
つ問題を適度にバランスよく解決するものであり、コス
トが低く、製造歩留りの高い液晶表示装置に関するもの
である。

【００１４】本発明によると、第１の基板および第２の
基板と、前記第１の基板と前記第２の基板との間に設け
られた電気光学変調層と、前記第１の基板上に形成され
た複数の第１の薄膜トランジスタと、前記複数の第１の
薄膜トランジスタのソースおよびドレインの一方に、そ
れぞれ接続された複数の画素電極と、前記複数の第１の
薄膜トランジスタのゲートに、それぞれ電気的に接続さ
れた複数の走査線と、前記複数の第１の薄膜トランジス
タのソースおよびドレインの他方に、それぞれ接続され
た複数のデータ線と、前記複数の第１の薄膜トランジス
タに信号を供給する、前記第１の基板上の周辺回路内に
形成された複数の第２の薄膜トランジスタと、前記第１
の基板上の前記周辺回路内に設けられた半導体チップ
と、を有する電気光学装置であって、前記周辺回路内に
形成された前記複数の第２の薄膜トランジスタは、前記
複数の第１の薄膜トランジスタと同一構造を有すること
を特徴とする電気光学装置が提供される。

【００１５】また、本発明によると、第１の基板および
第２の基板と、前記第１の基板と前記第２の基板との間
に設けられた電気光学変調層と、前記第１の基板上に形
成された複数の第１の薄膜トランジスタと、前記複数の
第１の薄膜トランジスタのソースおよびドレインの一方
に、それぞれ接続された複数の画素電極と、前記複数の
第１の薄膜トランジスタのゲートに、それぞれ電気的に
接続された複数の走査線と、前記複数の第１の薄膜トラ
ンジスタのソースおよびドレインの他方に、それぞれ接
続された複数のデータ線と、前記複数の第１の薄膜トラ
ンジスタに信号を供給する、前記第１の基板上の周辺回
路内に形成された複数の第２の薄膜トランジスタと、前
記第１の基板上の前記周辺回路内に設けられた半導体チ
ップと、を有する電気光学装置であって、前記周辺回路
内に形成された前記複数の第２の薄膜トランジスタは、
前記複数の第１の薄膜トランジスタと同一構造を有し、
前記複数の第１の薄膜トランジスタのソースおよびドレ
インならびに前記複数の第２の薄膜トランジスタのソー
スおよびドレインの酸素含有量は、７×１０¹⁹ｃｍ^-3以
下であることを特徴とする電気光学装置が提供される。

【００１６】また、本発明によると、第１の基板および
第２の基板と、前記第１の基板と前記第２の基板との間
に設けられた電気光学変調層と、前記第１の基板上に形
成された複数の第１の薄膜トランジスタと、前記複数の
第１の薄膜トランジスタのソースおよびドレインの一方
に、それぞれ接続された複数の画素電極と、前記複数の
第１の薄膜トランジスタのゲートに、それぞれ電気的に
接続された複数の走査線と、前記複数の第１の薄膜トラ
ンジスタのソースおよびドレインの他方に、それぞれ接
続された複数のデータ線と、前記複数の第１の薄膜トラ
ンジスタに信号を供給する、前記第１の基板上の周辺回
路内に形成された複数の第２の薄膜トランジスタと、前
記第１の基板上の前記周辺回路内に設けられた半導体チ
ップと、を有する電気光学装置であって、前記周辺回路
内に形成された前記複数の第２の薄膜トランジスタは、
前記複数の第１の薄膜トランジスタと同一構造を有し、
前記複数の第１の薄膜トランジスタのソースおよびドレ
インならびに前記複数の第２の薄膜トランジスタのソー
スおよびドレインの酸素含有量は、７×１０¹⁹ｃｍ^-3以
下であり、前記複数の第１の薄膜トランジスタのチャネ
ル領域および前記複数の第２の薄膜トランジスタのチャ
ネル領域の酸素含有量は、５×１０²¹ｃｍ^-3以下である
ことを特徴とする電気光学装置が提供される。

【００１７】すなわち、複数のゲート線、複数のソース
（ドレイン）線および薄膜トランジスタを有する画素マ
トリクスが形成された第１の基板と前記第１の基板に対
抗して配置された第２の基板と前記一対の基板間に保持
された液晶組成物よりなる電気光学装置であって、前記
第１の基板上に形成されるＸまたはＹ方向のマトリクス
配線に接続されている周辺回路のうちの少なくとも一部
の周辺回路を前記画素に接続されたアクティブ素子と同
様の構造の薄膜トランジスタとし、残りの周辺回路は半
導体チップで構成されているものである。

【００１８】また、ＴＦＴ化しない残りの周辺回路とし
てのＩＣと基板との接続はＩＣチップを直接基板上に設
けて、各接続端子と接続するＣＯＧ法やＩＣチップを１
個毎にフレキシブルな有機樹脂基板上に設け、その樹脂
基板とディスプレイ基板とを接続しするＴＡＢ法によ
り、実現できる。

【００１９】すなわち、本発明は液晶表示装置の周辺回
路の全てをＴＦＴ化するのでなく、素子構造の簡単な部
分のみ、または素子数の少ない機能部分のみ、または汎
用のＩＣが入手しにくい回路部分のみ、さらにはＩＣの
コストが高い部分のみをＴＦＴ化して、液晶表示装置の
製造歩留りを向上させるとともに、製造コストを下げる
ことができる。

【００２０】また、周辺回路の一部をＴＦＴ化すること
により、従来では相当な数が必要であった外付けのＩＣ
の数を減らし、製造コストを下げることができる。

【００２１】さらにまた、アクティブ素子と周辺回路を
同じプロセスにて作成した相補型構成（ＣＴＦＴ）の薄
膜トランジスタとすると、画素駆動の能力が向上し、周
辺回路に冗長性を与えることができ、余裕のある液晶表
示装置の駆動を行うことができた。

【００２２】また、周辺回路全部をＴＦＴ化するとディ
スプレイ用の基板の寸法をＸ方向およびＹ方向の両方に
大きくする必要があり表示装置全体の専有面積が大きく
なるが、一部のみをＴＦＴ化するとほんの少しだけ基板
を大きくするだけですみ、表示装置を使用するコンピュ
ーターや装置の外形寸法に容易にあわせることができか
つ専有面積と専有容積の少ない表示装置を実現できる。

【００２３】周辺回路中の素子構造が複雑である部分、
例えば、多層配線が必要な素子構造やアンプの機能を持
たせた部分等をＴＦＴ化するのに高度な作製技術が必要
になるが、一部をＴＦＴ化することで、技術的に難しい
部分は従来のＩＣを使用し、簡単な素子構造あるいは単
純な機能の部分をＴＦＴ化でき、低コストで高い歩留り
で表示装置を実現できる。

【００２４】また、一部のみＴＦＴ化することで、周辺
回路部分の薄膜トランジスタの数を相当減らすことがで
きる、単純にＸ方向、Ｙ方向の周辺回路の機能が同じ場
合はほぼその数は半数となる。このように、ＴＦＴ化す
る素子数を減らすことで、基板の製造歩留りを向上させ
ることができ、かつ基板の面積、容積を減少できた表示
装置を低コストで実現することが可能となった。

【００２５】さらに、ＴＦＴに使用される半導体層を従
来から使用されている、多結晶またはアモルファス半導
体ではなく、新しい概念のセミアモルファス半導体を使
用することで、低温で作製ができ、しかも、キャリアの
移動度の非常に大きい、応答速度の早いＴＦＴを実現す
ることができる。

【００２６】このセミアモルファス半導体とは、ＬＰＣ
ＶＤ法、スパッタ法あるいはＰＣＶＤ法等により膜形成
の後に熱結晶化処理を施して得られるが、以下にはスパ
ッタ法を例にとり説明をする。

【００２７】すなわちスパッタ法において単結晶のシリ
コン半導体をターゲットとし、水素とアルゴンとの混合
気体でスパッタをすると、アルゴンの重い原子のスパッ
タ（衝撃）によりターゲットからは原子状のシリコンが
離れ、被形成面を有する基板上に飛しょうするが、同時
に数十〜数十万個の原子が固まった塊がクラスタとして
ターゲットから離れ、被形成面に飛しょうする。

【００２８】この飛しょう中は、水素がこのクラスタの
外周辺の珪素の不対結合手と結合し、結合した状態で被
形成面上に秩序性の比較的高い領域として作られる。す
なわち、被膜形成面上には秩序性の高い、かつ周辺にSi
-H結合を有するクラスタと純粋のアモルファス珪素との
混合物の状態を実現する。これを４５０℃〜７００℃の
非酸化性気体中での熱処理により、クラスタの外周辺の
Si-H結合は他のSi-H結合と反応し、Si-Si結合を作る。

【００２９】この結合はお互い引っぱりあうと同時に、
秩序性の高いクラスタはより高い秩序性の高い状態、す
なわち結晶化に相を移そうとする。しかし、隣合ったク
ラスタ間は、互いに結合したSi-Si がそれぞれのクラス
タ間を引っぱりあう。その結果は、結晶は格子歪を持ち
レーザラマンでの結晶ピークは単結晶の520cm^-1より低
波数側にずれて測定される。

【００３０】また、このクラスタ間のSi-Si結合は互い
のクラスタをアンカリング（連結）するため、各クラス
タでのエネルギバンドはこのアンカリングの個所を経て
互いに電気的に連結しあえる。そのため結晶粒界がキャ
リアのバリアとして働く多結晶シリコンとは根本的に異
なり、キャリア移動度も10〜200cm²/V Secを得ることが
できる。

【００３１】つまり、かるる定義に基づくセミアモルフ
ァス半導体は見掛け上結晶性を持ちながらも、電気的に
は結晶粒界が実質的にない状態を予想できる。もちろ
ん、アニール温度がシリコン半導体の場合の４５０℃〜
７００℃という中温アニールではなく、１０００℃また
はそれ以上の結晶成長をともなう結晶化をさせる時はこ
の結晶成長により、膜中の酸素等が粒界に折出し、バリ
アを作ってしまう。これは、単結晶と同じ結晶と粒界の
ある材料（多結晶）である。

【００３２】また、この半導体におけるクラスタ間のア
ンカリングの程度をより大きくすると、よりキャリア移
動度は大きくなる。このためにはこの膜中にある酸素量
を７×10¹⁹cm^-3好ましくは１×10¹⁹cm^-3以下にすると、
さらに６００℃よりも低い温度で結晶化ができるに加え
て、高いキャリア移動度を得ることができる。

【００３３】

【実施例１】本実施例では図１に示すようなｍ×ｎの回
路構成の液晶表示装置を用いて説明を行う。すなわち図
１のＸ方向の配線に接続された周辺回路部分のうちアナ
ログスイッチアレー回路部分１のみを画素６に設けられ
たアクティブ素子と同様にＴＦＴ化５し、Ｙ方向配線に
接続された周辺回路部分もアナログスイッチアレー回路
部分２のみをＴＦＴ化しその他の周辺回路部分はＩＣ４
で、ＣＯＧ法により基板に接続している。ここで、ＴＦ
Ｔ化した周辺回路部分は画素に設けられたアクティブ素
子と同様にＣＴＦＴ（相補型構成）として形成してあ
る。

【００３４】この回路構成に対応する実際の電極等の配
置構成を図２に示している。図２は説明を簡単にする為
２×２に相当する部分のみ記載されている。

【００３５】まず、本実施例で使用する液晶表示装置上
のＴＦＴの作製方法を図３を使用して説明する。図３
（Ａ）において、石英ガラス等の高価でない７００℃以
下、例えば約６００℃の熱処理に耐え得るガラス５０上
にマグネトロンＲＦ（高周波)スパッタ法を用いてブロ
ッキング層５１としての酸化珪素膜を１０００〜３００
０Åの厚さに作製する。プロセス条件は酸素１００％雰
囲気、成膜温度１５℃、出力４００〜８００Ｗ、圧力
０．５Ｐａとした。タ−ゲットに石英または単結晶シリ
コンを用いた成膜速度は３０〜１００Å／分であった。

【００３６】この上にシリコン膜をＬＰＣＶＤ（減圧気
相）法、スパッタ法またはプラズマＣＶＤ法により形成
した。減圧気相法で形成する場合、結晶化温度よりも１
００〜２００℃低い４５０〜５５０℃、例えば５３０℃
でジシラン(Si₂H₆) またはトリシラン(Si₃H₈) をＣＶＤ
装置に供給して成膜した。反応炉内圧力は３０〜３００
Ｐａとした。成膜速度は５０〜２５０Å/ 分であった。
ＮＴＦＴとＰＴＦＴとのスレッシュホ−ルド電圧（Ｖt
h）に概略同一に制御するため、ホウ素をジボランを用
いて１×10¹⁵〜１×10¹⁸cm^-3の濃度として成膜中に添加
してもよい。

【００３７】スパッタ法で行う場合、スパッタ前の背圧
を１×10^-5Ｐａ以下とし、単結晶シリコンをタ−ゲット
として、アルゴンに水素を２０〜８０％混入した雰囲気
で行った。例えばアルゴン２０％、水素８０％とした。
成膜温度は１５０℃、周波数は１３．５６ＭＨｚ、スパ
ッタ出力は４００〜８００Ｗ、圧力は０．５Ｐａであっ
た。

【００３８】プラズマＣＶＤ法により珪素膜を作製する
場合、温度は例えば３００℃とし、モノシラン(SiH4)ま
たはジシラン(Si₂H₆) を用いた。これらをＰＣＶＤ装置
内に導入し、１３．５６ＭＨｚの高周波電力を加えて成
膜した。

【００３９】これらの方法によって形成された被膜は、
酸素が５×10²¹cm^-3以下であることが好ましい。この酸
素濃度が高いと、結晶化させにくく、熱アニ−ル温度を
高くまたは熱アニ−ル時間を長くしなければならない。
また少なすぎると、バックライトによりオフ状態のリ−
ク電流が増加してしまう。そのため４×10¹⁹〜４×10 ²¹
cm^-3の範囲とした。水素は４×10²⁰cm^-3であり、珪素４
×10²²cm^-3として比較すると１原子％であった。また、
ソ−ス、ドレインに対してより結晶化を助長させるた
め、酸素濃度を７×10¹⁹cm^-3以下、好ましくは１×10¹⁹
cm^-3以下とし、ピクセル構成するＴＦＴのチャネル形成
領域のみに酸素をイオン注入法により５×10²⁰〜５×10
²¹cm^-3となるように添加してもよい。その時周辺回路を
構成するＴＦＴには光照射がなされないため、この酸素
の混入をより少なくし、より大きいキャリア移動度を有
せしめることは、高周波動作をさせるためる有効であ
る。

【００４０】次に、アモルファス状態の珪素膜を５００
〜５０００Å、例えば１５００Åの厚さに作製の後、４
５０〜７００℃の温度にて１２〜７０時間非酸化物雰囲
気にて中温の加熱処理、例えば水素雰囲気下にて６００
℃の温度で保持した。珪素膜の下の基板表面にアモルフ
ァス構造の酸化珪素膜が形成されているため、この熱処
理で特定の核が存在せず、全体が均一に加熱アニ−ルさ
れる。即ち、成膜時はアモルファス構造を有し、また水
素は単に混入しているのみである。

【００４１】アニ−ルにより、珪素膜はアモルファス構
造から秩序性の高い状態に移り、一部は結晶状態を呈す
る。特にシリコンの成膜後の状態で比較的秩序性の高い
領域は特に結晶化をして結晶状態となろうとする。しか
しこれらの領域間に存在する珪素により互いの結合がな
されるため、珪素同志は互いにひっぱりあう。レ−ザラ
マン分光により測定すると単結晶の珪素のピ−ク５２２
cm^-1より低周波側にシフトしたピ−クが観察される。そ
れの見掛け上の粒径は半値巾から計算すると、５０〜５
００Åとマイクロクリスタルのようになっているが、実
際はこの結晶性の高い領域は多数あってクラスタ構造を
有し、各クラスタ間は互いに珪素同志で結合（アンカリ
ング) がされたセミアモルファス構造の被膜を形成させ
ることができた。

【００４２】結果として、被膜は実質的にグレインバウ
ンダリ（以下ＧＢという）がないといってもよい状態を
呈する。キャリアは各クラスタ間をアンカリングされた
個所を通じ互いに容易に移動し得るため、いわゆるGBの
明確に存在する多結晶珪素よりも高いキャリア移動度と
なる。即ちホ−ル移動度（μｈ）＝１０〜２００cm²／
ＶＳｅｃ、電子移動度（μe ）＝１５〜３００cm² ／Ｖ
Ｓｅｃが得られる。

【００４３】他方、上記の如き中温でのアニ−ルではな
く、９００〜１２００℃の高温アニ−ルにより被膜を多
結晶化すると、核からの固相成長により被膜中の不純物
の偏析がおきて、ＧＢには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、ＧＢでのバリ
ア（障壁）を作ってそこでのキャリアの移動を阻害して
しまう。結果として１０cm²/Vsec以上の移動度がなかな
か得られないのが実情である。即ち、本実施例ではかく
の如き理由により、セミアモルファスまたはセミクリス
タル構造を有するシリコン半導体を用いている。

【００４４】図３(A) において、珪素膜を第１のフォト
マスクにてフォトエッチングを施し、ＰＴＦＴ用の領
域２２（チャネル巾２０μm)を図面の右側に、ＮＴＦＴ
用の領域１３を左側に作製した。

【００４５】この上に酸化珪素膜をゲイト絶縁膜として
５００〜２０００Å例えば１０００Åの厚さに形成し
た。これはブロッキング層としての酸化珪素膜の作製と
同一条件とした。この成膜中に弗素を少量添加し、ナト
リウムイオンの固定化をさせてもよい。

【００４６】この後、この上側にリンが１〜５×10²¹cm
^-3の濃度に入ったシリコン膜またはこのシリコン膜とそ
の上にモリブデン(Mo)、タングステン(W),MoSi2 または
WSi2との多層膜を形成した。これを第２のフォトマスク
にてパタ−ニングして図３(B) を得た。ＰＴＦＴ用の
ゲイト電極５５、ＮＴＦＴ用のゲイト電極５６を形成し
た。例えばチャネル長１０μｍ、ゲイト電極としてリン
ド−プ珪素を０．２μｍ、その上にモリブデンを０．３
μｍの厚さに形成した。 図３（Ｃ）において、フォト
レジスト５７をフォトマスクを用いて形成し、ＰＴＦ
Ｔ用のソ−ス５９ドレイン５８に対し、ホウ素を１〜５
×１０¹⁵cm^-2のド−ズ量でイオン注入法により添加し
た。 次に図３（Ｄ）の如く、フォトレジスト６１をフ
ォトマスクを用いて形成した。ＮＴＦＴ用のソ−ス６
４、ドレイン６２としてリンを１〜５×１０¹⁵cm^-2のド
ーズ量でイオン注入法により添加した。

【００４７】これらはゲイト絶縁膜５４を通じて行っ
た。しかし図３（Ｂ）において、ゲイト電極５５、５６
をマスクとしてシリコン膜上の酸化珪素を除去し、その
後、ホウ素、リンを直接珪素膜中にイオン注入してもよ
い。

【００４８】次に、６００℃にて１０〜５０時間再び加
熱アニ−ルを行った。ＰＴＦＴのソ−ス５９、ドレイン
５８ＮＴＦＴのソ−ス６４、ドレイン６２を不純物を活
性化してＰ+ 、Ｎ+ として作製した。またゲイト電極５
５、５６下にはチャネル形成領域６０、６３がセミアモ
ルファス半導体として形成されている。

【００４９】かくすると、セルフアライン方式でありな
がらも、７００℃以上にすべての工程で温度を加えるこ
とがなくＣ／ＴＦＴを作ることができる。そのため、基
板材料として、石英等の高価な基板を用いなくてもよ
く、大画素の液晶表示装置にきわめて適したプロセスで
ある。

【００５０】本実施例では熱アニ−ルは図３（Ａ）、
（Ｄ）で２回行った。しかし図３（Ａ）のアニ−ルは求
める特性により省略し、双方を図３（Ｄ）のアニ−ルに
より兼ね製造時間の短縮を図ってもよい。図４（Ａ）に
おいて、層間絶縁物６５を前記したスパッタ法により酸
化珪素膜の形成として行った。この酸化珪素膜の形成は
ＬＰＣＶＤ法、光ＣＶＤ法、常圧ＣＶＤ法を用いてもよ
い。例えば０．２〜0.６μｍの厚さに形成し、その後、
フォトマスクを用いて電極用の窓６６を形成した。さ
らに、これら全体にアルミニウムをスパッタ法により形
成し、リ−ド７１、７２およびコンタクト６７、６８を
フォトマスクを用いて作製した後、表面を平坦化用有
機樹脂６９例えば透光性ポリイミド樹脂を塗布形成し、
再度の電極穴あけをフォトマスクにて行った。

【００５１】図４（Ｂ）に示す如く２つのＴＦＴを相補
型構成とし、かつその出力端を液晶装置の一方の画素の
電極を透明電極としてそれに連結するため、スパッタ法
によりＩＴＯ（インジュ−ム・スズ酸化膜）を形成し
た。それをフォトマスクによりエッチングし、電極７
０を構成させた。このＩＴＯは室温〜１５０℃で成膜
し、２００〜４００℃の酸素または大気中のアニ−ルに
より成就した。かくの如くにしてＰＴＦＴ２２とＮＴＦ
Ｔ１３と透明導電膜の電極７０とを同一ガラス基板５０
上に作製した。得られたＴＦＴの電気的な特性はＰＴＦ
Ｔで移動度は２０（cm²/Vs）、Ｖthは−5.９（Ｖ）で、
ＮＴＦＴで移動度は４０（cm²/Vs）、Ｖthは5.０（Ｖ）
であった。

【００５２】この液晶表示装置の画素部分の電極等の配
置を図２に示している。ＮＴＦＴ１３を第１の走査線１
５とデータ線２１との交差部に設け、第１の走査線１５
とデータ線１４との交差部にも他の画素用のＮＴＦＴが
同様に設けられている。一方ＰＴＦＴは第２の走査線１
８とデータ線２１との交差部に設けられている。また、
隣接した他の第１の走査線１６とデータ線２１との交差
部には、他の画素用のＮＴＦＴが設けられている。この
ようなＣ／ＴＦＴを用いたマトリクス構成を有せしめ
た。ＮＴＦＴ１３は、ドレイン６４の入力端のコンタク
トを介し第１の走査線１５に連結され、ゲイト５６は多
層配線形成がなされたデータ線２１に連結されている。
ソ−ス６２の出力端はコンタクトを介して画素の電極１
７に連結している。

【００５３】他方、ＰＴＦＴ２２はドレイン５８の入力
端がコンタクトを介して第２の走査線１８に連結され、
ゲイト５５はデータ線２１に、ソ−ス５９の出力端はコ
ンタクトを介してＮＴＦＴと同様に画素電極１７に連結
している。かくして一対の走査線１５、１８に挟まれた
間（内側) に、透明導電膜よりなる画素２３とＣ／ＴＦ
Ｔとにより１つのピクセルを構成せしめた。かかる構造
を左右、上下に繰り返すことにより、２×２のマトリク
スをそれを拡大した６４０×４８０、１２８０×９６０
といった大画素の液晶表示装置とすることができる。

【００５４】このようにスィッチング素子と同じプロセ
スで作製されたＮＴＦＴ１３とＰＴＦＴ２２とが設けら
れたＣＭＯＳ構成となっている。

【００５５】上記のようにして、片方の基板を完成し、
他方の基板と従来よりの方法で貼り合わせ、ＳＴＮ液晶
を基板間に注入する。次に、残りの周辺回路として、Ｉ
Ｃ４を使用する。このＩＣ４はＣＯＧにより基板のＸ方
向の配線およびＹ方向の配線の各々と接続されている。
このＩＣ４には外部から電源、データの供給の為の接続
リードが各々に接続されているだけで、基板の一辺全て
に接続の為のＦＰＣが張りつけられているようなことは
なく、接続部分の数が相当減り信頼性が向上する。上記
のようにして、液晶表示装置を完成した。

【００５６】本実施例においては、Ｘ方向側の周辺回路
のうちアナログスイッチアレー部分１のみをＹ方向側の
周辺回路のうちアナログスイッチアレー部分２のみをＴ
ＦＴ化し、スィッチング素子と同じプロセスでＣ／ＴＦ
Ｔ化し、残りの周辺回路部分をＩＣ４で構成したが、特
にこの構成に限定されることはなく、ＴＦＴ化する際の
歩留り、ＴＦＴ化する際のプロセス技術上の問題等を考
慮して、よりＴＦＴ化が簡単な部分のみをＴＦＴ化すれ
ばよい。

【００５７】本実施例では半導体膜として、セミアモル
ファス半導体を使用したので、その移動度は非単結晶半
導体を使用したＴＦＴに比べて１０倍以上の値が得られ
ている。そのため、早い応答速度を必要とされる周辺の
回路のＴＦＴにも、十分使用でき、従来のように、周辺
回路部分のＴＦＴを特別に結晶化処理する必要もなくア
クティブ素子と同じプロセスで作成することができた。

【００５８】また、液晶の画素に接続されたアクティブ
素子として、Ｃ／ＴＦＴ構成としたので、動作マージン
が拡大し、画素の電位がふらつくことはなく一定の表示
レベルを確保でき、また一方のＴＦＴが不良でも特に目
立った欠陥表示都ならない等の利点があった。

【００５９】

【実施例２】本実施例の液晶表示装置の概略外観図を図
５に示す。基本的な回路等は実施例１と全く同じであ
る。図５において、Ｙ方向の配線に接続された周辺回路
のうちＩＣ４で構成されている部分は、ＣＯＧ法によ
り、基板上に直接ＩＣが形成されている。このＩＣ４は
基板の上下の部分に分けて設けられている。

【００６０】この場合ＩＣ４のパッド電極とＹ方向配線
との接続にいて、ＩＣを片側のみに形成した場合に比べ
てより間隔を狭くできる。その為より高精細な表示画素
を設計できる特徴をもつ。さらに、基板上にＩＣを設け
たので、その容積は殆ど増すことがなく、より薄型の液
晶表示装置を提供することができた。

【００６１】上記の実施例において、アクティブ素子の
ＴＦＴはいずれもＣＭＯＳ構成としたが、特にこの構成
に限定されることはなく、ＮＴＦＴ、ＰＴＦＴのみで構
成してもよい、その場合は周辺回路の構成がより素子数
が増すことになる。

【００６２】また、基板上にＴＦＴを形成する位置をＸ
方向またはＹ方向の配線と繋がっている一方側のみでは
なく、もう一方の側にもＴＦＴを形成して、交互にＴＦ
Ｔを接続し、ＴＦＴの密度を半分として、ＴＦＴの製造
歩留りを向上させることを実現した。

【００６３】

【発明の効果】本発明により、液晶表示を外部の接続技
術上の制限の為に高精細化できないことはなくなった。
また、Ｘ方向の配線またはＹ方向の配線と外部の周辺回
路との不要な接続を極力へらせることができたので、接
続部分での信頼性が向上した。

【００６４】一部の周辺回路のみをＴＦＴ化するため、
ディスプレイ基板自身の専有面積をへらすことができ、
かつ必要とされる寸法形状に自由に基板の設計ができ
る。また、ＴＦＴの製造上の問題を回避して、製造歩留
りの高い部分のみをＴＦＴ化できる。よって、製造コス
トを下げることができた。

【００６５】ＴＦＴに使用する半導体膜として、セミア
モルファス半導体を使用したので、周辺回路用にも十分
使用できる応答速度が得られ、アクティブ素子の作成プ
ロセスのまま特別な処理をすることもなく、周辺回路用
のＴＦＴを同時に作成することができた。

【００６６】本発明は相補型のＴＦＴをマトリクス化さ
れた各画素に連結することにより、 しきい値の明確化 スイッチング速度の増加 動
作マ−ジンの拡大 不良ＴＦＴが一部にあってもその
補償をある程度行うことができる。 作製に必要なフ
ォトマスク数はＮＴＦＴのみの従来例に比べて２回多く
なるのみである。キャリアの移動度がアモルファス珪
素を用いた場合に比べ１０倍以上も大きいため、ＴＦＴ
の大きさを小さくでき、１つのピクセル内に２つのＴＦ
Ｔをつけても開口率の減少をほとんど伴わない。 とい
う多くの特長を有する。

【００６７】そのため、これまでのＮＴＦＴのみを用い
るアクティブＴＦＴ液晶装置に比べて、数段の製造歩留
まりと画面の鮮やかさを成就できるようになった。

【図面の簡単な説明】

【図１】ｍ×ｎの回路構成の液晶表示装置を示す図。

【図２】液晶表示装置の画素部分の配置の様子を示す
図。

【図３】ＴＦＴの作製工程の概略を示す図。

【図４】ＴＦＴの作製工程の概略を示す図。

【図５】他の実施例を示す図。

【符号の説明】

１、２・・・・・周辺回路 ４・・・・・・・・・・ＩＣ ５・・・・・・・・・・ＴＦＴ化した周辺回路 ６・・・・・・・・・・画素 １３・・・・・・・・・ＮＴＦＴ ２２・・・・・・・・・ＰＴＦＴ

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１の基板および第２の基板と、 前記第１の基板と前記第２の基板との間に設けられた電
   気光学変調層と、 前記第１の基板上に形成された複数の第１の薄膜トラン
   ジスタと、 前記複数の第１の薄膜トランジスタのソースおよびドレ
   インの一方に、それぞれ接続された複数の画素電極と、 前記複数の第１の薄膜トランジスタのゲートに、それぞ
   れ電気的に接続された複数の走査線と、 前記複数の第１の薄膜トランジスタのソースおよびドレ
   インの他方に、それぞれ接続された複数のデータ線と、 前記複数の第１の薄膜トランジスタに信号を供給する、
   前記第１の基板上の周辺回路内に形成された複数の第２
   の薄膜トランジスタと、 前記第１の基板上の前記周辺回路内に設けられた半導体
   チップと、を有する電気光学装置であって、 前記周辺回路内に形成された前記複数の第２の薄膜トラ
   ンジスタは、前記複数の第１の薄膜トランジスタと同一
   構造を有することを特徴とする電気光学装置。
2. 【請求項２】第１の基板および第２の基板と、 前記第１の基板と前記第２の基板との間に設けられた電
   気光学変調層と、 前記第１の基板上に形成された複数の第１の薄膜トラン
   ジスタと、 前記複数の第１の薄膜トランジスタのソースおよびドレ
   インの一方に、それぞれ接続された複数の画素電極と、 前記複数の第１の薄膜トランジスタのゲートに、それぞ
   れ電気的に接続された複数の走査線と、 前記複数の第１の薄膜トランジスタのソースおよびドレ
   インの他方に、それぞれ接続された複数のデータ線と、 前記複数の第１の薄膜トランジスタに信号を供給する、
   前記第１の基板上の周辺回路内に形成された複数の第２
   の薄膜トランジスタと、 前記第１の基板上の前記周辺回路内に設けられた半導体
   チップと、を有する電気光学装置であって、 前記周辺回路内に形成された前記複数の第２の薄膜トラ
   ンジスタは、前記複数の第１の薄膜トランジスタと同一
   構造を有し、 前記複数の第１の薄膜トランジスタのソースおよびドレ
   インならびに前記複数の第２の薄膜トランジスタのソー
   スおよびドレインの酸素含有量は、７×１０¹⁹ｃｍ^-3以
   下であることを特徴とする電気光学装置。
3. 【請求項３】第１の基板および第２の基板と、 前記第１の基板と前記第２の基板との間に設けられた電
   気光学変調層と、 前記第１の基板上に形成された複数の第１の薄膜トラン
   ジスタと、 前記複数の第１の薄膜トランジスタのソースおよびドレ
   インの一方に、それぞれ接続された複数の画素電極と、 前記複数の第１の薄膜トランジスタのゲートに、それぞ
   れ電気的に接続された複数の走査線と、 前記複数の第１の薄膜トランジスタのソースおよびドレ
   インの他方に、それぞれ接続された複数のデータ線と、 前記複数の第１の薄膜トランジスタに信号を供給する、
   前記第１の基板上の周辺回路内に形成された複数の第２
   の薄膜トランジスタと、 前記第１の基板上の前記周辺回路内に設けられた半導体
   チップと、を有する電気光学装置であって、 前記周辺回路内に形成された前記複数の第２の薄膜トラ
   ンジスタは、前記複数の第１の薄膜トランジスタと同一
   構造を有し、 前記複数の第１の薄膜トランジスタのソースおよびドレ
   インならびに前記複数の第２の薄膜トランジスタのソー
   スおよびドレインの酸素含有量は、７×１０¹⁹ｃｍ^-3以
   下であり、 前記複数の第１の薄膜トランジスタのチャネル領域およ
   び前記複数の第２の薄膜トランジスタのチャネル領域の
   酸素含有量は、５×１０²¹ｃｍ^-3以下であることを特徴
   とする電気光学装置。