WO2014036811A1 - 液晶显示面板及其栅极驱动电路 - Google Patents

液晶显示面板及其栅极驱动电路 Download PDF

Info

Publication number
WO2014036811A1
WO2014036811A1 PCT/CN2013/071007 CN2013071007W WO2014036811A1 WO 2014036811 A1 WO2014036811 A1 WO 2014036811A1 CN 2013071007 W CN2013071007 W CN 2013071007W WO 2014036811 A1 WO2014036811 A1 WO 2014036811A1
Authority
WO
WIPO (PCT)
Prior art keywords
field effect
effect transistor
gate
signal
drain
Prior art date
Application number
PCT/CN2013/071007
Other languages
English (en)
French (fr)
Inventor
周秀峰
徐正兴
Original Assignee
深圳市华星光电技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN201210327273.8A external-priority patent/CN102831873B/zh
Application filed by 深圳市华星光电技术有限公司 filed Critical 深圳市华星光电技术有限公司
Publication of WO2014036811A1 publication Critical patent/WO2014036811A1/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes

Definitions

  • Liquid crystal display panel and gate drive circuit thereof Liquid crystal display panel and gate drive circuit thereof
  • the present invention relates to a liquid crystal display panel, and more particularly to a liquid crystal display panel and a gate driving circuit thereof. Background technique
  • Liquid crystal display has the advantages of low radiation, small size and low energy consumption. It has gradually replaced the traditional cathode ray tube (CRT) display, so it is widely used in notebook computers and individuals. Information products such as digital assistants (PDAs), flat-screen TVs, or mobile phones.
  • the conventional liquid crystal display adopts an external driving chip to drive pixels on the panel to display images, but in order to reduce the number of components and reduce the manufacturing cost, in recent years, the structure of the driving circuit is directly developed on the display panel, for example, the application will
  • the gate drive circuit is integrated with the technology of a liquid crystal panel (Gate On Array; G0A).
  • the liquid crystal display device 100 includes a source driving circuit 110, a gate driving circuit 120, a timing controller 130, a plurality of data lines DL (1) to DL (M), and a plurality of gate lines GL (1) to GL. (N) , and a pixel matrix.
  • the pixel matrix includes a plurality of pixel units PX, and each of the pixel units PX includes a thin film transistor (TFT) switching TFT, a liquid crystal capacitor CLC, and a storage capacitor CST, respectively coupled to the corresponding data lines and phases.
  • TFT thin film transistor
  • CLC liquid crystal capacitor
  • CST storage capacitor
  • the timing control circuit 130 can generate signals required for the operation of the source driving circuit 110 and the gate driving circuit 120, such as the start pulse signal VST and the frequency signals CK, XCK.
  • the source driving circuit 110 can generate data driving corresponding to the display image.
  • the gate driving circuit 120 includes a plurality of cascaded shift buffer units SR(1) to SR(N), and the output terminals OUT(1) to OUT(N) are respectively coupled to the corresponding gate lines GL ( 1) ⁇ GL (N), according to the frequency signal CK, XCK and the start pulse signal VST, sequentially output the gate drive signals SG (1) ⁇ SG (N) required to turn on the transistor switch.
  • the shift buffer units SR (1) to SR (N) generally use large-sized output thin film transistors.
  • Taiwan Patent Publication No. 201112211 shows only a partial structure of the liquid crystal display device 200, and includes a plurality of gate lines GL (1) to GL (N), a gate driving circuit 210, and a timing controller 220.
  • the gate lines GL (1) to GL (N) are provided in the display region 230 of the liquid crystal display device 200, and the pixels can be driven in accordance with the gate driving signals GS (1) to GS (N), respectively.
  • the gate driving circuit 210 is disposed in the non-display area 240 of the liquid crystal display device 200, and includes a plurality of stages of shift buffer units SR (1) to SR (N), which can be generated according to the start pulse signal VST generated by the timing controller 220. (l) and the frequency signals CK, XCK to output the gate drive signals SG (1) SG SG (N) to the corresponding gate lines GL (1) GL GL (N), where N is a positive integer! :.
  • the liquid crystal display device 200 adopts a single-sided layout single-ended driving architecture, that is, the gate driving circuit 210 is disposed on the gate line GL (1). ⁇ GL (N) on one side, and drive the gate lines GL (1) ⁇ GL (N) from the same side.
  • Fig. 3 is a timing chart of the prior art liquid crystal display device 200 in operation.
  • the first stage shift buffer unit SR(1) outputs the first stage gate drive signal GS(1) according to the start pulse signal VST(1) generated by the timing controller 220
  • the second stage to the Nth stage shift buffer units SR (2) to SR (N) are respectively based on the start pulse signal VST generated by the previous stage shift buffer units SR (1) to SR (N-1) ( 2) ⁇ VST (N) to output the second to Nth gate drive signals SG (2) to SG (N).
  • Fig. 3 is a timing chart showing the start pulse signals VST (1) to VST (N) when the liquid crystal display device 200 displays two adjacent pictures F (N) and F (N + 1) in a plurality of pictures.
  • G0A Gate on Array I GIP: Gate in panel
  • TFT-LCD liquid crystal display device
  • G0A Gate on Array I GIP: Gate in panel
  • IC integrated circuit
  • a general G0A circuit outputs a gate signal (Gate l ine signal), which requires at least one shift register to be implemented. Therefore, N gate lines (gate l ine) require more than N shifts.
  • a shift register is used to form a completed circuit loop structure. The external signal line also makes the signal power consumption and delay more serious because it needs to enter more than N shift registers at the same time.
  • the present invention provides a liquid crystal display panel comprising:
  • N/2+1 serially connected first shift buffer units for outputting N gate signals to N gate lines, wherein N of the N gate lines is an even number greater than 2.
  • the N/2th first shift buffer unit externally inputs an Nth start pulse signal, a plurality of frequency signals, a turn-off voltage signal, and an N+1th gate signal, and outputs an Nth gate Signal, N+2 start pulse signals and N-1th gate signal.
  • the N/2th first shift buffer unit includes:
  • the field effect transistors T1 and T15 are both pull-up units for outputting the Nth gate signal and the N-1th gate signal; the field effect transistor T4 is a carry unit for outputting the ⁇ +2 start pulses Signal
  • Field effect transistors ⁇ 2, ⁇ 6, ⁇ 8 and Tl l which are holding cells, keep the output of the gate signal at the desired level Potential
  • Field effect transistors T3, T5, T12, T13 and ⁇ 16 which are all discharge cells, pull a high potential to a low potential; field effect transistor ⁇ 14, which is a discharge reset unit;
  • Field effect transistor ⁇ 10 which provides a buffering effect for the incoming signal of the initial pulse signal
  • the gate of the field effect transistor T1 is connected to the gate of the field effect transistor T2, the drain of the field effect transistor T1, the gate of the field effect transistor T15, and the gate effect of the field effect transistor T1.
  • the drain of the transistor T5, the gate of the field effect transistor T4, the drain of the field effect transistor T11, the source of the field effect transistor T13, the drain of the field effect transistor T14, and the source of the field effect transistor T10 are connected.
  • the drain of the transistor T1 is connected to the drains of the field effect transistors ⁇ 4 and ⁇ 6, the gates of the field effect transistors T8 and Ti1, and the gate of the field effect transistor T2 is connected to the source of the field effect transistor T6.
  • the source of the transistor T2 is connected to the sources of the field effect transistors T16, ⁇ 5, ⁇ 7, ⁇ 9, ⁇ 12, T14, the gate of the field effect transistor ⁇ 3 is connected to the gate of the field effect transistor ⁇ 5, and the gate of the field effect transistor ⁇ 6
  • the pole is connected to the source of the field effect transistor ⁇ 8, the drain of the field effect transistor ⁇ 9, and the gate of the field effect transistor ⁇ 7 and the field effect transistor ⁇
  • the gate of 9, the source of the field effect transistor T11, the drain of the field effect transistor T12 are connected, the gate of the field effect transistor T10 is connected to the drains of the field effect transistors T10, T13, and the gate of the field effect transistor T12
  • the gates of the field effect transistors T13, T16 are connected, and the source of the field effect transistor T15 is connected to the drain of the field effect transistor T16.
  • the present invention also provides a liquid crystal display panel comprising the above gate driving circuit, wherein the gate driving circuit is a first gate driving circuit.
  • the second/second first shift buffer unit externally inputs a second start pulse signal, a plurality of frequency signals, a turn-off voltage signal, and an N+1th gate signal, and outputs a second gate Signal, ⁇ +2 start pulse signals and N-1th gate signal.
  • the first 1/2 of the first shift buffer unit includes:
  • the field effect transistors T1 and T15 are both pull-up units to output the second gate signal and the N-1th gate signal; the field effect transistor ⁇ 4, which is a carry unit, to output the ⁇ +2 start pulses Signal
  • Field effect transistors ⁇ 2, ⁇ 6, ⁇ 8, and Tl l are all holding cells that maintain the output of the gate signal at a desired potential
  • Field effect transistors T3, T5, T12, T13 and ⁇ 16 which are all discharge cells, pull a high potential to a low potential; field effect transistor ⁇ 14, which is a discharge reset unit;
  • Field effect transistor ⁇ 10 which provides a buffering effect for the incoming signal of the initial pulse signal
  • the gate of the field effect transistor T1 is connected to the gate of the field effect transistor T2, the drain of the field effect transistor T1, the gate of the field effect transistor T15, and the gate effect of the field effect transistor T1.
  • Transistor ⁇ 5 The drain, the gate of the field effect transistor T4, the drain of the field effect transistor T11, the source of the field effect transistor T13, the drain of the field effect transistor T14, the source of the field effect transistor T10, and the field effect transistor T1
  • the drains are respectively connected to the drains of the field effect transistors T4 and T6, the gates of the field effect transistors T8 and Ti1, and the gate of the field effect transistor T2 is connected to the source of the field effect transistor T6, and the field effect transistor T2
  • the source is connected to the sources of the field effect transistors T16, ⁇ 5, ⁇ 7, ⁇ 9, ⁇ 12, T14, the gate of the field effect transistor ⁇ 3 is connected to the gate of the field effect transistor ⁇ 5, and the gate of the field effect transistor ⁇ 6 is
  • the liquid crystal display panel further includes a second gate driving circuit comprising N/2+1 serially connected second shift buffer units for outputting one gate signal to the beam gate line.
  • the first gate driving circuit and the second gate driving circuit are respectively located on the right side and the left side of the liquid crystal display panel.
  • the second/second second shift buffer unit externally inputs a second start pulse signal, a plurality of frequency signals, a turn-off voltage signal, and an N+1th gate signal, and outputs a second gate Signal, ⁇ +2 start pulse signals and N-1th gate signal.
  • the second/second second shift buffer unit includes:
  • the field effect transistors T1 and T15 are both pull-up units to output the second gate signal and the N-1th gate signal; the field effect transistor ⁇ 4, which is a carry unit, to output the ⁇ +2 start pulses Signal
  • Field effect transistors ⁇ 2, ⁇ 6, ⁇ 8, and Tl l are all holding cells that maintain the output of the gate signal at a desired potential
  • Field effect transistors T3, T5, T12, T13 and ⁇ 16 which are all discharge cells, pull a high potential to a low potential; field effect transistor ⁇ 14, which is a discharge reset unit;
  • Field effect transistor ⁇ 10 which provides a buffering effect for the incoming signal of the initial pulse signal
  • the gate of the field effect transistor T1 is connected to the gate of the field effect transistor T2, the drain of the field effect transistor T1, the gate of the field effect transistor T15, and the gate effect of the field effect transistor T1.
  • the drain of the transistor T5, the gate of the field effect transistor T4, the drain of the field effect transistor T11, the source of the field effect transistor T13, the drain of the field effect transistor T14, and the source of the field effect transistor T10 are connected.
  • the drain of the transistor T1 is connected to the drains of the field effect transistors ⁇ 4 and ⁇ 6, the gates of the field effect transistors T8 and Ti1, and the gate of the field effect transistor T2 is connected to the source of the field effect transistor T6.
  • the source of the transistor T2 is connected to the sources of the field effect transistors T16, ⁇ 5, ⁇ 7, ⁇ 9, ⁇ 12, T14, and the gate of the field effect transistor ⁇ 3 is connected to the gate of the field effect transistor ⁇ 5.
  • the gate of the field effect transistor T6 is connected to the source of the field effect transistor T8, the drain of the field effect transistor T9, the gate of the field effect transistor T7, the gate of the field effect transistor T9, the source of the field effect transistor T11,
  • the drain of the field effect transistor T12 is connected, the gate of the field effect transistor T10 is connected to the drains of the field effect transistors T10 and T13, and the gate of the field effect transistor T12 is connected to the gates of the field effect transistors T13 and T16.
  • the source of the field effect transistor T15 is connected to the drain of the field effect transistor T16.
  • the liquid crystal display panel further includes a buffer circuit including N/2+1 serially connected buffer units for outputting one gate signal to the beam gate line.
  • the first gate driving circuit and the buffer circuit are respectively located on the right side and the left side of the liquid crystal display panel.
  • the ⁇ /2th buffer unit externally inputs a plurality of frequency signals, a ground voltage signal, and an N+1th gate signal, and outputs the first gate signal and the N-1th gate signal.
  • the buffer unit includes field effect transistors T17, T18 and T19 for outputting the second gate signal and the N-1th gate signal, and the gate of the effect transistor T17 is connected to the drain of the effect transistor T18.
  • the source of the transistor T17 is connected to the drain of the effect transistor T19, and the source of the effect transistor T18 is connected to the source of the effect transistor T19.
  • the invention only needs N/2+1 shift register to output N gate signals to the N gate lines.
  • the gate drive circuit is greatly simplified, the RC distortion of the input frequency signal (clock signal) is reduced, the board area occupied by the gate drive circuit is reduced, and the reliability of the gate drive circuit is improved. Sex. DRAWINGS
  • FIG. 1 is a schematic view of a liquid crystal display device using the G0A technology in the prior art
  • FIG. 2 is a simplified block diagram of a prior art liquid crystal display device
  • FIG. 3 is a timing chart of a prior art liquid crystal display device in operation
  • FIG. 4 is a plan view showing a liquid crystal display panel according to a first embodiment of the present invention.
  • FIG. 5 is a schematic diagram of a gate driving circuit according to a first embodiment of the present invention.
  • FIG. 6 is a schematic diagram of a shift register of a first embodiment of the present invention.
  • FIG. 7 is a timing chart of input signal waveforms of a shift buffer unit according to a first embodiment of the present invention.
  • FIG. 8 is a timing chart of an output signal waveform of a shift buffer unit according to the first embodiment of the present invention.
  • FIG. 9 is a schematic plan view of a liquid crystal display panel according to a second embodiment of the present invention.
  • FIG. 10 is a plan view showing a liquid crystal display panel according to a third embodiment of the present invention.
  • Figure 11 is a schematic diagram of a buffer circuit according to a third embodiment of the present invention.
  • Figure 12 is a schematic diagram of a buffer unit in accordance with a third embodiment of the present invention. detailed description
  • FIG. 4 is a plan view of a liquid crystal display panel 310 according to a first embodiment of the present invention.
  • the liquid crystal display panel 310 has N gate lines (scanning lines) GL (1) to GL (N), and M pieces of data lines DL (1) to DL (M).
  • Gate line GL (1) ⁇ GL (N) and data line DL (1) ⁇ DL (M) define N*M pixels, where N and M are even numbers greater than 2.
  • the gate lines GL (1) ⁇ GL (N) are electrically connected to the first gate driving circuit 312, and the data lines DL (1) ⁇ DL (M) are electrically connected to the source driving circuit 314.
  • the liquid crystal display panel 310 includes a plurality of pixel units arranged in an array, and each of the pixel units includes at least a gate line, a data line, a thin film transistor, a liquid crystal capacitor, and a storage capacitor.
  • the thin film transistor is a switching component used as a pixel unit, and the gate line and the data line are used to provide an appropriate operating voltage of the selected pixel unit to drive the respective pixel units to display an image.
  • the liquid crystal capacitor is composed of a pixel electrode, a common electrode, and a liquid crystal layer between the electrodes, and when a voltage is applied to the pixel electrode and the shared electrode, the liquid crystal molecules in the liquid crystal layer The light will be rearranged according to the direction and size of the electric field, so that the light passing through the liquid crystal display panel exhibits different brightness tones.
  • the gate driving circuit includes N/2+1 serially connected first shift buffer units 312a for outputting N gate signals G. UT (1) ⁇ G. UT (N) to the N gate lines GL (1) ⁇ GL (N).
  • the present invention only needs N/2+1 shift register 312a to output N gate signals G. UT (1) ⁇ G. UT (N) to the N gate lines GL (1) ⁇ GL (N), wherein N of the N gate lines is an even number greater than 2.
  • the gate driving circuit is greatly simplified, the RC distortion of the input frequency signals CKV1, CKV2, and CKV3 is reduced, the board area occupied by the gate driving circuit is reduced, and the gate driving circuit is improved. Trustworthiness.
  • FIG. 6 is a schematic diagram of a first shift register 312a according to the first embodiment of the present invention.
  • the N/2th first shift register unit 312a is externally input with the start pulse signal STV (N), the frequency signals CKV1, CKV2, CKV3, the turn-off voltage Voff signal, and the gate signal G QUT (N+l
  • the gate signal G QUT (N), the start pulse signal STV (N+2), and the gate signal GOUT (NI) are output through the first shift register 312a.
  • the field effect transistors T1 and T15 are pull-up units to output a gate signal G QUT (N) and a gate signal G QUT (N-1).
  • the field effect transistor T4 is a carry unit to output a start pulse signal STV (N+2).
  • Field effect transistors T2, ⁇ 6, ⁇ 7, ⁇ 8, ⁇ 9, and Ti1 are holding cells that maintain the output of the gate signal at the desired potential.
  • the field effect transistors T3, ⁇ 5, T12, T13, and T16 are discharge cells that pull the potential of High to a low potential.
  • the field effect transistor T14 is a discharge reset unit.
  • Field effect transistor T10 provides a buffering effect for the incoming signal of the start pulse signal (STV).
  • the gate electrode of the field effect transistor T1 passes through the capacitor and the drain electrode of the field effect transistor T2, ⁇ 3, the source electrode of the field effect transistor T1, and the field effect transistor T15.
  • the gate is connected; the gate of the field effect transistor T1 and the drain of the field effect transistor T5, the gate of the field effect transistor T4, the drain of the field effect transistor T11, the source of the field effect transistor T13, and the field effect transistor T14
  • the drain and the source of the field effect transistor T10 are connected.
  • the drain of the field effect transistor T1 is connected to the gates of the field effect transistors T4 and ⁇ 6, and the gates of the field effect transistors T8 and Ti, respectively.
  • the gate of the field effect transistor T2 is connected to the source of the field effect transistor T6.
  • the source of the field effect transistor T2 is connected to the sources of the field effect transistors T16, ⁇ 5, ⁇ 7, ⁇ 9, ⁇ 12, T14.
  • the gate of the field effect transistor T3 is connected to the gate of the field effect transistor T5.
  • the gate of the field effect transistor ⁇ 6 is connected to the source of the field effect transistor ⁇ 8 and the drain of the field effect transistor ⁇ 9.
  • the gate of the field effect transistor ⁇ 7 is connected to the gate of the field effect transistor ⁇ 9, the source of the field effect transistor T11, and the drain of the field effect transistor T12, and can be used as an output signal.
  • the gate of the field effect transistor T10 is connected to the drains of the field effect transistors T10, T13.
  • the gate of the field effect transistor T12 is connected to the gates of the field effect transistors T13, T16.
  • the source of the field effect transistor T15 is connected to the drain of the field effect transistor T16.
  • UT (N+1) is an input signal used to clear the voltage value on the storage capacitor Q (N), so that the source and drain of the field effect transistor T1 are not turned on and the source of the field effect transistor T5 The drain is not turned on, and thus the gate signal G is not output.
  • the input signal waveform timing of the first shift register 312a is as shown in Fig. 7, and the output signal waveform of the first shift register 312a is as shown in Fig. 8. Since the number of shift buffer units of the signal input is halved, the delay effect of the signal is greatly reduced, and the reliability and stability of the gate driving circuit are improved.
  • FIG. 9 is a plan view of a liquid crystal display panel 410 according to a second embodiment of the present invention.
  • the liquid crystal display panel 300' of the second embodiment is substantially similar to the liquid crystal display panel 310 of the first embodiment, and the difference between the liquid crystal display panel 300' of the second embodiment and the liquid crystal display panel 310 of the first embodiment is a liquid crystal display panel.
  • the 300' adopts a bilaterally driven design, which is a first gate driving circuit 312 and a second gate driving circuit 312', respectively, to increase the speed of charging and discharging of the first and second gate driving circuits 312, 312'.
  • the first gate driving circuit 312 can be designed to be the same as the right side, that is, the second gate driving circuit 312' also includes N/2+1 serially connected a second shift buffer unit, and the second shift buffer unit of the second gate driving circuit 312' is substantially similar to the first shift buffer unit 312a of the first gate driving circuit 312, and can output N gate signals to The N gate lines are used to drive the driving capability of the gate driving circuit.
  • a liquid crystal display panel 500 of a third embodiment of the present invention is substantially similar to the liquid crystal display panel 300' of the second embodiment, and the difference between the liquid crystal display panel 500 of the third embodiment and the liquid crystal display panel 300' of the second embodiment is in the liquid crystal display panel.
  • 500 left side only designed for charging and discharging A Buffer circuit 520, that is, a gate driving circuit 512 and a buffer circuit 520 are respectively located on the right and left sides of the liquid crystal display panel 500 to enhance the driving capability of the circuit.
  • FIG. 11 is a schematic diagram of a buffer circuit 520 according to a third embodiment of the present invention.
  • N to output N gate signals G QUT (1) ⁇ G QUT (N), only N/2+1 serially connected buffer (Buffer) units 520a can be used to output N gate signals to the N gate lines.
  • FIG. 12 which is a schematic diagram of a buffer unit 520a according to a third embodiment of the present invention.
  • the N/2th buffer (Buffer) unit 520a outputs the gate signal Gout by the external input frequency signal CKV2, CKV3, the ground voltage VGL signal, and the gate signal Gout (N+1) through the buffer unit 520a. N) with the gate signal Gout (Nl).
  • the field effect transistors T17, T18 and ⁇ 19 are used to output the gate signal Gout ( ⁇ ) and the gate signal Gout (N1).
  • the gate electrode of the field effect transistor T17 is connected to the drain electrode of the field effect transistor T18, and the source electrode of the field effect transistor T17 and the drain electrode of the field effect transistor T19 are connected.
  • the source of the field effect transistor T18 is connected to the source of the field effect transistor T19.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

一种液晶显示面板（310，300'，410，500）及其栅极驱动电路，该液晶显示面板（310，300'，410，500）包含：N条栅极线（G(1)~G(N)），其中N为大于2的偶数；一第一栅极驱动电路（312），包含N/2+1个串接的第一移位缓存单元（312a），用以输出N个栅极信号（GOUT(1)~GOUT(N)）至此N条栅极线。所述显示面板及其栅极驱动电路仅需要N/2+1个移位缓冲单元就可实现输出N个栅极信号到N条栅极线，极大地简化了栅极驱动电路，减小输入的频率信号的电阻电容失真，减小栅极驱动电路所占用的基板区域。

Description

液晶显示面板及其栅极驱动电路
技术领域
本发明是有关于液晶显示面板， 特别是有关于一种液晶显示面板及其栅极驱动电路。 背景技术
液晶显示器（Liquid Crystal Display, LCD)具有低辐射、 体积小及低耗能等优点， 已 逐渐取代传统的阴极射线管（Cathode Ray Tube, CRT)显示器， 因而被广泛地应用在笔记型 计算机、 个人数字助理（personal digital assistant ; PDA)、 平面电视， 或移动电话等信 息产品上。 传统液晶显示器的方式是利用外部驱动芯片来驱动面板上的画素以显示影像， 但 为了减少组件数目并降低制造成本， 近年来逐渐发展成将驱动电路的结构直接制作于显示面 板上， 例如应用将栅极驱动电路整合于液晶面板 (Gate On Array; G0A)的技术。
请参阅图 1， 中国台湾专利公开的第 201044368号先前技术中一采用 G0A技术的液晶显 示装置 100。 液晶显示装置 100包含一源极驱动电路 110、 一栅极驱动电路 120、 一时序控制 器 130、 数条数据线 DL (1) 〜DL (M) 、 数条栅极线 GL (1) 〜GL (N) ， 以及一像素矩阵。 像素矩阵包含数个像素单元 PX， 每一像素单元 PX 包含一薄膜晶体管（Thin Fi lm Transistor, TFT)开关 TFT、 一液晶电容 CLC 和一储存电容 CST， 分别耦接于相对应的数据 线、 相对应的栅极线， 以及一共同电压 VC0M 。 时序控制电路 130可产生源极驱动电路 110 和栅极驱动电路 120运作所需的信号， 例如起始脉冲信号 VST和频率信号 CK、 XCK o 源极驱 动电路 110可产生对应于显示影像的数据驱动信号 SD (1)〜SD (M)。 栅极驱动电路 120包含 有复数级串接的移位缓存单元 SR (1)〜SR (N) ， 其输出端 OUT (1)〜0UT (N) 分别耦接于 相对应的栅极线 GL (1)〜GL (N) ， 可依据频率信号 CK、 XCK和起始脉冲信号 VST， 依序输 出开启晶体管开关所需的栅极驱动信号 SG (1)〜SG (N) 。 为了提供足够的驱动能力， 移位 缓存单元 SR (1)〜SR (N) 一般会使用大尺寸的输出薄膜晶体管。
请参阅图 2， 中国台湾专利公开第 201112211号公开了先前技术中一液晶显示装置 200 的简化方块示意图。 图 2仅显示了液晶显示装置 200的部分结构， 包含数条栅极线 GL (1)〜 GL (N)、一栅极驱动电路 210和一时序控制器（Timing Control ler) 220。栅极线 GL (1)〜GL (N) 设于液晶显示装置 200的显示区域 230内，可分别依据栅极驱动信号 GS (1)〜GS (N)来驱动画 素。 栅极驱动电路 210设于液晶显示装置 200的非显示区域 240内， 其包含复数级移位缓存 单元 SR (1)〜SR (N)， 可依据时序控制器 220所产生的起始脉冲信号 VST (l)和频率信号 CK、 XCK来输出栅极驱动信号 SG (1)〜SG (N)至相对应的栅极线 GL (1)〜GL (N)，其中 N为正整！：。 液晶显示装置 200采用单边布局单端驱动的架构， 即栅极驱动电路 210设置于栅极线 GL (1) 〜GL (N)的一侧， 并从同一侧来驱动栅极线 GL (1)〜GL (N)。
图 3为先前技术的液晶显示装置 200在运作时的时序图。 在驱动液晶显示装置 200时， 第一级移位缓存单元 SR (1)依据时序控制器 220所产生的起始脉冲信号 VST (1)来输出第一级 栅极驱动信号 GS (1)， 而第二级至第 N级移位缓存单元 SR (2)〜SR (N)则分别依据前一级移位 缓存单元 SR (1)〜SR (N-1)所产生的起始脉冲信号 VST (2)〜VST (N)来输出第二级至第 N级栅 极驱动信号 SG (2)〜SG (N)。 图 3说明了液晶显示装置 200在显示数个画面中两相邻画面 F (N)和 F (N+1)时， 起始脉冲信号 VST (1)〜VST (N)的时序图。
众所周知， 将栅极驱动电路在液晶显示装置（TFT-LCD)面板上的技术（G0A ： Gate on Array I GIP : Gate in panel)能降低集成电路（IC)成本， 可减小面板 (Panel)周边基板面积 (Board Area)大小， 但是同时面板上 G0A的复杂电路的稳定性， 信赖性， 功耗等等， 也成了 设计者们很头疼的问题。 一般的 G0A电路输出一个栅极信号（Gate l ine signal)就需要至少 一个移位缓存单元（shift register)实现， 故 N条栅极线（gate l ine) , 就会需要 N个以上 的移位缓存单元（shift register)才能形成完成的电路循环结构。 而外部的信号线也会因为 需要同时进入到 N个以上的移位缓存单元（shift register)而使信号（signal)的功耗及延迟 更严重。
为了降低输入信号的电阻电容失真 (RC distortion) , 提高电路的信赖性， 同时在满足 保证电路驱动的前提下， 进一步简化 G0A的电路， 也能进一步减小电路所占空间， 便有需要 提供一种 G0A电路架构， 能够解决前述问题。 发明内容
有鉴于此， 本发明的主要目的在于提供一种体积小、 可减小输入的频率信号的电阻电容 失真的液晶显示面板及其栅极驱动电路。
为达到上述目的， 本发明提供一种液晶显示面板， 其包含：
N/2+1个串接的第一移位缓存单元， 用以输出 N个栅极信号至 N条栅极线， 其中该 N条 栅极线的 N为大于 2的偶数。
第 N/2个所述第一移位缓存单元由外部输入第 N个起始脉冲信号、 多个频率信号、 一关 闭电压信号及第 N+1个栅极信号， 并输出第 N个栅极信号、 第 N+2个起始脉冲信号及第 N-1 个栅极信号。
第 N/2个所述第一移位缓存单元包含：
场效应晶体管 T1及 T15其均为上拉单元 以输出第 N个栅极信号及第 N-1个栅极信号； 场效应晶体管 T4， 其为进位单元， 以输出第 Ν+2个起始脉冲信号；
场效应晶体管 Τ2、 Τ6、 Τ8及 Tl l， 其均为保持单元， 使该栅极信号的输出保持在所需的 电位；
场效应晶体管 T3、 T5、 T12、 T13及 Τ16， 其均为放电单元， 将高的电位拉至低的电位； 场效应晶体管 Τ14， 其为放电复位单元； 以及
场效应晶体管 Τ10， 其提供起始脉冲信号的信号进入的缓冲作用；
其中场效应晶体管 T1的栅极通过电容分别与场效应晶体管 Τ2、 Τ3的漏极、 场效应晶体 管 T1的源极、场效应晶体管 T15的栅极相连接， 场效应晶体管 T1的栅极与场效应晶体管 Τ5 的漏极、 场效应晶体管 Τ4的栅极、 场效应晶体管 T11的漏极、 场效应晶体管 T13的源极、 场效应晶体管 T14的漏极、 场效应晶体管 T10的源极相连接， 场效应晶体管 T1的漏极分别 与场效应晶体管 Τ4及 Τ6的漏极、 场效应晶体管 T8、 Ti l的栅极相连接， 场效应晶体管 T2 的栅极与场效应晶体管 T6的源极相连接， 场效应晶体管 T2的源极与场效应晶体管 T16、 Τ5、 Τ7、 Τ9、 Τ12、 T14的源极相连接， 场效应晶体管 Τ3的栅极与场效应晶体管 Τ5的栅极相连接， 场效应晶体管 Τ6的栅极与场效应晶体管 Τ8的源极、 场效应晶体管 Τ9的漏极相连接， 场效 应晶体管 Τ7的栅极与场效应晶体管 Τ9的栅极、场效应晶体管 T11的源极、场效应晶体管 T12 的漏极相连接， 场效应晶体管 T10的栅极与场效应晶体管 T10、 T13的漏极相连接， 场效应 晶体管 T12的栅极与场效应晶体管 T13、 T16的栅极相连接， 以及场效应晶体管 T15的源极 与场效应晶体管 T16的漏极相连接。
本发明还提供一种液晶显示面板， 包括上述栅极驱动电路， 该栅极驱动电路为第一栅极 驱动电路。
第 Ν/2个所述第一移位缓存单元由外部输入第 Ν个起始脉冲信号、 多个频率信号、 一关 闭电压信号及第 N+1个栅极信号， 并输出第 Ν个栅极信号、 第 Ν+2个起始脉冲信号及第 N-1 个栅极信号。
第 Ν/2个所述第一移位缓存单元包含：
场效应晶体管 T1及 T15其均为上拉单元 以输出第 Ν个栅极信号及第 N-1个栅极信号； 场效应晶体管 Τ4， 其为进位单元， 以输出第 Ν+2个起始脉冲信号；
场效应晶体管 Τ2、 Τ6、 Τ8及 Tl l， 其均为保持单元， 使该栅极信号的输出保持在所需的 电位；
场效应晶体管 T3、 T5、 T12、 T13及 Τ16， 其均为放电单元， 将高的电位拉至低的电位； 场效应晶体管 Τ14， 其为放电复位单元； 以及
场效应晶体管 Τ10， 其提供起始脉冲信号的信号进入的缓冲作用；
其中场效应晶体管 T1的栅极通过电容分别与场效应晶体管 Τ2、 Τ3的漏极、 场效应晶体 管 T1的源极、场效应晶体管 T15的栅极相连接， 场效应晶体管 T1的栅极与场效应晶体管 Τ5 的漏极、 场效应晶体管 T4的栅极、 场效应晶体管 T11的漏极、 场效应晶体管 T13的源极、 场效应晶体管 T14的漏极、 场效应晶体管 T10的源极相连接， 场效应晶体管 T1的漏极分别 与场效应晶体管 T4及 T6的漏极、 场效应晶体管 T8、 Ti l的栅极相连接， 场效应晶体管 T2 的栅极与场效应晶体管 T6的源极相连接， 场效应晶体管 T2的源极与场效应晶体管 T16、 Τ5、 Τ7、 Τ9、 Τ12、 T14的源极相连接， 场效应晶体管 Τ3的栅极与场效应晶体管 Τ5的栅极相连接， 场效应晶体管 Τ6的栅极与场效应晶体管 Τ8的源极、 场效应晶体管 Τ9的漏极相连接， 场效 应晶体管 Τ7的栅极与场效应晶体管 Τ9的栅极、场效应晶体管 T11的源极、场效应晶体管 T12 的漏极相连接， 场效应晶体管 T10的栅极与场效应晶体管 T10、 T13的漏极相连接， 场效应 晶体管 T12的栅极与场效应晶体管 T13、 T16的栅极相连接， 以及场效应晶体管 T15的源极 与场效应晶体管 T16的漏极相连接。
该液晶显示面板另包含一第二栅极驱动电路， 其包含 N/2+1 个串接的第二移位缓存单 元， 用以输出 Ν个栅极信号至该 Ν条栅极线。
所述第一栅极驱动电路和第二栅极驱动电路分别位于所述液晶显示面板的右侧和左侧。 第 Ν/2个所述第二移位缓存单元由外部输入第 Ν个起始脉冲信号、 多个频率信号、 一关 闭电压信号及第 N+1个栅极信号， 并输出第 Ν个栅极信号、 第 Ν+2个起始脉冲信号及第 N-1 个栅极信号。
第 Ν/2个所述第二移位缓存单元包含：
场效应晶体管 T1及 T15其均为上拉单元 以输出第 Ν个栅极信号及第 N-1个栅极信号； 场效应晶体管 Τ4， 其为进位单元， 以输出第 Ν+2个起始脉冲信号；
场效应晶体管 Τ2、 Τ6、 Τ8及 Tl l， 其均为保持单元， 使该栅极信号的输出保持在所需的 电位；
场效应晶体管 T3、 T5、 T12、 T13及 Τ16， 其均为放电单元， 将高的电位拉至低的电位； 场效应晶体管 Τ14， 其为放电复位单元； 以及
场效应晶体管 Τ10， 其提供起始脉冲信号的信号进入的缓冲作用；
其中场效应晶体管 T1的栅极通过电容分别与场效应晶体管 Τ2、 Τ3的漏极、 场效应晶体 管 T1的源极、场效应晶体管 T15的栅极相连接， 场效应晶体管 T1的栅极与场效应晶体管 Τ5 的漏极、 场效应晶体管 Τ4的栅极、 场效应晶体管 T11的漏极、 场效应晶体管 T13的源极、 场效应晶体管 T14的漏极、 场效应晶体管 T10的源极相连接， 场效应晶体管 T1的漏极分别 与场效应晶体管 Τ4及 Τ6的漏极、 场效应晶体管 T8、 Ti l的栅极相连接， 场效应晶体管 T2 的栅极与场效应晶体管 T6的源极相连接， 场效应晶体管 T2的源极与场效应晶体管 T16、 Τ5、 Τ7、 Τ9、 Τ12、 T14的源极相连接， 场效应晶体管 Τ3的栅极与场效应晶体管 Τ5的栅极相连接， 场效应晶体管 T6的栅极与场效应晶体管 Τ8的源极、 场效应晶体管 Τ9的漏极相连接， 场效 应晶体管 Τ7的栅极与场效应晶体管 Τ9的栅极、场效应晶体管 T11的源极、场效应晶体管 T12 的漏极相连接， 场效应晶体管 T10的栅极与场效应晶体管 T10、 T13的漏极相连接， 场效应 晶体管 T12的栅极与场效应晶体管 T13、 T16的栅极相连接， 以及场效应晶体管 T15的源极 与场效应晶体管 T16的漏极相连接。
所述液晶显示面板另包含一缓冲电路， 其包含 N/2+1个串接的缓冲单元， 用以输出 Ν个 栅极信号至该 Ν条栅极线。
所述述第一栅极驱动电路和缓冲电路分别位于所述液晶显示面板的右侧和左侧。
第 Ν/2个所述缓冲单元由外部输入多个频率信号、 一接地电压信号及第 N+1 个栅极信 号， 并输出第 Ν个栅极信号及第 N-1个栅极信号。
所述缓冲单元包含场效应晶体管 T17、 T18及 T19, 以输出第 Ν个栅极信号及第 N-1个栅 极信号， 该效应晶体管 T17的栅极与效应晶体管 T18的漏极相连接， 效应晶体管 T17的源极 与效应晶体管 T19的漏极相连接， 效应晶体管 T18的源极与效应晶体管 T19的源极相连接。
本发明仅需要 N/2+1个移位缓存单元（shift register)即可实现输出 N个栅极信号至此 N条栅极线。 极大地简化了栅极驱动电路， 减小输入的频率信号（时钟信号）的电阻电容失真 (RC distortion) , 减小栅极驱动电路所占用的基板 (Board)区域， 提高栅极驱动电路的信赖 性。 附图说明
图 1为先前技术采用 G0A技术的液晶显示装置的示意图；
图 2为先前技术的液晶显示装置的简化方块示意图；
图 3为先前技术的液晶显示装置在运作时的时序图；
图 4为本发明第一实施例的液晶显示面板的平面示意图；
图 5为本发明第一实施例的栅极驱动电路的示意图；
图 6为本发明第一实施例的移位缓存单元（shift register)示意图；
图 7为本发明第一实施例的移位缓存单元的输入信号波形时序图；
图 8为本发明第一实施例的移位缓存单元的输出信号波形时序图；
图 9为本发明第二实施例的液晶显示面板的平面示意图；
图 10为本发明第三实施例的液晶显示面板的平面示意图；
图 11为本发明第三实施例的缓冲 (Buffer)电路的示意图； 以及
图 12为本发明第三实施例的缓冲 (Buffer)单元的示意图。 具体实施方式
为便于对本发明的结构及达到的效果有进一步的了解，现结合附图并举较佳实施例详细 说明如下。
请参阅图 4， 其为本发明第一实施例的液晶显示面板 310的平面示意图。 液晶显示面板 310具有 N条栅极线 (扫描线) GL (1) ~GL (N)， 以及 M条数据线 DL (1) ~DL (M)。 栅极线 (gate line) GL (1) ~GL (N) 与数据线（data line) DL (1) ~DL (M)定义出 N*M个画素， 其中 N及 M 为大于 2 的偶数。 栅极线 GL (1) ~GL (N)电性连接于第一栅极驱动电路 312， 而数据线 DL (1) ~DL (M)电性连接于源极驱动电路 314。
液晶显示面板 310包含排列为数组的多个画素单元， 各个画素单元至少包括栅极线、数 据线、 薄膜晶体管、 液晶电容以及储存电容。 薄膜晶体管是用来作为画素单元的开关组件， 而栅极线与数据线则是用来提供其所选定的画素单元适当的操作电压， 以分别驱动各个画素 单元而显示影像。 此外， 液晶电容是由一画素电极（pixel electrode)、 一共享电极（common electrode)及两电极之间的液晶层所构成， 且当施加电压于画素电极与共享电极时， 液晶层 中的液晶分子会依电场方向及大小重新排列， 而使透过液晶显示面板的光线呈现不同的亮度 阶调。
请参阅图 5， 其显示本发明第一实施例的第一栅极驱动电路 312示意图。 栅极驱动电路 包含 N/2+1个串接的第一移位缓存单元 312a， 这些第一移位缓存单元 312a用以输出 N个栅 极信号 G。UT (1) ~ G。UT (N)至该 N条栅极线 GL (1) ~GL (N)。 本发明仅需要 N/2+1个移位缓存单元 (shift register) 312a即可实现输出 N个栅极信号 G。UT (1) ~ G。UT (N)至该 N条栅极线 GL (1) ~GL (N)， 其中该 N条栅极线的 N为大于 2的偶数。 极大地简化了栅极驱动电路， 减小输入的频 率信号 CKV1、 CKV2、 CKV3的电阻电容失真 (RC distortion) , 减小栅极驱动电路所占用的基 板 (Board)区域， 提高栅极驱动电路的信赖性。
请参阅图 6， 其为本发明第一实施例的第一移位缓存单元（shift register) 312a的示意 图。 第 N/2个第一移位缓存单元（shift register) 312a由外部输入起始脉冲信号 STV (N)、 频率信号 CKV1、 CKV2、 CKV3、 关闭电压 Voff信号与栅极信号 GQUT (N+l)， 通过上述第一移位 缓存单元（shift register) 312a, 输出栅极信号 GQUT (N)、 起始脉冲信号 STV (N+2)与栅极信号 GOUT (N-I)。场效应晶体管 T1及 T15为上拉单元，以输出栅极信号 GQUT (N)与栅极信号 GQUT (N-1)。 场效应晶体管 T4为进位单元， 以输出起始脉冲信号 STV (N+2)。 场效应晶体管 T2、 Τ6、 Τ7、 Τ8、 Τ9及 Ti l为保持单元， 使栅极信号的输出保持在所需的电位。 场效应晶体管 T3、 Τ5、 T12、 T13及 T16为放电单元， 将高 (High)的电位拉至低（Low)的电位。 场效应晶体管 T14为 放电复位 (Reset)单元。 场效应晶体管 T10提供起始脉冲信号 (STV)的信号进入的缓冲作用。 详细而言， 场效应晶体管 T1的栅极（gate electrode)通过电容分别与场效应晶体管 T2、 Τ3 的漏极（drain electrode)、场效应晶体管 T1的源极（source electrode)、场效应晶体管 T15 的栅极相连接； 场效应晶体管 T1的栅极与场效应晶体管 T5的漏极、 场效应晶体管 T4的栅 极、 场效应晶体管 T11的漏极、 场效应晶体管 T13的源极、 场效应晶体管 T14的漏极、 场效 应晶体管 T10的源极相连接。 场效应晶体管 T1的漏极分别与场效应晶体管 T4、 Τ6的漏极、 场效应晶体管 T8、 Ti l的栅极相连接。场效应晶体管 T2的栅极与场效应晶体管 T6的源极相 连接。 场效应晶体管 T2的源极与场效应晶体管 T16、 Τ5、 Τ7、 Τ9、 Τ12、 T14的源极相连接。 场效应晶体管 Τ3的栅极与场效应晶体管 Τ5的栅极相连接。 场效应晶体管 Τ6的栅极与场效 应晶体管 Τ8的源极、 场效应晶体管 Τ9的漏极相连接。 场效应晶体管 Τ7的栅极与场效应晶 体管 Τ9的栅极、 场效应晶体管 T11的源极、场效应晶体管 T12的漏极相连接，可作一输出信 号。 场效应晶体管 T10的栅极与场效应晶体管 T10、 T13的漏极相连接。 场效应晶体管 T12 的栅极与场效应晶体管 T13、 T16的栅极相连接。 场效应晶体管 T15的源极与场效应晶体管 T16的漏极相连接。
图 6中的栅极信号 G。UT (N+1) 为一输入信号， 用以作为清空存储电容 Q (N)上的电压值， 可使场效应晶体管 T1的源极和漏极不导通和场效应晶体管 T5的源极和漏极不导通，进而不 输出栅极信号 G。UT (N)和 G。UT (N-1)。
第一移位缓存单元（shift register) 312a的输入信号波形时序如图 7所示，第一移位缓 存单元（shift register) 312a的输出信号波形如图 8所示。 由于信号输入的移位缓存单元数 目减半， 因此信号的延迟效应也会大大的降低， 提升了栅极驱动电路的信赖性和稳定性。
请参阅图 9， 其为本发明第二实施例的液晶显示面板 410的平面示意图。 第二实施例的 液晶显示面板 300' 大体上类似于第一实施例的液晶显示面板 310， 第二实施例的液晶显示 面板 300' 与第一实施例的液晶显示面板 310的差异为液晶显示面板 300' 采用双边驱动的 设计，分别为第一栅极驱动电路 312和第二栅极驱动电路 312'， 以提升第一及第二栅极驱动 电路 312、 312' 的充电和放电的速度。 在左侧的第二栅极驱动电路 312' 中可设计成与右侧 相同的第一栅极驱动电路 312， 即第二栅极驱动电路 312' 也包含 N/2+1个串接的第二移位 缓存单元， 且第二栅极驱动电路 312' 的第二移位缓存单元大体上类似于第一栅极驱动电路 312的第一移位缓存单元 312a， 可输出 N个栅极信号至该 N条栅极线， 以提升栅极驱动电路 的驱动能力。
请参阅图 10， 其显示本发明的第三实施例的液晶显示面板 500。第三实施例的液晶显示 面板 500大体上类似于第二实施例的液晶显示面板 300'， 第三实施例的液晶显示面板 500 与第二实施例的液晶显示面板 300' 的差异在液晶显示面板 500左侧仅设计充电和放电的缓 冲（Buffer)电路 520， 即栅极驱动电路 512和缓冲电路 520分别位于液晶显示面板 500的右 侧和左侧， 以提升电路的驱动能力。
请参阅图 11， 其为本发明第三实施例的缓冲 (Buffer)电路 520的示意图。类似地， 要输 出 N条栅极信号 GQUT (1) ~GQUT (N)， 仅需要 N/2+1个串接的缓冲（Buffer)单元 520a即可实现输 出 N个栅极信号至该 N条栅极线。请参阅图 12，其为本发明第三实施例的缓冲 (Buffer)单元 520a的示意图。 第 N/2个缓冲（Buffer)单元 520a由外部输入频率信号 CKV2、 CKV3、 接地电 压 VGL信号与栅极信号 Gout (N+1)，通过上述缓冲（Buffer)单元 520a，输出栅极信号 Gout (N) 与栅极信号 Gout (N-l)。 通过场效应晶体管 T17、 T18及 Τ19， 以输出栅极信号 Gout (Ν)与栅 极信号 Gout (N-l)。 详细而言， 场效应晶体管 T17的栅极（gate electrode)与场效应晶体管 T18的漏极（drain electrode)相连接， 场效应晶体管 T17的源极（source electrode)与场效 应晶体管 T19的漏极相连接， 场效应晶体管 T18的源极与场效应晶体管 T19的源极相连接。
综上所述， 仅为本发明为解决问题所采用的技术手段的实施方式或实施例而已， 并非用 来限定本发明专利实施的范围。 即凡是与本发明权利要求文义相符， 或依本发明专利范围所 做的均等变化与修饰， 均为本发明专利范围所涵盖。

Claims

权利要求
1、一种液晶显示面板的栅极驱动电路， 其包含：
N/2+1个串接的第一移位缓存单元， 用以输出 N个栅极信号至 N条栅极线， 其中该 N条 栅极线的 N为大于 2的偶数，第 N/2个所述第一移位缓存单元由外部输入第 N个起始脉冲 信号、 多个频率信号、 一关闭电压信号及第 N+1个栅极信号， 并输出第 N个栅极信号、 第
N+2个起始脉冲信号及第 N-1个栅极信号，第 N/2个所述第一移位缓存单元包含： 场效应晶体管 T1及 T15， 其均为上拉单元， 以输出第 Ν个栅极信号及第 N-1个栅极信号； 场效应晶体管 Τ4， 其为进位单元， 以输出第 Ν+2个起始脉冲信号；
场效应晶体管 Τ2、 Τ6、 Τ8及 Tl l， 其均为保持单元， 使该栅极信号的输出保持在所需的电 位；
场效应晶体管 T3、 T5、 T12、 T13及 Τ16， 其均为放电单元， 将高的电位拉至低的电位； 场效应晶体管 Τ14， 其为放电复位单元； 以及
场效应晶体管 Τ10， 其提供起始脉冲信号的信号进入的缓冲作用；
其中场效应晶体管 T1的栅极通过电容分别与场效应晶体管 Τ2、 Τ3的漏极、 场效应晶 体管 T1的源极、 场效应晶体管 T15的栅极相连接， 场效应晶体管 T1的栅极与场效应晶体 管 Τ5的漏极、 场效应晶体管 Τ4的栅极、 场效应晶体管 T11的漏极、 场效应晶体管 T13的 源极、 场效应晶体管 T14的漏极、 场效应晶体管 T10的源极相连接， 场效应晶体管 T1的 漏极分别与场效应晶体管 Τ4及 Τ6的漏极、 场效应晶体管 T8、 Ti l的栅极相连接， 场效应 晶体管 T2的栅极与场效应晶体管 T6的源极相连接， 场效应晶体管 T2的源极与场效应晶 体管 T16、 Τ5、 Τ7、 Τ9、 Τ12、 T14的源极相连接， 场效应晶体管 Τ3的栅极与场效应晶体 管 Τ5的栅极相连接， 场效应晶体管 Τ6的栅极与场效应晶体管 Τ8的源极、 场效应晶体管
Τ9的漏极相连接， 场效应晶体管 Τ7的栅极与场效应晶体管 Τ9的栅极、 场效应晶体管 T11 的源极、场效应晶体管 T12的漏极相连接， 场效应晶体管 T10的栅极与场效应晶体管 Τ10、
T13的漏极相连接， 场效应晶体管 T12的栅极与场效应晶体管 T13、 T16的栅极相连接， 以 及场效应晶体管 T15的源极与场效应晶体管 T16的漏极相连接。
2、 一种液晶显示面板的栅极驱动电路， 其包含：
N/2+1个串接的第一移位缓存单元， 用以输出 Ν个栅极信号至 Ν条栅极线， 其中该 Ν条 栅极线的 Ν为大于 2的偶数。
3、 根据权利要求 2所述的液晶显示面板的栅极驱动电路， 其中第 Ν/2个所述第一移位 缓存单元由外部输入第 Ν个起始脉冲信号、 多个频率信号、 一关闭电压信号及第 N+1个栅 极信号， 并输出第 Ν个栅极信号、 第 Ν+2个起始脉冲信号及第 N-1个栅极信号。
4、 根据权利要求 3所述的液晶显示面板的栅极驱动电路， 其中， 第 Ν/2个所述第一移 位缓存单元包含：
场效应晶体管 T1及 T15, 其均为上拉单元， 以输出第 Ν个栅极信号及第 N-1个栅极信 号； 场效应晶体管 T4， 其为进位单元， 以输出第 Ν+2个起始脉冲信号；
场效应晶体管 Τ2、 Τ6、 Τ8及 Tl l， 其均为保持单元， 使该栅极信号的输出保持在所需 的电位；
场效应晶体管 T3、 T5、 T12、 T13及 Τ16， 其均为放电单元， 将高的电位拉至低的电位； 场效应晶体管 Τ14， 其为放电复位单元； 以及
场效应晶体管 τιο， 其提供起始脉冲信号的信号进入的缓冲作用；
其中场效应晶体管 T1的栅极通过电容分别与场效应晶体管 Τ2、 Τ3的漏极、 场效应晶 体管 T1的源极、 场效应晶体管 T15的栅极相连接， 场效应晶体管 T1的栅极与场效应晶体 管 Τ5的漏极、 场效应晶体管 Τ4的栅极、 场效应晶体管 T11的漏极、 场效应晶体管 T13的 源极、 场效应晶体管 T14的漏极、 场效应晶体管 T10的源极相连接， 场效应晶体管 T1的 漏极分别与场效应晶体管 Τ4及 Τ6的漏极、 场效应晶体管 T8、 Ti l的栅极相连接， 场效应 晶体管 T2的栅极与场效应晶体管 T6的源极相连接， 场效应晶体管 T2的源极与场效应晶 体管 T16、 Τ5、 Τ7、 Τ9、 Τ12、 T14的源极相连接， 场效应晶体管 Τ3的栅极与场效应晶体 管 Τ5的栅极相连接， 场效应晶体管 Τ6的栅极与场效应晶体管 Τ8的源极、 场效应晶体管 Τ9的漏极相连接， 场效应晶体管 Τ7的栅极与场效应晶体管 Τ9的栅极、 场效应晶体管 T11 的源极、场效应晶体管 T12的漏极相连接， 场效应晶体管 T10的栅极与场效应晶体管 Τ10、 T13的漏极相连接， 场效应晶体管 T12的栅极与场效应晶体管 T13、 T16的栅极相连接， 以 及场效应晶体管 T15的源极与场效应晶体管 T16的漏极相连接。
5、 一种液晶显示面板， 其中， 包括如权利要求 1所述的栅极驱动电路， 该栅极驱动电 路为第一栅极驱动电路。
6、 根据权利要求 5所述的液晶显示面板， 其中， 第 Ν/2个所述第一移位缓存单元由外 部输入第 Ν个起始脉冲信号、 多个频率信号、 一关闭电压信号及第 N+1个栅极信号， 并输 出第 Ν个栅极信号、 第 Ν+2个起始脉冲信号及第 N-1个栅极信号。
7、根据权利要求 6所述的液晶显示面板， 其中， 第 Ν/2个所述第一移位缓存单元包含： 场效应晶体管 T1及 T15, 其均为上拉单元， 以输出第 Ν个栅极信号及第 N-1个栅极信 号；
场效应晶体管 Τ4， 其为进位单元， 以输出第 Ν+2个起始脉冲信号；
场效应晶体管 Τ2、 Τ6、 Τ8及 Tl l， 其均为保持单元， 使该栅极信号的输出保持在所需 的电位；
场效应晶体管 T3、 T5、 T12、 T13及 Τ16， 其均为放电单元， 将高的电位拉至低的电位； 场效应晶体管 Τ14， 其为放电复位单元； 以及
场效应晶体管 Τ10， 其提供起始脉冲信号的信号进入的缓冲作用；
其中场效应晶体管 T1的栅极通过电容分别与场效应晶体管 Τ2、 Τ3的漏极、 场效应晶 体管 Tl的源极、 场效应晶体管 T15的栅极相连接， 场效应晶体管 T1的栅极与场效应晶体 管 T5的漏极、 场效应晶体管 T4的栅极、 场效应晶体管 T11的漏极、 场效应晶体管 T13的 源极、 场效应晶体管 T14的漏极、 场效应晶体管 T10的源极相连接， 场效应晶体管 T1的 漏极分别与场效应晶体管 T4及 T6的漏极、 场效应晶体管 T8、 Ti l的栅极相连接， 场效应 晶体管 T2的栅极与场效应晶体管 T6的源极相连接， 场效应晶体管 T2的源极与场效应晶 体管 T16、 Τ5、 Τ7、 Τ9、 Τ12、 T14的源极相连接， 场效应晶体管 Τ3的栅极与场效应晶体 管 Τ5的栅极相连接， 场效应晶体管 Τ6的栅极与场效应晶体管 Τ8的源极、 场效应晶体管 Τ9的漏极相连接， 场效应晶体管 Τ7的栅极与场效应晶体管 Τ9的栅极、 场效应晶体管 T11 的源极、场效应晶体管 T12的漏极相连接， 场效应晶体管 T10的栅极与场效应晶体管 Τ10、 T13的漏极相连接， 场效应晶体管 T12的栅极与场效应晶体管 T13、 T16的栅极相连接， 以 及场效应晶体管 T15的源极与场效应晶体管 T16的漏极相连接。
&根据权利要求 5所述的液晶显示面板其中另包含一第二栅极驱动电路，其包含 N/2+1 个串接的第二移位缓存单元， 用以输出 Ν个栅极信号至该 Ν条栅极线。
9、 根据权利要求 6所述的液晶显示面板， 其中， 另包含一第二栅极驱动电路， 其包含 N/2+1个串接的第二移位缓存单元， 用以输出 Ν个栅极信号至该 Ν条栅极线。
10、 根据权利要求 7所述的液晶显示面板， 其中， 另包含一第二栅极驱动电路， 其包 含 N/2+1个串接的第二移位缓存单元， 用以输出 Ν个栅极信号至该 Ν条栅极线。
11、 根据权利要求 8所述的液晶显示面板， 其中， 所述第一栅极驱动电路和第二栅极 驱动电路分别位于所述液晶显示面板的右侧和左侧。
12、 根据权利要求 9所述的液晶显示面板， 其中， 所述第一栅极驱动电路和第二栅极 驱动电路分别位于所述液晶显示面板的右侧和左侧。
13、 根据权利要求 10所述的液晶显示面板， 其中， 所述第一栅极驱动电路和第二栅极 驱动电路分别位于所述液晶显示面板的右侧和左侧。
14、 根据权利要求 8所述的液晶显示面板， 其中， 第 Ν/2个所述第二移位缓存单元由 外部输入第 Ν个起始脉冲信号、 多个频率信号、 一关闭电压信号及第 N+1个栅极信号， 并 输出第 Ν个栅极信号、 第 Ν+2个起始脉冲信号及第 N-1个栅极信号。
15、 根据权利要求 9所述的液晶显示面板， 其中， 第 Ν/2个所述第二移位缓存单元由 外部输入第 Ν个起始脉冲信号、 多个频率信号、 一关闭电压信号及第 N+1个栅极信号， 并 输出第 Ν个栅极信号、 第 Ν+2个起始脉冲信号及第 N-1个栅极信号。
16、 根据权利要求 10所述的液晶显示面板， 其中， 第 Ν/2个所述第二移位缓存单元由 外部输入第 Ν个起始脉冲信号、 多个频率信号、 一关闭电压信号及第 N+1个栅极信号， 并 输出第 Ν个栅极信号、 第 Ν+2个起始脉冲信号及第 N-1个栅极信号。
17、 根据权利要求 14所述的液晶显示面板， 其中， 第 Ν/2个所述第二移位缓存单元包 含：
场效应晶体管 T1及 T15, 其均为上拉单元， 以输出第 N个栅极信号及第 N-1个栅极信 号；
场效应晶体管 T4， 其为进位单元， 以输出第 Ν+2个起始脉冲信号；
场效应晶体管 Τ2、 Τ6、 Τ8及 Tl l， 其均为保持单元， 使该栅极信号的输出保持在所需 的电位；
场效应晶体管 T3、 T5、 T12、 T13及 Τ16， 其均为放电单元， 将高的电位拉至低的电位； 场效应晶体管 Τ14， 其为放电复位单元； 以及
场效应晶体管 Τ10， 其提供起始脉冲信号的信号进入的缓冲作用；
其中场效应晶体管 T1的栅极通过电容分别与场效应晶体管 Τ2、 Τ3的漏极、 场效应晶 体管 T1的源极、 场效应晶体管 T15的栅极相连接， 场效应晶体管 T1的栅极与场效应晶体 管 Τ5的漏极、 场效应晶体管 Τ4的栅极、 场效应晶体管 T11的漏极、 场效应晶体管 T13的 源极、 场效应晶体管 T14的漏极、 场效应晶体管 T10的源极相连接， 场效应晶体管 T1的 漏极分别与场效应晶体管 Τ4及 Τ6的漏极、 场效应晶体管 T8、 Ti l的栅极相连接， 场效应 晶体管 T2的栅极与场效应晶体管 T6的源极相连接， 场效应晶体管 T2的源极与场效应晶 体管 T16、 Τ5、 Τ7、 Τ9、 Τ12、 T14的源极相连接， 场效应晶体管 Τ3的栅极与场效应晶体 管 Τ5的栅极相连接， 场效应晶体管 Τ6的栅极与场效应晶体管 Τ8的源极、 场效应晶体管 Τ9的漏极相连接， 场效应晶体管 Τ7的栅极与场效应晶体管 Τ9的栅极、 场效应晶体管 T11 的源极、场效应晶体管 T12的漏极相连接， 场效应晶体管 T10的栅极与场效应晶体管 Τ10、 T13的漏极相连接， 场效应晶体管 T12的栅极与场效应晶体管 T13、 T16的栅极相连接， 以 及场效应晶体管 T15的源极与场效应晶体管 T16的漏极相连接。
18、 根据权利要求 5所述的液晶显示面板， 其中， 另包含一缓冲电路， 其包含 N/2+1 个串接的缓冲单元， 用以输出 Ν个栅极信号至该 Ν条栅极线。
19、 根据权利要求 18所述的液晶显示面板， 其中， 所述述第一栅极驱动电路和缓冲电 路分别位于所述液晶显示面板的右侧和左侧。
20、 根据权利要求 18所述的液晶显示面板， 其中， 第 Ν/2个所述缓冲单元由外部输入 多个频率信号、 一接地电压信号及第 N+1个栅极信号， 并输出第 Ν个栅极信号及第 N-1个 栅极信号。
21、根据权利要求 20所述的液晶显示面板其中，所述缓冲单元包含场效应晶体管 Τ17、 T18及 Τ19， 以输出第 Ν个栅极信号及第 N-1个栅极信号， 该效应晶体管 T17的栅极与效 应晶体管 T18的漏极相连接， 效应晶体管 T17的源极与效应晶体管 T19的漏极相连接， 效 应晶体管 T18的源极与效应晶体管 T19的源极相连接
PCT/CN2013/071007 2012-09-06 2013-01-25 液晶显示面板及其栅极驱动电路 WO2014036811A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201210327273.8 2012-09-06
CN201210327273.8A CN102831873B (zh) 2011-09-14 2012-09-06 液晶显示面板及其栅极驱动电路

Publications (1)

Publication Number Publication Date
WO2014036811A1 true WO2014036811A1 (zh) 2014-03-13

Family

ID=50237799

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2013/071007 WO2014036811A1 (zh) 2012-09-06 2013-01-25 液晶显示面板及其栅极驱动电路

Country Status (1)

Country Link
WO (1) WO2014036811A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030090614A1 (en) * 2001-11-15 2003-05-15 Hyung-Guel Kim Liquid crystal display
CN101067691A (zh) * 2007-06-13 2007-11-07 友达光电股份有限公司 液晶显示器及具有独立驱动节点的移位缓存器
CN102290040A (zh) * 2011-09-13 2011-12-21 深圳市华星光电技术有限公司 一种液晶面板、液晶显示装置及液晶面板栅极驱动方法
CN102368380A (zh) * 2011-09-14 2012-03-07 深圳市华星光电技术有限公司 液晶显示面板与栅极驱动电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030090614A1 (en) * 2001-11-15 2003-05-15 Hyung-Guel Kim Liquid crystal display
CN101067691A (zh) * 2007-06-13 2007-11-07 友达光电股份有限公司 液晶显示器及具有独立驱动节点的移位缓存器
CN102290040A (zh) * 2011-09-13 2011-12-21 深圳市华星光电技术有限公司 一种液晶面板、液晶显示装置及液晶面板栅极驱动方法
CN102368380A (zh) * 2011-09-14 2012-03-07 深圳市华星光电技术有限公司 液晶显示面板与栅极驱动电路
CN102831873A (zh) * 2011-09-14 2012-12-19 深圳市华星光电技术有限公司 液晶显示面板及其栅极驱动电路

Similar Documents

Publication Publication Date Title
WO2013037157A2 (zh) 液晶显示面板与栅极驱动电路
TWI425771B (zh) 移位暫存器電路
US9613578B2 (en) Shift register unit, gate driving circuit and display device
KR101300038B1 (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
TWI576849B (zh) 影像顯示系統與閘極驅動電路
US7978809B2 (en) Shift register of a display device
JP7267935B2 (ja) シフトレジスターおよび駆動方法、ゲート駆動回路および表示装置
US20160365054A1 (en) Shift register unit, related gate driver and display apparatus, and method for driving the same
WO2017107285A1 (zh) 用于窄边框液晶显示面板的goa电路
TWI576801B (zh) 影像顯示系統與閘極驅動電路
US9922589B2 (en) Emission electrode scanning circuit, array substrate and display apparatus
WO2016155052A1 (zh) Cmos栅极驱动电路
KR102208397B1 (ko) 디스플레이 장치의 게이트 드라이버
TWI385633B (zh) 用於一液晶顯示器之驅動裝置及其相關輸出致能訊號轉換裝置
JP2004157508A (ja) シフトレジスタ、該シフトレジスタを用いた液晶表示装置、及び液晶装置のスキャンライン駆動方法
WO2020248993A1 (zh) 显示面板的驱动电路、显示面板及显示装置
WO2020220480A1 (zh) Goa 电路
US11557359B2 (en) Shift register and gate driver circuit
TWI427610B (zh) 可降低功率消耗之液晶顯示器及相關驅動方法
CN103985362A (zh) 栅极驱动电路及液晶显示器件
TWI410948B (zh) 液晶顯示裝置及相關驅動方法
TWI718444B (zh) 移位寄存器以及閘極驅動電路
WO2014036811A1 (zh) 液晶显示面板及其栅极驱动电路
TWI451378B (zh) 顯示驅動方法與應用其之顯示裝置
CN101216622A (zh) 移位寄存器和液晶显示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13834663

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13834663

Country of ref document: EP

Kind code of ref document: A1