JP5851818B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

従来、表示パネル内の各画素に印加される電圧を変化させることによって表示制御を行う表示装置が知られている。例えば、液晶表示パネル内に封入された液晶組成物に印加する電圧を変化させる液晶表示装置や、有機ＥＬ表示装置がある。このような表示装置においては、互いに交差するデータ信号線（映像信号線）と走査信号線とによって囲まれた領域内に画素電極が配置され、各画素電極には、データ信号線を介して供給されるデータ信号により階調電圧が印加される。

例えば、特許文献１及び特許文献２には、複数のデータ信号線を一組として、複数組のデータ信号線が表示パネルに配置され、データ信号を出力する出力端子と接続するデータ信号線を切り替えるセレクタ回路を含んでなる表示装置が記載されている。

特開２００１−１０９４３５号公報 特許第４０２７６９１号公報

しかしながら、特許文献１及び特許文献２においては、セレクタ回路に含まれるトランジスタがオン状態からオフ状態に変化する場合、このトランジスタの寄生容量（例えば、ゲート−ドレイン間の寄生容量）に起因するフィードスルー電圧（飛び込み電圧）が発生する。その結果、データ信号に電位変動が発生するため、画素電極に正しい階調電圧を印加することができない。

この点、セレクタ回路とデータ信号線との間にトランジスタを接続し、セレクタ回路に入力されるゲート信号とは逆相のゲート信号を用いて当該トランジスタを駆動させることによって、フィードスルー電圧による電位変動を相殺させることも考えられる。しかし、この場合、上記トランジスタを動作させるために新たなゲート信号線が必要であり、表示装置が大型化し、消費電力が大きくなる問題がある。

本発明は、上記課題を鑑みてなされたものであって、その目的は、小型化及び省電力化を図りつつ、フィードスルー電圧の影響を軽減することが可能な表示装置を提供することにある。

本発明に係る表示装置は、画素を制御するためのデータ信号を生成するデータ信号生成部と、前記データ信号生成部から出力される前記データ信号を、表示パネルの複数のデータ信号線に時分割で供給する複数のトランジスタと、前記複数のトランジスタの各々を制御するゲート信号線と、前記複数のトランジスタの何れかを制御する前記ゲート信号線に接続され、他の前記トランジスタがオン状態からオフ状態に変化する場合に発生する前記データ信号の電位変動を、前記接続されたゲート信号線のゲート信号に応じて抑制する変動抑制部と、を含むことを特徴とする。本発明によれば、表示装置の小型化及び省電力化を図りつつ、フィードスルー電圧の影響を軽減することができる。

また、本発明の一態様では、前記変動抑制部は、前記他のトランジスタがオン状態からオフ状態に変化してから前記データ信号の書き込みタイミングまでの期間において、前記接続されたゲート信号線のゲート信号の変化に応じて、前記データ信号の電位変動を抑制する、ことを特徴とする。この態様によれば、データ信号の電位を書き込みタイミングまで保持することができ、正確な階調電圧を画素電極に印加させることができる。

また、本発明の一態様では、前記変動抑制部に接続された前記ゲート信号線が制御する前記トランジスタは、前記他のトランジスタがオン状態からオフ状態に変化した場合、オフ状態からオン状態に変化し、前記変動抑制部は、前記接続された前記ゲート信号線が制御する前記トランジスタをオフ状態からオン状態に制御する前記ゲート信号に応じて、前記データ信号の電位変動を抑制する、ことを特徴とする。この態様によれば、フィードスルー電圧による電位降下が発生するタイミングで、当該電位降下を相殺する電位上昇をデータ信号に与えることができる。

実施形態に係る液晶表示装置を示す図である。 分配部と変動抑制部の詳細構成を示す図である。 キャンセラがフィードスルー電圧による電位変動を抑制する様子を示すタイミングチャートである。 有機ＥＬ表示装置の概略構成を示す図である。 液晶表示装置の分配制御部及び有機ＥＬ表示装置の分配制御部のレイアウトを説明するための平面図である。 図５のＶＩ−ＶＩ線断面図である。

以下、図面を参照して本発明に係る表示装置の実施の形態を詳細に説明する。ここでは、本発明に係る表示装置を液晶表示装置に適用した場合を例に挙げて説明する。

図１は、実施形態に係る液晶表示装置を示す図である。図１に示すように、液晶表示装置１の液晶表示パネル１００は、カラーフィルタ基板１１０及びＴＦＴ基板１２０の２枚の基板を有する。カラーフィルタ基板１１０及びＴＦＴ基板１２０の間には、液晶組成物が封止されている。なお、液晶表示装置１は、不図示の電源回路を含み、当該電源回路により、液晶表示パネル１００の各部に電源電圧が供給される。

ＴＦＴ基板１２０には、走査信号駆動回路１３０により制御される走査信号線Ｇ［Ｎ］、及びデータ信号駆動回路１４０により制御されるデータ信号線Ｄ［Ｍ］が張り巡らされている。走査信号線Ｇ［Ｎ］及びデータ信号線Ｄ［Ｍ］は、液晶表示装置１の画素部１５０を形成している。なお、データ信号線Ｄ［Ｍ］のＭ及び走査信号線Ｇ［Ｎ］のＮは、それぞれ画素部１５０のカラム数及びライン数に対応した自然数である。

また、図１では簡略化して示しているが、液晶表示パネル１００は、解像度に対応する数の画素部１５０を有する。また、本実施形態の液晶表示パネル１００は、カラー表示を行うために、ｎ色（ｎは自然数。本実施形態においては、ｎは３とする。）に対応する画素部１５０を有している。本実施形態においては、例えば、図１の左から（Ｘ座標の小さな方から）、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する画素部１５０が、繰り返し順番に並んでいる。

走査信号線Ｇ［Ｎ］には、走査信号駆動回路１３０から走査信号が供給される。当該走査信号により、画素部１５０の薄膜トランジスタがオン／オフする。一方、データ信号線Ｄ［Ｍ］には、データ信号駆動回路１４０からデータ信号が供給される。画素部１５０の薄膜トランジスタがオンになった場合（書き込みタイミングが訪れた場合）、データ信号線Ｄ［Ｍ］からデータ信号が供給され、画素電極に階調電圧が印加されることによって、液晶組成物の液晶分子の配向方向が変化する。その結果、光の透過率が変化することになり、液晶表示装置１の表示制御が行われる。

なお、液晶表示パネル１００としては、ＴＦＴ基板１２０に２つの電極が設けられたＩＰＳ（In Plane Switching）方式であってもよいし、カラーフィルタ基板１１０及びＴＦＴ基板１２０の両方に電極が設けられたＴＮ（Twisted Nematic）方式又はＶＡ（Vertical Alignment）方式であってもよい。

また、図１に示すように、データ信号駆動回路１４０は、ソースＩＣ部１６０と、分配制御部１７０と、を含んでなる。ソースＩＣ部１６０は、データバスライン１６１を介してコントローラ１８０と接続されている。一方、分配制御部１７０は、分配制御信号線１７１を介してコントローラ１８０と接続されている。

コントローラ１８０は、外部装置（例えば、不図示のフレキシブル基板等）から少なくとも表示情報と制御信号とを取得する。コントローラ１８０が出力する制御信号としては、ソースＩＣ部１６０が表示情報を取り込むためのクロック信号、分配制御部１７０からデータ信号線Ｄ［Ｍ］への出力を切り替えるための時分割制御信号、走査信号駆動回路１３０を駆動するフレーム開始指示信号と順次走査信号を出力するためのゲートクロック信号などのタイミング信号がある。

コントローラ１８０から出力される表示情報は、データバスライン１６１を介してソースＩＣ部１６０に入力される。データバスライン１６１上には、予め定められた順番に表示情報が出力される。ソースＩＣ部１６０は、順番に出力される表示情報の中から表示すべきデータを取り込む。ソースＩＣ部１６０が表示情報を取り込むタイミングは、コントローラ１８０が出力するクロック信号に従う。なお、ソースＩＣ部１６０がコントローラ１８０からクロック信号を取得するための信号線は、図１では省略している。また、外部装置から取得する信号は上記説明した制御信号に限られず、レベルシフタのような電位変換機能を有する場合には電源線が含まれていてもよい。

ソースＩＣ部１６０は、例えば、ＴＦＴ基板１２０の周辺に沿って、例えば、横方向（Ｘ軸方向）に配置される。本実施形態においては、ソースＩＣ部１６０は、画素部１５０（即ち、液晶の配向）を制御するためのデータ信号を生成するデータ信号生成部として機能する。

例えば、ソースＩＣ部１６０は、データバスライン１６１を介してコントローラ１８０から表示情報を取得することによって、データ信号を生成して出力する。例えば、ソースＩＣ部１６０は、コントローラ１８０から入力された表示情報を、当該表示情報に対応する階調電圧を示すデータ信号に変換し、出力信号線１６２を介して分配制御部１７０に出力する。

なお、本実施形態においては、出力信号線１６２の数は、データ信号線Ｄ［Ｍ］の「Ｍ」の数に対応する。以降、データ信号線Ｄ［Ｍ］に対応する出力信号線１６２を、出力信号線１６２［Ｍ］と記載する。

分配制御部１７０は、出力信号線１６２［Ｍ］に接続される。また、分配制御部１７０の出力は、データ信号線Ｄ［Ｍ］に接続される。分配制御部１７０は、ソースＩＣ部１６０から出力されるデータ信号を、複数のデータ信号線Ｄ［Ｍ］に時分割で供給する。即ち、分配制御部１７０は、ソースＩＣ部１６０の出力信号線１６２と複数のデータ信号線Ｄ［Ｍ］との間の接続を切り替える。より具体的には、分配制御部１７０は、分配制御信号線１７１によりコントローラ１８０から供給される分配制御信号に従い、出力信号線１６２［Ｍ］と複数のデータ信号線Ｄ［Ｍ］との間の接続を切り替え、データ信号をデータ信号線Ｄ［Ｍ］に決められた期間だけ出力する。

本実施形態においては、分配制御部１７０は、分配部１７２［Ｍ］と、変動抑制部１７３［Ｍ］と、を含んでなる。なお、分配部１７２［Ｍ］及び変動抑制部１７３［Ｍ］の「Ｍ」は、データ信号線Ｄ［Ｍ］の「Ｍ」に対応する。

分配部１７２［Ｍ］は、出力信号線１６２［Ｍ］に接続されている。出力信号線１６２［Ｍ］の接続先が、分配部１７２［Ｍ］によって所定期間毎に切り替わることによって、ソースＩＣ部１６０の出力を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素に対応するデータ信号線Ｄ_Ｒ［Ｍ］，Ｄ_Ｇ［Ｍ］，Ｄ_Ｂ［Ｍ］の何れかに入力させることができる。

例えば、分配部１７２［Ｍ］により、ソースＩＣ部１６０とデータ信号線Ｄ_Ｒ［Ｍ］が接続している期間には、ソースＩＣ部１６０からデータ信号線Ｄ_Ｒ［Ｍ］にデータ信号が出力される。同様に、ソースＩＣ部１６０とデータ信号線Ｄ_Ｇ［Ｍ］が接続している期間には、ソースＩＣ部１６０からデータ信号線Ｄ_Ｇ［Ｍ］にデータ信号が出力され、ソースＩＣ部１６０とデータ信号線Ｄ_Ｂ［Ｍ］が接続している期間には、ソースＩＣ部１６０からデータ信号線Ｄ_Ｂ［Ｍ］にデータ信号が出力される。

変動抑制部１７３［Ｍ］は、分配部１７２［Ｍ］とデータ信号線Ｄ［Ｍ］との間に配置され、フィードスルー電圧によるデータ信号の電位変動を抑制する。フィードスルー電圧は、分配部１７２［Ｍ］が接続の切り替えを行う際に発生する。また、変動抑制部１７３［Ｍ］は、分配制御信号線１７１によりコントローラ１８０から供給される分配制御信号により駆動する。

図２は、分配部１７２［Ｍ］と変動抑制部１７３［Ｍ］の詳細構成を示す図である。図２に示すように、分配部１７２［Ｍ］は、スイッチング素子としてトランジスタＴ_Ｒ［Ｍ］，Ｔ_Ｇ［Ｍ］，Ｔ_Ｂ［Ｍ］（以降、これらをまとめて単にトランジスタＴ［Ｍ］ともいう。）を有している。トランジスタＴ［Ｍ］は、例えば、画素部１５０に設けられる薄膜トランジスタ（図示せず）と同じ導電型の半導体で形成されているようにしてもよい。

トランジスタＴ［Ｍ］は、ソースＩＣ部１６０から出力信号線１６２［Ｍ］を介して入力されるデータ信号を、液晶表示パネル１００の複数のデータ信号線Ｄ［Ｍ］に時分割で供給する。また、トランジスタＴ［Ｍ］のゲート端子に接続された分配制御信号線１７１は、複数のトランジスタＴ［Ｍ］の各々を制御するゲート信号線として機能する。即ち、分配制御信号線１７１の分配制御信号により、当該分配制御信号線１７１に接続されたトランジスタＴ［Ｍ］のオン／オフが制御され、出力信号線１６２［Ｍ］の接続先が切り替わる。

本実施形態においては、トランジスタＴ_Ｒ［Ｍ］，Ｔ_Ｇ［Ｍ］，Ｔ_Ｂ［Ｍ］のゲート端子に接続される分配制御信号線１７１をそれぞれ、分配制御信号線１７１_Ｒ，１７１_Ｇ，１７１_Ｂという。トランジスタＴ_Ｒ［Ｍ］，Ｔ_Ｇ［Ｍ］，Ｔ_Ｂ［Ｍ］が電気的に導通することで、出力信号線１６２［Ｍ］とデータ信号線Ｄ［Ｍ］とが接続されることになる。

トランジスタＴ_Ｒ［Ｍ］は、赤（Ｒ）のデータ信号が出力されている期間、赤（Ｒ）画素用のデータ信号線Ｄ_Ｒ［Ｍ］とソースＩＣ部１６０の出力信号線１６２［Ｍ］とを接続する。同様に、トランジスタＴ_Ｇ［Ｍ］は、緑（Ｇ）のデータ信号が出力されている期間、緑（Ｇ）画素用のデータ信号線Ｄ_Ｇ［Ｍ］とソースＩＣ部１６０の出力信号線１６２［Ｍ］とを接続し、トランジスタＴ_Ｂ［Ｍ］は、青（Ｂ）のデータ信号が出力されている期間、青（Ｂ）画素用のデータ信号線Ｄ_Ｂ［Ｍ］とソースＩＣ部１６０の出力信号線１６２［Ｍ］とを接続する。

なお、本実施形態においては、１水平走査期間を３つに時分割して、ソースＩＣ部１６０からデータ信号が青（Ｂ）、緑（Ｇ）、赤（Ｒ）の順番に繰り返し出力される一例を説明する。即ち、出力信号線１６２［Ｍ］は、データ信号線Ｄ_Ｂ［Ｍ］，Ｄ_Ｇ［Ｍ］，Ｄ_Ｒ［Ｍ］の順番で繰り返し接続される例を説明する。

また、図２に示すように、変動抑制部１７３［Ｍ］は、キャンセラＣ_Ｂ１［Ｍ］，Ｃ_Ｂ２［Ｍ］，Ｃ_Ｇ［Ｍ］（以降、これらをまとめて単にキャンセラＣ［Ｍ］ともいう。）を含んで構成される。キャンセラＣ［Ｍ］は、複数のトランジスタＴ［Ｍ］の何れかを制御する分配制御信号線１７１（ゲート信号線）に接続され、他のトランジスタＴ［Ｍ］がオン状態からオフ状態に変化する場合に発生するデータ信号の電位変動を、当該接続された分配制御信号線１７１の分配制御信号（ゲート信号）に応じて抑制する。なお、「他のトランジスタＴ［Ｍ］」とは、ソース又はドレインの一方がキャンセラＣ［Ｍ］に接続されたトランジスタＴ［Ｍ］のことである。

キャンセラＣ［Ｍ］は、所与の静電容量を持つ容量素子によって構成され、本実施形態においては、キャンセラＣ［Ｍ］が、ソースとドレインが電気的に接続されたトランジスタにより構成され、ゲート電極が分配制御信号線１７１に接続されている一例を説明する。キャンセラＣ［Ｍ］のソース又はドレインは、他のトランジスタＴ［Ｍ］のソース又はドレインに接続される。キャンセラＣ［Ｍ］は、当該他のトランジスタＴ［Ｍ］に入力される分配制御信号の逆相の信号を出力することによって、フィードスルー電圧によるデータ信号の電位変動を抑制する。即ち、キャンセラＣ［Ｍ］は、他のトランジスタＴ［Ｍ］において発生するフィードスルー電圧の電位降下分の電位上昇をデータ信号に与える素子ともいえる。

なお、本実施形態におけるフィードスルー電圧とは、トランジスタＴ［Ｍ］がオン状態からオフ状態に変化する際に発生するデータ信号の電位降下のことであり、例えば、トランジスタＴ［Ｍ］のゲート電極とドレイン電極及び／又はソース電極との間に形成される寄生容量に起因して発生する。即ち、データ信号がフィードスルー電圧の影響を受けると、データ信号線Ｄ_Ｒ［Ｍ］の電位は、当該フィードスルー電圧の分だけ低くなる。その結果、画素部１５０の画素電極に正確な階調電圧が印加されない可能性がある。

そこで、本実施形態においては、キャンセラＣ［Ｍ］によって、トランジスタＴ［Ｍ］のフィードスルー電圧によるデータ信号の電位変動を抑制している。ここでは、キャンセラＣ_Ｂ１［Ｍ］，Ｃ_Ｂ２［Ｍ］は、トランジスタＴ_Ｂ［Ｍ］のフィードスルー電圧による電位変動を抑制し、キャンセラＣ_Ｇ［Ｍ］は、トランジスタＴ_Ｇ［Ｍ］のフィードスルー電圧による電位変動を抑制する。

また、本実施形態においては、キャンセラＣ［Ｍ］は、他のトランジスタＴ［Ｍ］がオン状態からオフ状態に変化してからデータ信号の書き込みタイミングまでの期間において、接続された分配制御信号線１７１の分配制御信号（ゲート信号）の変化に応じて、データ信号の電位変動を抑制する。

データ信号の書き込みタイミングは、データ信号が示す階調電圧が画素電極に印加されるタイミングであり、走査信号線Ｇ［Ｎ］の走査信号によって制御される。例えば、データ信号の書き込みタイミングは、複数のデータ信号線Ｄ［Ｍ］のうち、最後に出力信号線１６２［Ｍ］と接続されるデータ信号線Ｄ［Ｍ］（例えば、データ信号線Ｄ_Ｒ［Ｍ］）との接続が解除されるタイミングとなるように設定される。本実施形態においては、出力信号線１６２［Ｍ］とデータ信号線Ｄ_Ｒ［Ｍ］との接続が解除されるタイミング、即ち、トランジスタＴ_Ｒ［Ｍ］がオン状態からオフ状態になるタイミングが、データ信号の書き込みタイミングとなる。

また、本実施形態においては、キャンセラＣ［Ｍ］に接続された分配制御信号線１７１が制御するトランジスタＴ［Ｍ］は、他のトランジスタＴ［Ｍ］がオン状態からオフ状態に変化した場合、オフ状態からオン状態に変化する。キャンセラＣ［Ｍ］は、上記接続された分配制御信号線１７１が制御するトランジスタＴ［Ｍ］をオフ状態からオン状態に制御する分配制御信号（ゲート信号）に応じて、データ信号の電位変動を抑制する。即ち、他のトランジスタＴ［Ｍ］がオン状態からオフ状態に変化する場合、キャンセラＣ［Ｍ］には、当該他のトランジスタＴ［Ｍ］とは逆相の分配制御信号が入力され、その結果、キャンセラＣ［Ｍ］は、他のトランジスタＴ［Ｍ］に発生する電位変動とは逆相の電位変動を出力する。

図３は、キャンセラＣ［Ｍ］がフィードスルー電圧による電位変動を抑制する様子を示すタイミングチャートである。図３に示すｔ軸は、時間軸である。ここでは、まず、青（Ｂ）の画素に入力されるデータ信号について説明する。

図３に示すように、時刻ｔ_１において分配制御信号線１７１_Ｂの電位がハイ（オン電圧）になると、トランジスタＴ_Ｂ［Ｍ］がオン状態（導通状態）になり、データ信号線Ｄ_Ｂ［Ｍ］と出力信号線１６２［Ｍ］とが接続され、当該データ信号線Ｄ_Ｂ［Ｍ］は電位Ｖ_３となる。

次に、時刻ｔ_２において分配制御信号線１７１_Ｂの電位がロー（オフ電圧）になると、トランジスタＴ_Ｂ［Ｍ］がオフ状態（非導通状態）になるため、トランジスタＴ_Ｂ［Ｍ］の寄生容量に起因してフィードスルー電圧が発生する。即ち、本来であれば、トランジスタＴ_Ｂ［Ｍ］に接続されていたデータ信号線Ｄ_Ｂ［Ｍ］の電位は、電位Ｖ_３からフィードスルー電圧降下分を差し引いた電位となる。

しかし、時刻ｔ_２において分配制御信号線１７１_Ｇの電位がハイになるため、当該分配制御信号線１７１_Ｇに接続されたキャンセラＣ_Ｂ１［Ｍ］の寄生容量に起因する電圧上昇が発生し、当該電圧上昇によって、トランジスタＴ_Ｂ［Ｍ］に対応するフィードスルー電圧降下分が相殺される。即ち、データ信号線Ｄ_Ｂ［Ｍ］の電位は、電位Ｖ_３のまま保持される。

次に、時刻ｔ_３において分配制御信号線１７１_Ｇの電位がローになると、当該分配制御信号線１７１_Ｇに接続されたキャンセラＣ_Ｂ１［Ｍ］の寄生容量に起因するフィードスルー電圧が発生する。しかし、時刻ｔ_３において分配制御信号線１７１_Ｒの電位がハイになるため、当該分配制御信号線１７１_Ｒに接続されたキャンセラＣ_Ｂ２［Ｍ］の寄生容量に起因する電圧上昇が発生し、当該電圧上昇によって、キャンセラＣ_Ｂ１［Ｍ］に発生するフィードスルー電圧降下分が相殺される。即ち、データ信号線Ｄ_Ｂ［Ｍ］の電位は、電位Ｖ_３のまま保持される。

そして、時刻ｔ_４において画素部１５０への書き込みタイミングが訪れると、青（Ｒ）に対応する画素部１５０の画素電極に電圧Ｖ_３が印加される。

次に、緑（Ｇ）の画素に書き込みが行われる場合を説明する。

図３に示すように、時刻ｔ_２において分配制御信号線１７１_Ｇの電位がハイになると、当該分配制御信号線１７１_Ｇに接続されたトランジスタＴ_Ｇ［Ｍ］がオン状態になり、データ信号線Ｄ_Ｇ［Ｍ］と出力信号線１６２［Ｍ］とが接続され、当該データ信号線Ｄ_Ｇ［Ｍ］は電位Ｖ_１となる。

次に、時刻ｔ_３において分配制御信号線１７１_Ｇの電位がローになると、当該分配制御信号線１７１_Ｇに接続されたトランジスタＴ_Ｇ［Ｍ］がオフ状態になるため、トランジスタＴ_Ｇ［Ｍ］の寄生容量に起因したフィードスルー電圧が発生する。即ち、本来であれば、トランジスタＴ_Ｇ［Ｍ］に接続されていたデータ信号線Ｄ_Ｇ［Ｍ］の電位は、電位Ｖ_１からフィードスルー電圧降下分を差し引いた電位となる。

しかし、時刻ｔ_３において分配制御信号線１７１_Ｒの電位がハイになるため、当該分配制御信号線１７１_Ｒに接続されたキャンセラＣ_Ｇ［Ｍ］の寄生容量に起因する電圧上昇が発生し、当該電圧上昇によって、トランジスタＴ_Ｇ［Ｍ］に対応するフィードスルー電圧降下分が相殺される。即ち、データ信号線Ｄ_Ｇ［Ｍ］の電位は、電位Ｖ_１のまま保持される。

そして、時刻ｔ_４において画素部１５０への書き込みタイミングが訪れると、緑（Ｇ）に対応する画素部１５０に書き込みが行われて、画素電極に電圧Ｖ_１が印加される。

なお、時刻ｔ_４においては、分配制御信号線１７１_Ｒの電位がローになると、当該分配制御信号線１７１_Ｒに接続されたキャンセラＣ_Ｇ［Ｍ］の寄生容量に起因する電圧降下が発生し、データ信号線Ｄ_Ｇ［Ｍ］の電位が、電位Ｖ_１から当該電圧降下（電位降下分をαとする。）を差し引いた電位となる（時刻ｔ_４〜ｔ_５）。しかし、当該電圧降下が発生する前に、緑（Ｇ）に対応する画素部１５０には、既に、電圧Ｖ_１に基づいて書き込みが行われているため、データ信号の電位変動が表示制御に影響しない。

最後に、赤（Ｒ）の画素に書き込みが行われる場合を説明する。

図３に示すように、時刻ｔ_３において分配制御信号線１７１_Ｒの電位がハイになると、当該分配制御信号線１７１_Ｒに接続されたトランジスタＴ_Ｒ［Ｍ］がオン状態になり、データ信号線Ｄ_Ｒ［Ｍ］と出力信号線１６２［Ｍ］とが接続され、当該データ信号線Ｄ_Ｒ［Ｍ］は電位Ｖ_２となる。

そして、時刻ｔ_４において画素部１５０への書き込みタイミングが訪れると、赤（Ｒ）に対応する画素部１５０に書き込みが行われて、画素電極に電圧Ｖ_２が印加される。

なお、時刻ｔ_４においては、分配制御信号線１７１_Ｒの電位がローになると、当該分配制御信号線１７１_Ｒに接続されたトランジスタＴ_Ｒ［Ｍ］の寄生容量に起因する電圧降下（電位降下分をβとする。）が発生し、データ信号線Ｄ_Ｒ［Ｍ］の電位が、電位Ｖ_２から当該電圧降下を差し引いた電位となる（時刻ｔ_４〜ｔ_６）。しかし、当該電圧降下が発生する前に、画素部１５０には、既に、電圧Ｖ_２に基づいて書き込みが行われているため、階調電圧の変動が表示制御に影響しない。

上記においては、時刻ｔ_１〜ｔ_４においてデータ信号の電位変動が抑制される場合を説明したが、以降の時刻についても同様に、フィードスルー電圧による電位変動の抑制が行われる。

以上のように、本実施形態に係る液晶表示装置１においては、分配制御信号線１７１の分配制御信号により駆動するキャンセラＣ［Ｍ］が、当該分配制御信号に応じて、トランジスタＴ［Ｍ］のフィードスルー電圧による電位変動を抑制する。フィードスルー電圧による電位変動を抑制するために、新たな信号線等を必要とすることがないので、液晶表示装置１の小型化及び省電力化を図りつつ、フィードスルー電圧の影響を軽減することが可能になる。

また、画素部１５０への書き込みタイミングまでの期間において、キャンセラＣ［Ｍ］がデータ信号の電位変動を抑制するので、データ信号の電位を書き込みタイミングまで保持することができ、正確な階調電圧を画素電極に印加させることができる。

また、フィードスルー電圧による電位降下が発生するタイミングで、当該電位降下を相殺する電位上昇をデータ信号に与えることができる。

なお、本発明は、以上説明した実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。

例えば、実施形態においては、ある書き込みタイミングと次の書き込みタイミングとの間において、青（Ｂ），緑（Ｇ），赤（Ｒ）の順番にデータ信号が入力される場合を説明したが、予め定められた順番にデータ信号が入力されるようにすればよい。他にも例えば、赤（Ｒ），緑（Ｇ），青（Ｂ）の順番にデータ信号が入力されるようにしてもよい。この場合、トランジスタＴ_Ｒ［Ｍ］とデータ信号線Ｄ_Ｒ［Ｍ］との間に、二つのキャンセラＣ［Ｍ］が配置され、それぞれ、分配制御信号線１７１_Ｇ，１７１_Ｂにより駆動することになる。更に、この場合には、キャンセラＣ_Ｂ１［Ｍ］，Ｃ_Ｂ２［Ｍ］は不要になる。

また例えば、本実施形態においては、３色のカラーフィルタが用いられる場合を説明したが、４色のカラーフィルタ（例えば、赤（Ｒ），緑（Ｇ），青（Ｂ），黄（Ｙ））が用いられるようにしてもよい。カラーフィルタが示す色の数に応じてキャンセラＣ［Ｍ］を配置し、フィードスルー電圧の電位変動を抑制するようにすればよい。

例えば、液晶表示装置１がｎ色のカラーフィルタを有する場合を説明する。この場合、液晶表示装置１においては、ｎ色に対応するｎ本のデータ信号線Ｄ［Ｍ］が一組として、当該ｎ本のデータ信号線Ｄ［Ｍ］と、出力信号線１６２［Ｍ］と、が時分割で順番に接続される。また、分配部１７２［Ｍ］には、ｎ個のトランジスタＴ［Ｍ］が配置され、これらｎ個のトランジスタＴ［Ｍ］は、ｎ本の分配制御信号線１７１により駆動する。

これらｎ本のデータ信号線Ｄ［Ｍ］のうち、ｍ番目（ｍは、１〜ｎ−１の自然数）に出力信号線１６２［Ｍ］に接続するデータ信号線Ｄ［Ｍ］に対応するトランジスタＴ［Ｍ］のソース又はドレインと、当該データ信号線Ｄ［Ｍ］と、の間に、ｎ−ｍ個のキャンセラＣ［Ｍ］が接続されるようにすればよい。そして、当該ｎ−ｍ個のキャンセラＣ［Ｍ］のそれぞれは、ｍ＋１番目からｎ番目までに出力信号線１６２［Ｍ］に接続するデータ信号線Ｄ［Ｍ］に対応するトランジスタＴ［Ｍ］を制御するための分配制御信号線１７１に接続されるようにすればよい。

例えば、ｍ番目に出力信号線１６２［Ｍ］に接続するデータ信号線Ｄ［Ｍ］に対応するトランジスタＴ［Ｍ］を制御する分配制御信号線１７１がハイからローになった場合、ｍ＋１番目に出力信号線１６２［Ｍ］と接続するデータ信号線Ｄ［Ｍ］に対応するトランジスタＴ［Ｍ］を制御する分配制御信号線１７１がローからハイになるように、分配制御信号が供給されるようにすればよい。

なお、ｎ番目に出力信号線１６２［Ｍ］と接続するデータ信号線Ｄ［Ｍ］に対応するトランジスタＴ［Ｍ］を制御する分配制御信号線１７１がハイからローになった場合、書き込みタイミングが訪れるように、走査信号線Ｇ［Ｎ］の走査信号が制御されるようにすればよい。

上記のように配置されるキャンセラＣ［Ｍ］に分配制御信号を供給することによって、カラーフィルタが示す色が何色であっても、トランジスタＴ［Ｍ］に発生するフィードスルー電圧によるデータ信号の電位変動を、実施形態と同様に抑制することができる。

また例えば、カラーフィルタの配列は、実施形態において説明したストライプ配列であってもよいし、他にも例えば、同一色を斜めに配置するモザイク配列や、異なる色を三角形に配列するデルタ配列等であってもよい。

また、実施形態においては、本発明に係る表示装置を液晶表示装置に適用する場合を例に挙げて説明したが、本発明に係る表示装置は液晶表示装置に限られず、データ信号線からのデータ信号が時分割で各画素に供給される表示装置に適用することができる。他にも例えば、本発明に係る表示装置を有機ＥＬ表示装置に適用するようにしてもよい。

図４は、有機ＥＬ表示装置の概略構成を示す図である。図４に示すように、有機ＥＬ表示装置２は、有機ＥＬ表示パネル２００と、所定アスペクト比で画素部２５０が並ぶ基板２１０と、有機ＥＬ素子を制御するためのＴＦＴ基板２２０と、ＴＦＴを制御するための走査信号駆動回路２３０と、画素部２５０にデータ信号を供給するためのデータ信号駆動回路２４０と、を含む。データ信号が画素部２５０に供給され、画素部２５０の有機ＥＬ薄膜に所与の電圧が印加されることによって表示制御が行われる。

コントローラ２８０から走査信号駆動回路２３０及びデータ信号駆動回路２４０を制御する各種信号が供給される点は、実施形態で説明した液晶表示装置１と同様である。また、データ信号駆動回路２４０は、ソースＩＣ部２６０及び分配制御部２７０を含み、それぞれにデータバスライン２６１と分配制御信号線２７１を介してコントローラ２８０から信号が供給される点も実施形態と同様である。

有機ＥＬ表示装置２においても、ソースＩＣ部２６０から出力されるデータ信号が、出力信号線２６２［Ｍ］を介して分配制御部２７０の制御により時分割でデータ信号線Ｄ［Ｍ］に供給される。分配制御部２７０がデータ信号を分配する場合、当該分配を行うためのトランジスタがオン状態からオフ状態に切り替わる際にフィードスルー電圧の影響を受けるが、有機ＥＬ表示装置２は、変動抑制部２７３［Ｍ］を含んで構成されるため、当該フィードスルー電圧による電圧降下を抑制することができる。なお、有機ＥＬ表示装置２の分配制御部２７０は、液晶表示装置１の分配制御部１７０と同様のレイアウトを有する。

図５は、液晶表示装置１の分配制御部１７０及び有機ＥＬ表示装置２の分配制御部２７０のレイアウトを説明するための平面図である。ここでは、有機ＥＬ表示装置２の分配制御部２７０のレイアウトを例に挙げて説明する。図５に示す平面図は、図４のＸ軸とＹ軸とに垂直な方向から有機ＥＬ表示装置を見た場合の分配制御部２７０のレイアウトを示す。図５に示すように、」分配制御部２７０は、分配部２７２［Ｍ］及び変動抑制部２７３［Ｍ］を含んで構成される。

図５に示すように、有機ＥＬ表示装置２においては、各分配制御信号線２７１_Ｒ，２７１_Ｇ，２７１_Ｂのそれぞれのゲート信号により駆動するトランジスタＴ_Ｂ［Ｍ］，Ｔ_Ｒ［Ｍ］，Ｔ_Ｇ［Ｍ］（分配部２７２［Ｍ］）の制御により、出力信号線２６２［Ｍ］から供給されるデータ信号がデータ信号線Ｄ_Ｒ［Ｍ］，Ｄ_Ｇ［Ｍ］，Ｄ_Ｂ［Ｍ］に時分割で供給される。従来の有機ＥＬ表示装置では、キャンセラＣ_Ｂ１［Ｍ］，Ｃ_Ｂ２［Ｍ］，Ｃ_Ｇ［Ｍ］が存在しないため、トランジスタＴ_Ｂ［Ｍ］，Ｔ_Ｒ［Ｍ］，Ｔ_Ｇ［Ｍ］のオンオフが切り替わる際に、実施形態で説明したようなフィードスルー電圧による電圧降下が発生するが、ここでは、ゲート層と半導体層が追加されることによりキャンセラＣ_Ｂ１［Ｍ］，Ｃ_Ｂ２［Ｍ］，Ｃ_Ｇ［Ｍ］（変動抑制部２７３）が存在するため、当該電圧降下分を相殺することができる。

図６は、図５のＶＩ−ＶＩ線断面図である。図６に示すように、変動制御部２７３［Ｍ］は、窒化膜等からなる絶縁膜２７０ａと、ガラス基板２７０ｇと、が互いに向き合っている。絶縁膜２７０ａとガラス基板２７０ｇとは、トランジスタＴ_Ｒ［Ｍ］を構成するソース・ドレインメタル２７２ａと、半導体層（ＴＡＯＳ）２７２ｂと、分配制御信号線（ゲートメタル）２７１_Ｒとを挟むように配置される。ソース・ドレインメタル２７２ａと分配制御信号線２７１_Ｒとの間には、絶縁膜２７０ｅ，２７０ｆと、が配置される。なお、絶縁膜２７０ｅは、素子の劣化を防ぐために酸化膜とし、他の絶縁膜については、窒化膜により構成されるようにしてもよい。また、ソース・ドレインメタル２７２ａと、絶縁膜２７０ａとの間には、コモンメタル（ＣＩＴｍｅｔａｌ）２７０ｂと、コモンＩＴＯ（ＣＩＴ）２７０ｃと、絶縁膜２７０ｄとが配置される。

図６に示すように、キャンセラＣ_Ｇ［Ｍ］は、ソース・ドレインメタル２７３ａと、半導体層２７３ｃと、分配制御信号線２７１_Ｒと、を含んで構成される。キャンセラＣ_Ｂ２［Ｍ］は、ソース・ドレインメタル２７３ｂと、半導体層２７３ｄと、分配制御信号線２７１_Ｒと、を含んで構成される。これらキャンセラＣ_Ｇ［Ｍ］，Ｃ_Ｂ２［Ｍ］は、共に分配制御信号線２７１_Ｒのゲート信号により駆動し、フィードスルー電圧によるデータ信号の電位変動の影響を抑制することになる。このように、本発明に係る表示装置を有機ＥＬ表示装置に適用し、フィードスルー電圧による影響を抑制するようにしてもよい。

１ 液晶表示装置、２ 有機ＥＬ表示装置、１００ 液晶表示パネル、１１０ カラーフィルタ基板、１２０，２２０ ＴＦＴ基板、１３０，２３０ 走査信号駆動回路、１４０，２４０ データ信号駆動回路、１５０，２５０ 画素部、１６０，２６０ ソースＩＣ部、１６１，２６１ データバスライン、１６２，２６２ 出力信号線、１７０，２７０ 分配制御部、１７１，１７１_Ｒ，１７１_Ｇ，１７１_Ｂ，２７１，２７１_Ｒ，２７１_Ｇ，２７１_Ｂ 分配制御信号線、１７２，２７２ 分配部、１７３，２７３ 変動抑制部、１８０，２８０ コントローラ、２００ 有機ＥＬ表示パネル、２１０ 基板、Ｔ_Ｂ［Ｍ］，Ｔ_Ｒ［Ｍ］，Ｔ_Ｇ［Ｍ］ トランジスタ、Ｃ［Ｍ］，Ｃ_Ｂ１［Ｍ］，Ｃ_Ｂ２［Ｍ］，Ｃ_Ｇ［Ｍ］ キャンセラ、Ｇ［Ｎ］ 走査信号線、Ｄ［Ｍ］ データ信号線。

Claims (4)

1. 画素を制御するためのデータ信号を生成するデータ信号生成部と、
   前記データ信号生成部から出力される前記データ信号を、表示パネルの複数のデータ信号線に時分割で供給する、第１トランジスタ及び第２トランジスタを含む複数のトランジスタと、
   前記複数のトランジスタの各々を制御するゲート信号線と、
   前記第２トランジスタを制御する前記ゲート信号線に接続され、前記第１トランジスタがオン状態からオフ状態に変化する場合に発生する前記データ信号の電位変動を、前記接続されたゲート信号線のゲート信号に応じて抑制する変動抑制部と、を含み、
   前記変動抑制部は、トランジスタにより構成されており、
   前記変動抑制部を構成するトランジスタのソース又はドレインは、前記第１トランジスタのソース又はドレインに接続されており、当該トランジスタのゲート電極は、前記第２トランジスタを制御する前記ゲート信号線に接続されており、
   複数の前記画素が、ｎ色（ｎは自然数）の表示に対応して配列されている場合において、
   前記複数のデータ信号線は、ｎ本ずつ一組にまとめられ、
   各組のｎ本のデータ信号線のうち、ｍ番目（ｍは１〜ｎ−１の自然数）に前記データ信号が供給されるデータ信号線に対応する前記トランジスタと、当該データ信号線との間に、（ｎ−ｍ）個の前記変動抑制部が接続されている、
   ことを特徴とする表示装置。
2. 前記変動抑制部は、
   前記第１トランジスタがオン状態からオフ状態に変化してから前記データ信号の書き込みタイミングまでの期間において、前記接続されたゲート信号線のゲート信号の変化に応じて、前記データ信号の電位変動を抑制する、
   ことを特徴とする請求項１に記載の表示装置。
3. 前記変動抑制部に接続された前記ゲート信号線が制御する前記第２トランジスタは、前記第１トランジスタがオン状態からオフ状態に変化した場合、オフ状態からオン状態に変化し、
   前記変動抑制部は、
   前記接続された前記ゲート信号線が制御する前記第２トランジスタをオフ状態からオン状態に制御する前記ゲート信号に応じて、前記データ信号の電位変動を抑制する、
   ことを特徴とする請求項１又は２に記載の表示装置。
4. 前記（ｎ−ｍ）個の前記変動抑制部のそれぞれは、（ｍ＋１）番目からｎ番目までに前記データ信号が供給される前記データ信号線に対応する前記トランジスタを制御する前記ゲート信号線に接続されている、
   ことを特徴とする請求項１から３の何れか１項に記載の表示装置。

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