JPH07161975A - Ｍｏｓトランジスタおよびサンプルホールド回路 - Google Patents
Ｍｏｓトランジスタおよびサンプルホールド回路Info
- Publication number
- JPH07161975A JPH07161975A JP30364093A JP30364093A JPH07161975A JP H07161975 A JPH07161975 A JP H07161975A JP 30364093 A JP30364093 A JP 30364093A JP 30364093 A JP30364093 A JP 30364093A JP H07161975 A JPH07161975 A JP H07161975A
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- JP
- Japan
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- oxide film
- mos transistor
- gate oxide
- drain
- thicker
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Abstract
(57)【要約】
【目的】フィードスルーが低減化されたＭＯＳトランジ
スタ、およびそのＭＯＳトランジスタを用いたサンプル
ホールド回路を提供する。 【構成】ゲート酸化膜４５の、ソース側もしくはドレイ
ン側の一方４５ｂを他方４５ａよりも厚く形成した。
スタ、およびそのＭＯＳトランジスタを用いたサンプル
ホールド回路を提供する。 【構成】ゲート酸化膜４５の、ソース側もしくはドレイ
ン側の一方４５ｂを他方４５ａよりも厚く形成した。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタお
よびそのＭＯＳトランジスタをアナログスイッチとして
用いたサンプルホールド回路に関する。
よびそのＭＯＳトランジスタをアナログスイッチとして
用いたサンプルホールド回路に関する。
【０００２】
【従来の技術】例えばＡ／Ｄ変換器等において、アナロ
グ信号の一時的な保持のためにサンプルホールド回路が
多用されている。図３は、ＭＯＳトランジスタをアナロ
グスイッチとして用いたサンプルホールド回路の回路図
である。
グ信号の一時的な保持のためにサンプルホールド回路が
多用されている。図３は、ＭＯＳトランジスタをアナロ
グスイッチとして用いたサンプルホールド回路の回路図
である。
【０００３】ＭＯＳトランジスタ１０がオン状態にある
ときにそのソース側からアナログ信号Ｓが入力され、Ｍ
ＯＳトランジスタ１０のドレイン側に接続されたホール
ド容量２０に、その信号レベルに対応する電荷が蓄積さ
れ、ＭＯＳトランジスタ１０がオフ状態にある間、その
ホールド容量２０に、ＭＯＳトランジスタ１０がオン状
態にあったときの信号レベルが保持される。
ときにそのソース側からアナログ信号Ｓが入力され、Ｍ
ＯＳトランジスタ１０のドレイン側に接続されたホール
ド容量２０に、その信号レベルに対応する電荷が蓄積さ
れ、ＭＯＳトランジスタ１０がオフ状態にある間、その
ホールド容量２０に、ＭＯＳトランジスタ１０がオン状
態にあったときの信号レベルが保持される。
【０００４】ところが、ＭＯＳトランジスタ１０をオン
状態からオフ状態に変化させると、その瞬間に、そのＭ
ＯＳトランジスタ１０のホールド容量２０が接続された
ドレイン側の電圧が変化するいわゆるフィードスルーが
生じ、ホールド容量２０に保持される信号レベルが入力
信号Ｓの信号レベルと異なってしまうという問題があ
る。
状態からオフ状態に変化させると、その瞬間に、そのＭ
ＯＳトランジスタ１０のホールド容量２０が接続された
ドレイン側の電圧が変化するいわゆるフィードスルーが
生じ、ホールド容量２０に保持される信号レベルが入力
信号Ｓの信号レベルと異なってしまうという問題があ
る。
【０００５】このフィールドスルーの原因としては、Ｍ
ＯＳトランジスタ１０のゲートとドレインとの間に寄生
容量が存在すること、および、オン状態にあるときにＭ
ＯＳトランジスタ１０に蓄積されたチャネル電荷が、そ
のＭＯＳトランジスタ１０がオフ状態に変化したときに
ソース側とともにドレイン側にも分配されることが挙げ
られる。
ＯＳトランジスタ１０のゲートとドレインとの間に寄生
容量が存在すること、および、オン状態にあるときにＭ
ＯＳトランジスタ１０に蓄積されたチャネル電荷が、そ
のＭＯＳトランジスタ１０がオフ状態に変化したときに
ソース側とともにドレイン側にも分配されることが挙げ
られる。
【０００６】図４は、従来のフィードスルー対策の施さ
れたサンプルホールド回路の一例を示す回路図である。
図３に示す構成のサンプルホールド回路にＭＯＳトラン
ジスタ１０と同一特性のダミー用のＭＯＳトランジスタ
３０が接続されている。このようなダミー用トランジス
タ３０を接続し、ＭＯＳトランジスタ１０およびＭＯＳ
トランジスタ３０を互いに逆相のクロックで駆動するこ
とにより、理論上フィードスルーの影響は低減される。
れたサンプルホールド回路の一例を示す回路図である。
図３に示す構成のサンプルホールド回路にＭＯＳトラン
ジスタ１０と同一特性のダミー用のＭＯＳトランジスタ
３０が接続されている。このようなダミー用トランジス
タ３０を接続し、ＭＯＳトランジスタ１０およびＭＯＳ
トランジスタ３０を互いに逆相のクロックで駆動するこ
とにより、理論上フィードスルーの影響は低減される。
【０００７】フィードスルー対策としては、図４に示す
ものの他、図３に示す構成のものにおいて、 （ａ）ＭＯＳトランジスタ１０のチャネル幅を小さくし
て、ゲート・ドレイン間の寄生容量を小さくすること （ｂ）ゲートを小さくして蓄積されるチャネル電荷を少
量にすること （ｃ）ホールド容量２０として容量値の大きなものを用
いること 等が挙げられる。
ものの他、図３に示す構成のものにおいて、 （ａ）ＭＯＳトランジスタ１０のチャネル幅を小さくし
て、ゲート・ドレイン間の寄生容量を小さくすること （ｂ）ゲートを小さくして蓄積されるチャネル電荷を少
量にすること （ｃ）ホールド容量２０として容量値の大きなものを用
いること 等が挙げられる。
【０００８】
【発明が解決しようとする課題】ところが、図４に示す
フィードスルー対策では、ＭＯＳトランジスタ３０を余
分に備える必要があり、回路規模が増大するという問題
がある。また制御性にも問題があり、両ＭＯＳトランジ
スタ１０，３０の特性がずれたり、両トランジスタ１
０，３０を駆動するクロック信号の位相が逆相からずれ
たりすると、かえってフィードスルーの影響が大きくな
る恐れがあり、このため極めて慎重な制御を行う必要が
ある。
フィードスルー対策では、ＭＯＳトランジスタ３０を余
分に備える必要があり、回路規模が増大するという問題
がある。また制御性にも問題があり、両ＭＯＳトランジ
スタ１０，３０の特性がずれたり、両トランジスタ１
０，３０を駆動するクロック信号の位相が逆相からずれ
たりすると、かえってフィードスルーの影響が大きくな
る恐れがあり、このため極めて慎重な制御を行う必要が
ある。
【０００９】また上記（ａ）〜（ｃ）のフィードスルー
対策は、いずれもそのサンプルホールド回路の周波数特
性を低下させ、高速動作を妨げるという問題がある。本
発明は、上記事情に鑑み、フィードスルーが低減化され
たＭＯＳトランジスタ、およびそのＭＯＳトランジスタ
を用いたサンプルホールド回路を提供することを目的と
する。
対策は、いずれもそのサンプルホールド回路の周波数特
性を低下させ、高速動作を妨げるという問題がある。本
発明は、上記事情に鑑み、フィードスルーが低減化され
たＭＯＳトランジスタ、およびそのＭＯＳトランジスタ
を用いたサンプルホールド回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明のＭＯＳトランジスタは、ソースとドレインとのうち
の一方側が他方側と比べ厚い膜厚のゲート酸化膜を有す
ることを特徴とするものである。また、本発明のサンプ
ルホールド回路は、ソースとドレインとのうちの一方側
が他方側と比べ厚い膜厚のゲート酸化膜を有するＭＯＳ
トランジスタと、そのＭＯＳトランジスタのソースとド
レインとのうちのゲート酸化膜の厚い側の一方に接続さ
れた、信号を保持するホールド容量とを備えたことを特
徴とするものである。
明のＭＯＳトランジスタは、ソースとドレインとのうち
の一方側が他方側と比べ厚い膜厚のゲート酸化膜を有す
ることを特徴とするものである。また、本発明のサンプ
ルホールド回路は、ソースとドレインとのうちの一方側
が他方側と比べ厚い膜厚のゲート酸化膜を有するＭＯＳ
トランジスタと、そのＭＯＳトランジスタのソースとド
レインとのうちのゲート酸化膜の厚い側の一方に接続さ
れた、信号を保持するホールド容量とを備えたことを特
徴とするものである。
【００１１】
【作用】本発明のＭＯＳトランジスタはソースとドレイ
ンとのうちの一方側が他方側と比べ厚い膜厚のゲート酸
化膜を有しているため、ゲートと、ソースおよびドレイ
ンのうちゲート酸化膜の厚い側の一方との間の寄生容量
が低減される。また本発明のＭＯＳトランジスタは、オ
ン状態からオフ状態に移行する際に、ゲート酸化膜の厚
い側が先ずオフ状態に移行し、したがってチャネル電荷
のうちゲート酸化膜の厚い部分に蓄積されているチャネ
ル電荷がソース側とドレイン側とに分配され、ゲート酸
化膜の薄い部分に蓄積されているチャネル電荷は、その
薄い部分がオフ状態に移行するときにゲート酸化膜の厚
い部分は既にオフ状態に移行しているため、ゲート酸化
膜の厚い側には分配されず、もっぱら、ソースもしくは
ドレインのうちゲート酸化膜の薄い側の一方に移動す
る。
ンとのうちの一方側が他方側と比べ厚い膜厚のゲート酸
化膜を有しているため、ゲートと、ソースおよびドレイ
ンのうちゲート酸化膜の厚い側の一方との間の寄生容量
が低減される。また本発明のＭＯＳトランジスタは、オ
ン状態からオフ状態に移行する際に、ゲート酸化膜の厚
い側が先ずオフ状態に移行し、したがってチャネル電荷
のうちゲート酸化膜の厚い部分に蓄積されているチャネ
ル電荷がソース側とドレイン側とに分配され、ゲート酸
化膜の薄い部分に蓄積されているチャネル電荷は、その
薄い部分がオフ状態に移行するときにゲート酸化膜の厚
い部分は既にオフ状態に移行しているため、ゲート酸化
膜の厚い側には分配されず、もっぱら、ソースもしくは
ドレインのうちゲート酸化膜の薄い側の一方に移動す
る。
【００１２】このように本発明のＭＯＳトランジスタに
よれば、ゲート酸化膜の厚い側は寄生容量とチャネル電
荷の分配との双方が減り、したがってゲート酸化膜の厚
い側にホールド容量を付加した本発明のサンプルホール
ド回路においては、フィードスルーの影響が大きく低減
され、高精度のサンプルホールド回路が実現する。ま
た、本発明のＭＯＳトランジスタおよびサンプルホール
ド回路によれば周波数特性を低下させることもなく、図
４に示すような余計なトランジスタを付加する必要もな
い。
よれば、ゲート酸化膜の厚い側は寄生容量とチャネル電
荷の分配との双方が減り、したがってゲート酸化膜の厚
い側にホールド容量を付加した本発明のサンプルホール
ド回路においては、フィードスルーの影響が大きく低減
され、高精度のサンプルホールド回路が実現する。ま
た、本発明のＭＯＳトランジスタおよびサンプルホール
ド回路によれば周波数特性を低下させることもなく、図
４に示すような余計なトランジスタを付加する必要もな
い。
【００１３】尚、ここでは、フィードスルーが問題にな
る回路としてサンプルホールド回路を挙げて説明した
が、本発明のＭＯＳトランジスタは、サンプルホールド
回路に限らずフィードスルーが問題となるあらゆる回路
について有効であることはもちろんである。
る回路としてサンプルホールド回路を挙げて説明した
が、本発明のＭＯＳトランジスタは、サンプルホールド
回路に限らずフィードスルーが問題となるあらゆる回路
について有効であることはもちろんである。
【００１４】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のＭＯＳトランジスタの一例を示す、半導
体回路の断面図である。Ｐウェル４０にソース電極，ド
レイン電極としての各Ｎ型拡散層４１，４２が形成され
ており、各拡散層４１，４２にはアルミニウム配線４
３，４４が接続されている。
１は、本発明のＭＯＳトランジスタの一例を示す、半導
体回路の断面図である。Ｐウェル４０にソース電極，ド
レイン電極としての各Ｎ型拡散層４１，４２が形成され
ており、各拡散層４１，４２にはアルミニウム配線４
３，４４が接続されている。
【００１５】またＰウェル４０の上部の、２つの拡散層
４１，４２に挟まれた部分にはゲート酸化膜４５が形成
されている。このゲート酸化膜４５は、ソース側の一部
４５ａと比べ、ドレイン側の一部４５ｂが厚く形成され
ている。そのゲート酸化膜４５の上には、ゲート電極と
してのポリシリコン層４６が形成され、そのポリシリコ
ン層４６にはアルミニウム配線４７が接続されている。
また拡散層４１，４２、ポリシリコン層４６の上には、
層間絶縁膜４８が形成されている。
４１，４２に挟まれた部分にはゲート酸化膜４５が形成
されている。このゲート酸化膜４５は、ソース側の一部
４５ａと比べ、ドレイン側の一部４５ｂが厚く形成され
ている。そのゲート酸化膜４５の上には、ゲート電極と
してのポリシリコン層４６が形成され、そのポリシリコ
ン層４６にはアルミニウム配線４７が接続されている。
また拡散層４１，４２、ポリシリコン層４６の上には、
層間絶縁膜４８が形成されている。
【００１６】この図１に示すＭＯＳトランジスタでは、
ゲート酸化膜４５のドレイン側の一部４５ｂが厚く形成
されているため、ドレイン電極としての拡散層４２とゲ
ート電極としてのポリシリコン層４６との間の寄生容量
の小さいトランジスタとなっている。また、この図１に
示すＭＯＳトランジスタがオン状態からオフ状態に移行
する際、ゲート酸化膜４５のドレイン側の一部４５ｂが
厚く形成されているため、その厚い側が先にオフ状態に
移行し、薄い側はそれより遅れてオフ状態に移行する。
このため、その厚く形成された部分４５ｂの直下に蓄積
されていたチャネル電荷の一部はドレイン側に分配され
るが、薄く形成された部分４５ａの直下に蓄積されてい
たチャネル電荷はもっぱらソース側に移行する。したが
って全体として、チャネル電荷のうちドレイン側に分配
される比率が低下する。
ゲート酸化膜４５のドレイン側の一部４５ｂが厚く形成
されているため、ドレイン電極としての拡散層４２とゲ
ート電極としてのポリシリコン層４６との間の寄生容量
の小さいトランジスタとなっている。また、この図１に
示すＭＯＳトランジスタがオン状態からオフ状態に移行
する際、ゲート酸化膜４５のドレイン側の一部４５ｂが
厚く形成されているため、その厚い側が先にオフ状態に
移行し、薄い側はそれより遅れてオフ状態に移行する。
このため、その厚く形成された部分４５ｂの直下に蓄積
されていたチャネル電荷の一部はドレイン側に分配され
るが、薄く形成された部分４５ａの直下に蓄積されてい
たチャネル電荷はもっぱらソース側に移行する。したが
って全体として、チャネル電荷のうちドレイン側に分配
される比率が低下する。
【００１７】このように、ドレイン側（ゲート酸化膜の
厚い側）は寄生容量とチャネル電荷の分配との双方が減
り、このドレイン側にホールド容量を付加することによ
り高精度のサンプルホールド回路が実現する。図２は、
本発明のＭＯＳトランジスタの製造工程を示す模式図で
ある。図２（ａ）は、Ｐウェル５０の上に、酸化膜５１
（通常のＭＯＳトランジスタの製造工程におけるゲート
酸化膜）が形成された状態を示しており、ここまでは従
来のＭＯＳトランジスタ製造工程と同一である。
厚い側）は寄生容量とチャネル電荷の分配との双方が減
り、このドレイン側にホールド容量を付加することによ
り高精度のサンプルホールド回路が実現する。図２は、
本発明のＭＯＳトランジスタの製造工程を示す模式図で
ある。図２（ａ）は、Ｐウェル５０の上に、酸化膜５１
（通常のＭＯＳトランジスタの製造工程におけるゲート
酸化膜）が形成された状態を示しており、ここまでは従
来のＭＯＳトランジスタ製造工程と同一である。
【００１８】その後、図２（ｂ）に示すようにＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ）法
により窒化シリコン５２を付着させ、その後、図２
（ｃ）に示すように、熱酸化により、窒化シリコン５２
が付着した部分以外の部分に厚い酸化膜５３を形成す
る。その後、窒化シリコン５２を除去し、ポリシリコン
５４を付ける（図２（ｄ））。さらにその後、図２
（ｅ）に示すように、ポリシリコン層５４をエッチング
してゲート電極５５を形成し、図２（ｆ）に示すように
ゲート電極５５の直下部分以外の部分の熱酸化膜５３を
エッチングする。図２（ｆ）に示す、ゲート電極５５の
直下部分以外の部分の酸化膜５７は、熱酸化膜５３のエ
ッチング工程で所定の厚さの酸化膜が残るようにエッチ
ングされた酸化膜であってもよく、熱酸化膜５３のエッ
チング工程ではＰウェルに達するまで一旦全て酸化膜を
除去し、その後あらためて形成された酸化膜であっても
よい。
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ）法
により窒化シリコン５２を付着させ、その後、図２
（ｃ）に示すように、熱酸化により、窒化シリコン５２
が付着した部分以外の部分に厚い酸化膜５３を形成す
る。その後、窒化シリコン５２を除去し、ポリシリコン
５４を付ける（図２（ｄ））。さらにその後、図２
（ｅ）に示すように、ポリシリコン層５４をエッチング
してゲート電極５５を形成し、図２（ｆ）に示すように
ゲート電極５５の直下部分以外の部分の熱酸化膜５３を
エッチングする。図２（ｆ）に示す、ゲート電極５５の
直下部分以外の部分の酸化膜５７は、熱酸化膜５３のエ
ッチング工程で所定の厚さの酸化膜が残るようにエッチ
ングされた酸化膜であってもよく、熱酸化膜５３のエッ
チング工程ではＰウェルに達するまで一旦全て酸化膜を
除去し、その後あらためて形成された酸化膜であっても
よい。
【００１９】図２（ｆ）に示す工程の後は、従来と同様
にしてＭＯＳトランジスタが形成される。尚、上述した
製造工程は一例に過ぎず、本発明はそのＭＯＳトランジ
スタの製造工程の如何を問うものではない。
にしてＭＯＳトランジスタが形成される。尚、上述した
製造工程は一例に過ぎず、本発明はそのＭＯＳトランジ
スタの製造工程の如何を問うものではない。
【００２０】
【発明の効果】以上説明したとおり、本発明によれば、
ソースもしくはドレインのうち、ゲート酸化膜の厚い側
の一方について寄生容量およびチャネル電荷の分配の双
方が減り、これによりフィードスルーの低減化が図られ
る。
ソースもしくはドレインのうち、ゲート酸化膜の厚い側
の一方について寄生容量およびチャネル電荷の分配の双
方が減り、これによりフィードスルーの低減化が図られ
る。
【図１】本発明のＭＯＳトランジスタの一例を示す、半
導体回路の断面図である。
導体回路の断面図である。
【図２】本発明のＭＯＳトランジスタの製造工程を示す
模式図である。
模式図である。
【図３】ＭＯＳトランジスタをアナログスイッチとして
用いたサンプルホールド回路の回路図である。
用いたサンプルホールド回路の回路図である。
【図４】従来のフィードスルー対策の施されたサンプル
ホールド回路の一例を示す回路図である。
ホールド回路の一例を示す回路図である。
１０ ＭＯＳトランジスタ ２０ ホールド容量 ４０ Ｐウェル ４５ ゲート酸化膜 ４５ａ ゲート酸化膜の薄い部分 ４５ｂ ゲート酸化膜の厚い部分 ４６ ポリシリコン層（ゲート電極）
Claims (2)
- 【請求項１】 ソースとドレインとのうちの一方側が他
方側と比べ厚い膜厚のゲート酸化膜を有することを特徴
とするＭＯＳトランジスタ。 - 【請求項２】 ソースとドレインとのうちの一方側が他
方側と比べ厚い膜厚のゲート酸化膜を有するＭＯＳトラ
ンジスタと、 該ＭＯＳトランジスタのソースとドレインとのうちのゲ
ート酸化膜の厚い側の一方に接続された、信号を保持す
るホールド容量とを備えたことを特徴とするサンプルホ
ールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30364093A JPH07161975A (ja) | 1993-12-03 | 1993-12-03 | Ｍｏｓトランジスタおよびサンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30364093A JPH07161975A (ja) | 1993-12-03 | 1993-12-03 | Ｍｏｓトランジスタおよびサンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161975A true JPH07161975A (ja) | 1995-06-23 |
Family
ID=17923435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30364093A Withdrawn JPH07161975A (ja) | 1993-12-03 | 1993-12-03 | Ｍｏｓトランジスタおよびサンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013122535A (ja) * | 2011-12-12 | 2013-06-20 | Panasonic Liquid Crystal Display Co Ltd | 表示装置 |
-
1993
- 1993-12-03 JP JP30364093A patent/JPH07161975A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013122535A (ja) * | 2011-12-12 | 2013-06-20 | Panasonic Liquid Crystal Display Co Ltd | 表示装置 |
| US9105209B2 (en) | 2011-12-12 | 2015-08-11 | Panasonic Liquid Crystal Display Co., Ltd. | Display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010206 |