JP2615926B2 - 薄膜ｅ▲上２▼ｐｒｏｍ - Google Patents
薄膜ｅ▲上２▼ｐｒｏｍInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜E2PROMに関するものである。
従来、電気的に書込み／読出し／消去可能なE2PROMと
しては、Si基板上に分離ゲート電極および選択ゲート電
極と制御ゲート電極の３種類のゲート電極を形成した構
成のものが知られている。
しては、Si基板上に分離ゲート電極および選択ゲート電
極と制御ゲート電極の３種類のゲート電極を形成した構
成のものが知られている。
第３図は上記従来のE2PROMの１つのメモリ素子の断面
を示したもので、図中１はｎ型Si基板であり、このSi基
板１の表面にはｐウエル層２が形成され、このｐウエル
層２にはn+拡散層からなるソース領域３およびドレイン
領域４が形成されている。そして、このSi基板１の上に
は、そのソース領域３およびドレイン領域４と対向する
分離ゲート電極６および選択ゲート電極７がSiO2からな
るゲート絶縁膜５を介して形成されており、上記ソース
領域３と分離ゲート電極６との対向部およびドレイン領
域４と選択ゲート電極７との対向部はそれぞれトランジ
スタ部となっている。また、上記分離ゲート電極６と選
択ゲート電極７との間には、Si3N4の薄膜からなるキャ
リアトラップ機能をもったメモリ用絶縁膜８を介してSi
基板１のｐウエル層２と近接対向する制御ゲート電極９
が形成されており、この制御ゲート電極９とｐウエル層
２との対向部はメモリ部となっている。
を示したもので、図中１はｎ型Si基板であり、このSi基
板１の表面にはｐウエル層２が形成され、このｐウエル
層２にはn+拡散層からなるソース領域３およびドレイン
領域４が形成されている。そして、このSi基板１の上に
は、そのソース領域３およびドレイン領域４と対向する
分離ゲート電極６および選択ゲート電極７がSiO2からな
るゲート絶縁膜５を介して形成されており、上記ソース
領域３と分離ゲート電極６との対向部およびドレイン領
域４と選択ゲート電極７との対向部はそれぞれトランジ
スタ部となっている。また、上記分離ゲート電極６と選
択ゲート電極７との間には、Si3N4の薄膜からなるキャ
リアトラップ機能をもったメモリ用絶縁膜８を介してSi
基板１のｐウエル層２と近接対向する制御ゲート電極９
が形成されており、この制御ゲート電極９とｐウエル層
２との対向部はメモリ部となっている。
このE2PROMは、ｐウエル層２およびソース，ドレイン
領域3,4を形成したSi基板１の上に、SiO2を披着させて
ゲート絶縁膜５を形成し、その上に分離ゲート電極６と
選択ゲート電極７を形成した後、その上にさらにSiO2を
披着させてゲート絶縁膜５で分離ゲート電極６および選
択ゲート電極７を覆う厚さにし、この後、Si基板１のｐ
ウエル層２上のゲート絶縁膜５をエッチングして、前記
ｐウエル層２上に薄く残したゲート絶縁膜５の上に、Si
3N4の薄膜からなるメモリ用絶縁膜８を形成し、このメ
モリ用絶縁膜８の上に制御ゲート電極９を形成する方法
で製造されている。
領域3,4を形成したSi基板１の上に、SiO2を披着させて
ゲート絶縁膜５を形成し、その上に分離ゲート電極６と
選択ゲート電極７を形成した後、その上にさらにSiO2を
披着させてゲート絶縁膜５で分離ゲート電極６および選
択ゲート電極７を覆う厚さにし、この後、Si基板１のｐ
ウエル層２上のゲート絶縁膜５をエッチングして、前記
ｐウエル層２上に薄く残したゲート絶縁膜５の上に、Si
3N4の薄膜からなるメモリ用絶縁膜８を形成し、このメ
モリ用絶縁膜８の上に制御ゲート電極９を形成する方法
で製造されている。
しかしながら、上記従来のE2PROMは、Si基板１にｐウ
エル層２およびソース，ドレイン領域3,4を形成するの
に、高温での拡散処理を必要とするし、またメモリ部の
形成も、Si基板１のｐウエル層２上のゲート絶縁膜５を
エッチングしてから、Si3N4の薄膜を積層してメモリ用
絶縁膜８を形成し、その上に制御ゲート電極９を形成す
るという複雑な工程によらなければならず、したがって
製造コストが高いという欠点があった。しかも、上記従
来のE2PROMでは、分離ゲート電極６と選択ゲート電極７
との間に制御ゲート電極９を形成しているため、分離ゲ
ート電極６と選択ゲート電極７とを十分離間させて形成
する必要があり、したがってメモリ素子の大きさが大き
くなってしまうし、またSi基板１の大きさにも制約があ
るから、大面積化および大容量化が難しいという問題を
もっていた。
エル層２およびソース，ドレイン領域3,4を形成するの
に、高温での拡散処理を必要とするし、またメモリ部の
形成も、Si基板１のｐウエル層２上のゲート絶縁膜５を
エッチングしてから、Si3N4の薄膜を積層してメモリ用
絶縁膜８を形成し、その上に制御ゲート電極９を形成す
るという複雑な工程によらなければならず、したがって
製造コストが高いという欠点があった。しかも、上記従
来のE2PROMでは、分離ゲート電極６と選択ゲート電極７
との間に制御ゲート電極９を形成しているため、分離ゲ
ート電極６と選択ゲート電極７とを十分離間させて形成
する必要があり、したがってメモリ素子の大きさが大き
くなってしまうし、またSi基板１の大きさにも制約があ
るから、大面積化および大容量化が難しいという問題を
もっていた。
本発明は上記のような実情にかんがみてなされたもの
であって、その目的とするところは、簡単にかつ低コス
トに製造でき、しかも大面積化および大容量化も可能な
薄膜E2PROMを提供することにある。
であって、その目的とするところは、簡単にかつ低コス
トに製造でき、しかも大面積化および大容量化も可能な
薄膜E2PROMを提供することにある。
本発明の薄膜E2PROMは、絶縁基板上に形成された薄膜
E2PROMであって、半導体層と、この半導体層の一面に形
成されたゲート絶縁膜と、このゲート絶縁膜の前記半導
体層との反対面に互いに離間して形成された分離ゲート
電極および選択ゲート電極と、前記半導体層の他面に形
成されたコンタクト層と、このコンタクト層上に形成さ
れたソース電極およびドレイン電極と、前記半導体層の
他面の前記ソース電極およびドレイン電極間に形成され
たキャリアトラップ機能を有するメモリ用絶縁膜と、こ
のメモリ用絶縁膜上に形成された制御電極とを有するこ
とを特徴とする。
E2PROMであって、半導体層と、この半導体層の一面に形
成されたゲート絶縁膜と、このゲート絶縁膜の前記半導
体層との反対面に互いに離間して形成された分離ゲート
電極および選択ゲート電極と、前記半導体層の他面に形
成されたコンタクト層と、このコンタクト層上に形成さ
れたソース電極およびドレイン電極と、前記半導体層の
他面の前記ソース電極およびドレイン電極間に形成され
たキャリアトラップ機能を有するメモリ用絶縁膜と、こ
のメモリ用絶縁膜上に形成された制御電極とを有するこ
とを特徴とする。
〔作用〕 本発明の薄膜E2PROMは、絶縁基板上に、分離ゲート電
極および選択ゲート電極、ゲート絶縁膜、半導体層、メ
モリ用絶縁膜、制御ゲート電極およびソース，ドレイン
電極を積層形成する方法で製造されるもので、この薄膜
E2PROMは、従来のE2PROMのように、Si基板への高温拡散
や、ゲート絶縁膜をエッチングしてメモリ用絶縁膜を形
成するといった複雑な工程を必要とせずに製造できるか
ら、簡単にかつ低コストに製造することができる。しか
も、本発明の薄膜E2PROMでは、分離ゲート電極および選
択ゲート電極と、制御ゲート電極とを半導体層をはさん
でその上下に分けて形成しているから、分離ゲート電極
と選択ゲート電極との間隔を大きくとる必要はなく、し
たがってメモリ素子の大きさを小さくすることができる
し、また絶縁基板はその大きさに制約がないために大面
積化および大容量化も可能である。
極および選択ゲート電極、ゲート絶縁膜、半導体層、メ
モリ用絶縁膜、制御ゲート電極およびソース，ドレイン
電極を積層形成する方法で製造されるもので、この薄膜
E2PROMは、従来のE2PROMのように、Si基板への高温拡散
や、ゲート絶縁膜をエッチングしてメモリ用絶縁膜を形
成するといった複雑な工程を必要とせずに製造できるか
ら、簡単にかつ低コストに製造することができる。しか
も、本発明の薄膜E2PROMでは、分離ゲート電極および選
択ゲート電極と、制御ゲート電極とを半導体層をはさん
でその上下に分けて形成しているから、分離ゲート電極
と選択ゲート電極との間隔を大きくとる必要はなく、し
たがってメモリ素子の大きさを小さくすることができる
し、また絶縁基板はその大きさに制約がないために大面
積化および大容量化も可能である。
以下、本発明の一実施例を図面を参照して説明する。
第１図は薄膜E2PROMの１つのメモリ素子の断面を示し
たもので、図中11はガラス等からなる絶縁基板であり、
この絶縁基板11の上には、分離ゲート電極12と選択ゲー
ト電極13が所定間隔で形成されている。14は上記分離ゲ
ート電極12および選択ゲート電極13を形成した基板11上
にその全面にわたって形成されたSiNからなるゲート絶
縁膜であり、このゲート絶縁膜14の上には、上記分離ゲ
ート電極12上から選択ゲート電極13上にわたってｉ−ａ
−Si半導体層15が形成され、さらにこの半導体層15上に
は、その両側部を除いて、SiNからなるメモリ用絶縁膜1
6が形成されている。このメモリ用絶縁膜16は、キャリ
アトラップ機能をもたせるために、上記ゲート絶縁膜14
とは構造および物性が異なる、ヒステリシス（制御ゲー
ト電圧に対するソース，ドレイン電流特性のヒステリシ
ス）の大きいSiN膜で形成されており、このメモリ用絶
縁膜16の半導体層15との境界部はキャリアトラップ領域
となっている。また、17および18は、上記半導体層15の
両側部の上にp+−ａ−Siからなるオーミックコンタクト
層19を介して形成されたソース電極およびドレイン電極
であり、ソース電極17と前記分離ゲート電極12との対向
部およびドレイン電極18と前記選択ゲート電極13との対
向部はそれぞれトランジスタ部となっている。また、20
は前記メモリ用絶縁膜16の上に形成された制御ゲート電
極であり、この制御ゲート電極20と半導体層15との対向
部はメモリ部となっている。
たもので、図中11はガラス等からなる絶縁基板であり、
この絶縁基板11の上には、分離ゲート電極12と選択ゲー
ト電極13が所定間隔で形成されている。14は上記分離ゲ
ート電極12および選択ゲート電極13を形成した基板11上
にその全面にわたって形成されたSiNからなるゲート絶
縁膜であり、このゲート絶縁膜14の上には、上記分離ゲ
ート電極12上から選択ゲート電極13上にわたってｉ−ａ
−Si半導体層15が形成され、さらにこの半導体層15上に
は、その両側部を除いて、SiNからなるメモリ用絶縁膜1
6が形成されている。このメモリ用絶縁膜16は、キャリ
アトラップ機能をもたせるために、上記ゲート絶縁膜14
とは構造および物性が異なる、ヒステリシス（制御ゲー
ト電圧に対するソース，ドレイン電流特性のヒステリシ
ス）の大きいSiN膜で形成されており、このメモリ用絶
縁膜16の半導体層15との境界部はキャリアトラップ領域
となっている。また、17および18は、上記半導体層15の
両側部の上にp+−ａ−Siからなるオーミックコンタクト
層19を介して形成されたソース電極およびドレイン電極
であり、ソース電極17と前記分離ゲート電極12との対向
部およびドレイン電極18と前記選択ゲート電極13との対
向部はそれぞれトランジスタ部となっている。また、20
は前記メモリ用絶縁膜16の上に形成された制御ゲート電
極であり、この制御ゲート電極20と半導体層15との対向
部はメモリ部となっている。
この薄膜E2PROMは、次のようにして製造することがで
きる。まず、絶縁基板11面に金属膜を膜付けし、この金
属膜をパターニングして分離ゲート電極12と選択ゲート
電極13を形成する。次にこの基板11上に、プラズマCVD
法によって、ゲート絶縁膜14、半導体層15、メモリ用絶
縁膜16を連続的に順次堆積させ、この後上記メモリ用絶
縁膜16を図示の形状にパターニングする。次に、コンタ
クト層19と上部金属膜を順次膜付けし、この上部金属膜
をパターニングしてソース，ドレイン電極17,18と制御
ゲート電極20を形成するとともに、これに続いてコンタ
クト層19およびその下の半導体層15をパターニングして
薄膜E2PROMを完成する。この場合、上記メモリ用絶縁膜
16は、ソース，ドレイン電極17,18および制御ゲート電
極20とその下のコンタクト層19のパターニングに際して
半導体層がダメージを受けるのを防ぐブロッキング層と
なるから、形成されたメモリ素子の特性は良好である。
なお、このような製造方法の関係上、前記制御ゲート絶
縁膜20の下にはコンタクト層19が残されるが、この制御
ゲート絶縁膜20下のコンタクト層19はメモリ部の機能に
影響を及ぼすものではない。
きる。まず、絶縁基板11面に金属膜を膜付けし、この金
属膜をパターニングして分離ゲート電極12と選択ゲート
電極13を形成する。次にこの基板11上に、プラズマCVD
法によって、ゲート絶縁膜14、半導体層15、メモリ用絶
縁膜16を連続的に順次堆積させ、この後上記メモリ用絶
縁膜16を図示の形状にパターニングする。次に、コンタ
クト層19と上部金属膜を順次膜付けし、この上部金属膜
をパターニングしてソース，ドレイン電極17,18と制御
ゲート電極20を形成するとともに、これに続いてコンタ
クト層19およびその下の半導体層15をパターニングして
薄膜E2PROMを完成する。この場合、上記メモリ用絶縁膜
16は、ソース，ドレイン電極17,18および制御ゲート電
極20とその下のコンタクト層19のパターニングに際して
半導体層がダメージを受けるのを防ぐブロッキング層と
なるから、形成されたメモリ素子の特性は良好である。
なお、このような製造方法の関係上、前記制御ゲート絶
縁膜20の下にはコンタクト層19が残されるが、この制御
ゲート絶縁膜20下のコンタクト層19はメモリ部の機能に
影響を及ぼすものではない。
上記薄膜E2PROMの動作を説明すると、この薄膜E2PROM
は従来のE2PROMのようにｐウエル基板電位がないため、
駆動方式が従来のE2PROMとは若干異なる。
は従来のE2PROMのようにｐウエル基板電位がないため、
駆動方式が従来のE2PROMとは若干異なる。
第２図は上記薄膜E2PROMの回路を示している。ここ
で、分離ゲート電極12と選択ゲート電極13とはメモリ素
子の外部において共通接続されており、したがって分離
ゲート電極12は選択ゲート電極13と常に同電位となって
いる。
で、分離ゲート電極12と選択ゲート電極13とはメモリ素
子の外部において共通接続されており、したがって分離
ゲート電極12は選択ゲート電極13と常に同電位となって
いる。
まず、書込み時について説明すると、このときは第２
図（ａ）に示すように、ドレイン電極18を接地（GND）
するとともに、半導体層15側にドレイン電極18からのGN
Dレベルが均等に分布するように選択ゲート電極13にオ
ン電圧（Von）を印加し、ソース電極17を開放（OPEN）
して、制御ゲート電極20にプログラム用高電圧（Vpp）
を印加する。なお、書込み阻止の場合は、上記書込み時
の条件で、制御ゲート電極20の電位をドレイン電位と同
じGNDにすればよい。また、消去時は、第２図（ｂ）に
示すように、ドレイン電極18に高電圧（Vpp）を印加す
るとともに、選択ゲート電極13にオン電圧（Von）を印
加し、ソース電極17を開放（OPEN）して、制御ゲート電
極20を接地（GND）する。なお、消去阻止の場合は、上
記消去時の条件で、制御ゲート電極20の電位をドレイン
電位と同じVppにすればよい。また、読出し時は、第２
図（ｃ）に示すように、ソース電極17を接地（GND）す
るとともに、選択ゲート電極13にオン電圧（Von）を印
加し、制御ゲート電極20に読出し電圧（Vmem）を印加す
ることにより、選択側のトランジスタをオンさせてドレ
イン電極18から出力される電位を読取る。この場合、例
えば読出し時にドレイン電極18にプルアップをつなぐと
すると、書込みでエンハンス方向にシフトしたメモリ素
子ではドレイン出力がハイ・レベルの電位となり、消去
でデプレション方向にシフトしたメモリ素子ではドレイ
ン出力がロー・レベルの電位となる。なお、制御ゲート
電極20に印加する読出し電圧（Vmem）は、書込み時と消
去時の中間で最もマージンがとれるVtレベルの電圧とす
る。また、非選択時は、第２図（ｄ）に示すように、ソ
ース電極17を開放（OPEN）し、ドレイン電極18を開放
（OPEN）するか、あるいはソース電極17を開放（OPEN）
し、選択ゲート電極13の電位をオフ・レベルにすること
で、制御ゲート電極20の電位に対し半導体層15をオープ
ン状態にする。
図（ａ）に示すように、ドレイン電極18を接地（GND）
するとともに、半導体層15側にドレイン電極18からのGN
Dレベルが均等に分布するように選択ゲート電極13にオ
ン電圧（Von）を印加し、ソース電極17を開放（OPEN）
して、制御ゲート電極20にプログラム用高電圧（Vpp）
を印加する。なお、書込み阻止の場合は、上記書込み時
の条件で、制御ゲート電極20の電位をドレイン電位と同
じGNDにすればよい。また、消去時は、第２図（ｂ）に
示すように、ドレイン電極18に高電圧（Vpp）を印加す
るとともに、選択ゲート電極13にオン電圧（Von）を印
加し、ソース電極17を開放（OPEN）して、制御ゲート電
極20を接地（GND）する。なお、消去阻止の場合は、上
記消去時の条件で、制御ゲート電極20の電位をドレイン
電位と同じVppにすればよい。また、読出し時は、第２
図（ｃ）に示すように、ソース電極17を接地（GND）す
るとともに、選択ゲート電極13にオン電圧（Von）を印
加し、制御ゲート電極20に読出し電圧（Vmem）を印加す
ることにより、選択側のトランジスタをオンさせてドレ
イン電極18から出力される電位を読取る。この場合、例
えば読出し時にドレイン電極18にプルアップをつなぐと
すると、書込みでエンハンス方向にシフトしたメモリ素
子ではドレイン出力がハイ・レベルの電位となり、消去
でデプレション方向にシフトしたメモリ素子ではドレイ
ン出力がロー・レベルの電位となる。なお、制御ゲート
電極20に印加する読出し電圧（Vmem）は、書込み時と消
去時の中間で最もマージンがとれるVtレベルの電圧とす
る。また、非選択時は、第２図（ｄ）に示すように、ソ
ース電極17を開放（OPEN）し、ドレイン電極18を開放
（OPEN）するか、あるいはソース電極17を開放（OPEN）
し、選択ゲート電極13の電位をオフ・レベルにすること
で、制御ゲート電極20の電位に対し半導体層15をオープ
ン状態にする。
しかして、上記薄膜E2PROMは、上記のような製造方法
つまり、絶縁基板11上に、分離ゲート電極12および選択
ゲート電極13、ゲート絶縁膜14、半導体層15、メモリ用
絶縁膜16、制御ゲート電極20およびソース，ドレイン電
極17,18を積層形成する方法で製造されるものであるか
ら、この薄膜E2PROMは、その製造に際して、従来のE2PR
OMのようにSi基板への高温拡散や、ゲート絶縁膜をエッ
チングしてメモリ用絶縁膜を形成するといった複雑な工
程を必要とせず、したがって、簡単にかつ低コストに製
造することができる。しかも、上記薄膜E2PROMでは、分
離ゲート電極12および選択ゲート電極13と、制御ゲート
電極20とを半導体層15をはさんでその上下に分けて形成
しているから、分離ゲート電極12と選択ゲート電極13と
の間隔を大きくとる必要はなく、したがってメモリ素子
の大きさを小さくすることができるし、また絶縁基板11
はその大きさに制約がないために大面積化および大容量
化も可能である。さらに、上記薄膜E2PROMは、従来のE2
PROMのようにｐウエル層がなく、しかも分離ゲート電極
12と選択ゲート電極13とは同電位になるように共通接続
しておけばよいために、１つのメモリ素子の端子数は、
選択ゲート端子と制御ゲート端子とソースおよびドレイ
ン端子との４つですみ、したがって、従来のE2PROM（端
子数はソースおよびドレイン端子とｐウエル端子と分
離，選択，制御ゲート端子との６つ）に比べて駆動も容
易である。
つまり、絶縁基板11上に、分離ゲート電極12および選択
ゲート電極13、ゲート絶縁膜14、半導体層15、メモリ用
絶縁膜16、制御ゲート電極20およびソース，ドレイン電
極17,18を積層形成する方法で製造されるものであるか
ら、この薄膜E2PROMは、その製造に際して、従来のE2PR
OMのようにSi基板への高温拡散や、ゲート絶縁膜をエッ
チングしてメモリ用絶縁膜を形成するといった複雑な工
程を必要とせず、したがって、簡単にかつ低コストに製
造することができる。しかも、上記薄膜E2PROMでは、分
離ゲート電極12および選択ゲート電極13と、制御ゲート
電極20とを半導体層15をはさんでその上下に分けて形成
しているから、分離ゲート電極12と選択ゲート電極13と
の間隔を大きくとる必要はなく、したがってメモリ素子
の大きさを小さくすることができるし、また絶縁基板11
はその大きさに制約がないために大面積化および大容量
化も可能である。さらに、上記薄膜E2PROMは、従来のE2
PROMのようにｐウエル層がなく、しかも分離ゲート電極
12と選択ゲート電極13とは同電位になるように共通接続
しておけばよいために、１つのメモリ素子の端子数は、
選択ゲート端子と制御ゲート端子とソースおよびドレイ
ン端子との４つですみ、したがって、従来のE2PROM（端
子数はソースおよびドレイン端子とｐウエル端子と分
離，選択，制御ゲート端子との６つ）に比べて駆動も容
易である。
なお、上記実施例では、分離ゲート電極12と選択ゲー
ト電極13を下側に、制御ゲート電極20およびソース，ド
レイン電極17,18を上側に形成しているが、上記E2PROM
は、上記実施例と上下を逆にした構造であってもよい。
ト電極13を下側に、制御ゲート電極20およびソース，ド
レイン電極17,18を上側に形成しているが、上記E2PROM
は、上記実施例と上下を逆にした構造であってもよい。
本発明の薄膜E2PROMは、絶縁基板上に、分離ゲート電
極および選択ゲート電極、ゲート絶縁膜、半導体層、メ
モリ用絶縁膜、制御ゲート電極およびソース，ドレイン
電極を積層形成する方法で製造できるものであるから、
従来のE2PROMのように、Si基板への高温拡散や、ゲート
絶縁膜を除去してメモリ用絶縁膜を形成するといった複
雑な工程を必要とせずに製造でき、したがって、簡単に
かつ低コストに製造することができる。しかも、本発明
の薄膜E2PROMでは、分離ゲート電極および選択ゲート電
極と、制御ゲート電極とを半導体層をはさんでその上下
に分けて形成しているから、分離ゲート電極と選択ゲー
ト電極との間隔を大きくとる必要はなく、したがってメ
モリ素子の大きさを小さくするこができるし、また絶縁
基板はその大きさに制約がないために大面積化および大
容量化も可能である。
極および選択ゲート電極、ゲート絶縁膜、半導体層、メ
モリ用絶縁膜、制御ゲート電極およびソース，ドレイン
電極を積層形成する方法で製造できるものであるから、
従来のE2PROMのように、Si基板への高温拡散や、ゲート
絶縁膜を除去してメモリ用絶縁膜を形成するといった複
雑な工程を必要とせずに製造でき、したがって、簡単に
かつ低コストに製造することができる。しかも、本発明
の薄膜E2PROMでは、分離ゲート電極および選択ゲート電
極と、制御ゲート電極とを半導体層をはさんでその上下
に分けて形成しているから、分離ゲート電極と選択ゲー
ト電極との間隔を大きくとる必要はなく、したがってメ
モリ素子の大きさを小さくするこができるし、また絶縁
基板はその大きさに制約がないために大面積化および大
容量化も可能である。
第１図および第２図は本発明の一実施例を示したもの
で、第１図は薄膜E2PROMの１つのメモリ素子の断面図、
第２図は書込み，消去，読出し，非選択時の電圧印加状
態を示す回路図である。第３図は従来のE2PROMの１つの
メモリ素子の断面図である。 11……絶縁基板、12……分離ゲート電極、13……選択ゲ
ート電極、14……ゲート絶縁膜、15……半導体層、16…
…メモリ用絶縁膜、17……ソース電極、18……ドレイン
電極、19……コンタクト層、20……制御ゲート電極。
で、第１図は薄膜E2PROMの１つのメモリ素子の断面図、
第２図は書込み，消去，読出し，非選択時の電圧印加状
態を示す回路図である。第３図は従来のE2PROMの１つの
メモリ素子の断面図である。 11……絶縁基板、12……分離ゲート電極、13……選択ゲ
ート電極、14……ゲート絶縁膜、15……半導体層、16…
…メモリ用絶縁膜、17……ソース電極、18……ドレイン
電極、19……コンタクト層、20……制御ゲート電極。
Claims (1)
- 【請求項１】絶縁基板上に形成された薄膜E2PROMであっ
て、半導体層と、この半導体層の一面に形成されたゲー
ト絶縁膜と、このゲート絶縁膜の前記半導体層との反対
面に互いに離間して形成された分離ゲート電極および選
択ゲート電極と、前記半導体層の他面に形成されたコン
タクト層と、このコンタクト層上に形成されたソース電
極およびドレイン電極と、前記半導体層の他面の前記ソ
ース電極およびドレイン電極間に形成されたキャリアト
ラップ機能を有するメモリ用絶縁膜と、このメモリ用絶
縁膜上に形成された制御電極とを有することを特徴とす
る薄膜E2PROM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267110A JP2615926B2 (ja) | 1988-10-25 | 1988-10-25 | 薄膜ｅ▲上２▼ｐｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267110A JP2615926B2 (ja) | 1988-10-25 | 1988-10-25 | 薄膜ｅ▲上２▼ｐｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02114570A JPH02114570A (ja) | 1990-04-26 |
| JP2615926B2 true JP2615926B2 (ja) | 1997-06-04 |
Family
ID=17440201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267110A Expired - Lifetime JP2615926B2 (ja) | 1988-10-25 | 1988-10-25 | 薄膜ｅ▲上２▼ｐｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615926B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939910B2 (ja) * | 1975-12-24 | 1984-09-27 | セイコーエプソン株式会社 | フキハツセイキオクソシ |
| JPS6459949A (en) * | 1987-08-31 | 1989-03-07 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
-
1988
- 1988-10-25 JP JP63267110A patent/JP2615926B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02114570A (ja) | 1990-04-26 |
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