JPH0382167A - 薄膜トランジスタメモリおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタメモリおよびその製造方法
に関するものである。

〔従来の技術〕

最近、電気的に書込み／消去／読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ素子を薄膜トランジスタ
で構成した薄膜トランジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、絶縁基板
上にメモリ用薄膜トランジスタと選択用薄膜トランジス
タとを互いに隣接させて形成してメモリ素子を構成した
ものが知られている。

第８図は従来の薄膜トランジスタメモリの等価回路を示
したもので、図中Ｔ１はメモリ用薄膜トランジスタ（以
下メモリトランジスタという）、Ｔ２は選択用薄膜トラ
ンジスタ（以下選択トランジスタという）であり、選択
トランジスタＴ２のソース電極Ｓ２はメモリトランジス
タＴ１のドレイン電極Ｄ１に接続されており、上記メモ
リトランジスタＴ１と選択トランジスタＴ２とによって
１つのメモリ素子が構成されている。なお、メモリトラ
ンジスタＴ１のゲート電極Ｇ１と選択トランジスタＴ２
のゲート電極Ｇ２は図示しないゲートライン（アドレス
ライン）に接続されており、またメモリトランジスタＴ
１のソース電極Ｓ１は図示しないソースラインに接続さ
れ、選択トランジスタＴ２のドレイン電極Ｄ２は図示し
ないドレインラインに接続されている。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜トランジスタメモリは、
絶縁基板上にメモリ用薄膜トランジスタＴ１と選択用薄
膜トランジスタＴ２とを互いに隣接させて形成してメモ
リ素子を構成したものであるため、メモリ素子の素子面
積が大きく、したがって集積度を上げることが難しい。

また、メモリ用薄膜トランジスタＴ１と選択用薄膜トラ
ンジスタＴ２とをそれぞれ別工程で製造しなければなら
ないために、その製造に多くの工程数を要するという問
題をもっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリトランジスタ
と選択トランジスタとで構成されるメモリ素子の素子面
積を小さくして集積度を上げ、しかも少ない工程数で容
易に製造することができる薄膜トランジスタメモリを提
供するとともに、あわせてその製造方法を提供すること
にある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁基板上に形成
されたゲート電極とこのゲート電極を覆う電荷蓄積機能
のないゲート絶縁膜とこのゲート絶縁膜の上に前記ゲー
ト電極の一部に対向させて形成された電荷蓄積機能をも
つメモリ用絶縁膜と、前記ゲート絶縁膜および前記メモ
リ用絶縁膜の上に形成された半導体層とこの半導体層の
両側部の上に形成されたソース電極およびドレイン電極
とからなり、前記ゲート電極と前記ゲート絶縁膜と前記
メモリ用絶縁膜と前記半導体層と前記ソース電極および
ドレイン電極とでメモリトランジスタを構成し、前記ゲ
ート電極と前記ゲート絶縁膜と前記半導体層と前記ソー
ス電極およびドレイン電極とで選択トランジスタを構成
するとともに、前記メモリ用絶縁膜の上に前記半導体層
と同じ材質の半導体膜を前記メモリ用絶縁膜と同一パタ
ーンに積層し、前記ゲート絶縁膜上の前記メモリ用絶縁
膜の形成部分を除く部分に、前記ゲート絶縁膜と同じ材
質の電荷蓄積機能のない表層絶縁膜を介して前記半導体
層と同じ材質の半導体膜を積層して、前記メモリ用絶縁
膜の上の前記半導体膜と前記ゲート絶縁膜の上の前記半
導体膜との上に、前記半導体層を形成したことを特徴と
するものである。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁基板上にゲート電極とこのゲート電極を覆う電荷蓄
積機能のないゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上に電荷蓄積機能をもつメモリ用絶縁膜と半
導体膜とを連続して積層させた後この半導体膜とメモリ
用絶縁膜とを前記ゲート７１１極の一部に対向する形状
にパターニングする工程と、前記ゲート絶縁膜の上にこ
のゲート絶縁膜と同じ材質の電荷蓄積機能のない表層絶
縁膜と半導体膜とを連続して積層させた後この半導体膜
と前記表層絶縁膜の前記メモリ用絶縁膜上の部分を除去
する工程と、前記メモリ用絶縁膜上の前記半導体膜と前
記ゲート絶縁膜上の前記半導体膜との上に前記半導体膜
と同じ材質の半導体層を形成する工程とこの半導体層の
両側部の上にソース電極およびドレイン電極を形成する
工程とからなることを特徴とするものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、薄膜ト
ランジスタのゲート絶縁膜（電荷蓄積機能のない絶縁膜
）の上にゲート電極の一部に対向させて電荷蓄積機能を
もつメモリ用絶縁膜を形成することにより、１つの薄膜
トランジスタの中にメモリトランジスタと選択トランジ
スタとを形成したも、のであり、この薄膜トランジスタ
メモリによれば、メモリトランジスタと選択トランジス
タとで構成されるメモリ素子の素子面積を小さくして集
積度を上げることができるし、また、１つの薄膜トラン
ジスタを製造する工程で上記メモリ素子を構成するメモ
リトランジスタと選択トランジスタとを形成することが
できるから、少ない工程数で容易に製造することができ
る。また、この薄膜トランジスタメモリは、メモリトラ
ンジスタを構成するメモリ用絶縁膜をゲート絶縁膜の上
にゲート電極の一部に対向させて形成したものであるた
め、その製造に際して、ゲート絶縁膜およびメモリ用絶
縁膜の上に形成する半導体層を、前記メモリ用絶縁膜と
前記ゲート絶縁膜とのいずれとも連続して堆積させるこ
とはできないが、本発明の薄膜トランジスタメモリでは
、前記メモリ用絶縁膜の上に前記半導体層と同じ材質の
半導体膜を積層し、またゲート絶縁膜の上にこのゲート
絶縁膜と同じ材質の表層絶縁膜を介して前記半導体層と
同じ材質の半導体膜を積層して、前記メモリ用絶縁膜の
上の前記半導体膜と前記ゲート絶縁膜の上の前記半導体
膜との上に前記半導体層を形成しているため、この半導
体層と前記半導体膜とが別工程で堆積されたものであり
、また前記ゲート絶縁膜と表層絶縁膜とが別工程で堆積
されたものであっても、前記半導体層と前記半導体膜と
の接合性および前記ゲート絶縁膜と前記表層絶縁膜との
接合性はよく、しかも前記半導体膜を前記メモリ用絶縁
膜と同一のパターンとし、前記表層絶縁膜とその上の前
記半導体膜とを前記メモリ用絶縁膜の形成部分を除いて
形成すれば、前記メモリ用絶縁膜とその上の半導体膜と
を連続して堆積させて同時にパターニングし、前記表層
絶縁膜とその上の半導体膜とを連続して堆積させて同時
にパターニングすることができるから、前記メモリ用絶
縁膜および前記ゲート絶縁膜とその上に形成される半導
体層との界面は良好であり、したがって前記メモリトラ
ンジスタおよび選択トランジスタの信頼性も十分である
。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁基板上にゲート電極とゲート絶縁膜を形成した後、
前記ゲート絶縁膜の上に電荷蓄積機能をもつメモリ用絶
縁膜と半導体膜とを連続して堆積させてこの半導体膜と
メモリ用絶縁膜とを前記ゲート電極の一部に対向する形
状にパターニングするとともに、前記ゲート絶縁膜の上
にこのゲート絶縁膜と同じ材質の表層絶縁膜と半導体膜
とを連続して堆積させてこの半導体膜と表層絶縁膜の前
記メモリ用絶縁膜上の部分を除去し、この後前記メモリ
用絶縁膜上の前記半導体膜と前記ゲート絶縁膜上の前記
半導体膜との上に前記半導体膜と同じ材質の半導体層を
形成して、この半導体層の両側部の上にソース電極およ
びドレイン電極を形成するものであるから、１つの薄膜
トランジスタの中にメモリトランジスタと選択トランジ
スタとを形成して集積度を上げるとともに、前記メモリ
用絶縁膜およびゲート絶縁膜とその上に形成する半導体
層との界面を良好にして前記メモリトランジスタおよび
選択トランジスタの信頼性を十分にした薄膜トランジス
タメモリを得ることができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図である。

この薄膜トランジスタメモリの構造を説明すると、図ψ
１１はガラス等からなる絶縁基板であり、この基板１１
上には、メモリトランジスタＴＩＯと選択トランジスタ
Ｔ２０とに共用されるゲート電極Ｇが形成されている。

また、上記基板１１上には、ゲート電極Ｇの全体を覆う
電荷蓄積機能のないゲート絶縁膜１２が形成されており
、さらにこのゲート絶縁膜１２の上には、前記ゲート電
極Ｇの中央部分くメモリトランジスタＴ１０部分）に対
向させて電荷蓄積機能をもつメモリ用絶縁膜１３が形成
されている。上記ゲート絶縁膜１２とメモリ用絶縁膜１
３は、それぞれ窒化シリコン（ＳＩ　Ｎ）からなってお
り、ゲート絶縁膜１２は、シリコン原子Ｓｌと窒素原子
Ｎとの組成比Ｓｉ／Ｎを化学量論比（Ｓｔ　／Ｎ−０，
７５）とほぼ同程度（Ｓｌ／Ｎ　−０，６５〜０．８５
）にした窒化シリコン膜とされ、このゲート絶縁膜１２
は、膜厚が約２０００大の厚膜とされている。また、メ
モリ用絶縁膜１３は、上記組成比Ｓｉ／Ｎを化学量論比
より大きく（Ｓ１／Ｎ−０，８５〜１．１５）にした窒
化シリコン膜とされ、このメモリ用絶縁膜１３は、膜厚
が約１００入の極薄膜とされている。また、上記メモリ
用絶縁膜１３の上には、後述するｉ型半導体層１４と同
じ材質の半導体膜（ｉ−ａ−８ｉ膜）１４ａが１００λ
程度の厚さに積層されており、この半導体膜１４ａは上
記メモリ用絶縁膜１３と同一のパターンに形成されてい
る。

一方、上記ゲート絶縁膜１２の上には、前記メモリ用絶
縁膜１３の形成部分を除いてこのゲート絶縁膜１２の全
面を覆う表層絶縁膜１２ａが形成されている。この表層
絶縁膜１２ａは、ゲート絶縁膜１２と同じ材質の電荷蓄
積機能のない絶縁膜（Ｓｉ／Ｎ−０，６５〜０．８５の
窒化シリコン膜）からなっており、その膜厚は約１００
入とされている。

そして、この表層絶縁膜１２ａの上には、上記メモリ用
絶縁膜１３の上に積層した半導体膜１４ａと同じ材質（
ｉ型半導体層１４と同じ材質）半導体膜（ｉ−ａ−５１
膜）１４ｂが１００λ程度の厚さに積層されている。こ
の半導体膜１４ｂは、前記メモリ用絶縁膜１３の形成部
分を除いて、薄膜トランジスタの素子形状に応じた外形
に形成されており、この半導体膜１４ｂのメモリ用絶縁
膜１３ａを露出させる開口の形状は上記表層絶縁膜１２
ａの開口形状と同一のパターンとなっている。

なお、上記表層絶縁膜１２ａとその上の半導体膜１４ｂ
の上記開口の縁部は、メモリ用絶縁膜１３上に積層した
半導体膜１４ａの外周部上面に僅かにラップさせである
。

また、前記メモリ用絶縁膜１３の上に積層した半導体膜
１４ａと上記ゲート絶縁膜１２のメモリ用絶縁膜形成部
分を除く部分に上記表層絶縁膜１２ａを介して積層した
半導体膜１４ｂの上には、前記ゲート電極Ｇの全域に対
向させて、メモリトランジスタＴＩＯと選択トランジス
タＴ２０とに共用されるｉ型半導体層１４が形成されて
いる。このｉ型半導体層１４は、１−ａ−３ｌ（ｉ型ア
モルファス・シリコン）からなっている。このｉ型半導
体層１４の両側部の上には、ｎ”−ａ−３ｔ（ｎｕ不純
物をドープしたアモルファス・シリコン）からなるｎ型
半導体層１５を介して、ソース電極Ｓとドレイン電極り
とが形成されている。

そして、この薄膜トランジスタの中央部分、つまり前記
メモリ用絶縁膜１３を形成した部分は、メモリトランジ
スタＴＩＯとされており、その両側はそれぞれ選択トラ
ンジスタＴ２０とされている。

すなわち、この実施例の薄膜トランジスタメモリは、薄
膜トランジスタのゲート絶縁膜１２の上にゲート電極Ｇ
の中央部分に対向させて電荷蓄積機能をもつメモリ用絶
縁膜１３を形成することにより、１つの薄膜トランジス
タの中に、１つのメモリトランジスタＴＩＯとその両側
に位置する２つの選択トランジスタＴ２０とを形成した
もので、メモリトランジスタＴＩＯは、ゲート電極Ｇの
中央部分と、電荷蓄積機能のないゲート絶縁膜１２の中
央部分と、電荷蓄積機能をもつメモリ用絶縁膜１３と、
その上に半導体膜１４ａを介して形成したｉ型半導体層
１４およびｎ型半導体層１５と、ソース、ドレイン電極
Ｓ、Ｄとで構成され、２つの選択トランジスタＴ２０は
それぞれ、上記ゲート電極Ｇの両側部分と、電荷蓄積機
能のないゲート絶縁膜１２の両側部分と、その上に電荷
蓄積機能のない表層絶縁膜１２ａと半導体膜１４ｂとを
介して形成した上記ｉ型半導体層１４およびｎ型半導体
層１５と、上記ソース、ドレイン電極Ｓ、　　Ｄとで構
成されている。

第２図は上記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第２図（ａ）に示すように、基板１１上にクロム
等の金属膜を約１０００Åの厚さに膜付けし、この金属
膜をパターニングしてゲート電極Ｇを形成した後、その
上に基板１１全面にわたって、Ｓｌ／Ｎ−０，８５〜０
．８５の窒化シリコンからなるゲート絶縁膜１２を約２
０００Åの厚さに堆積させるとともに、続いてその上に
、Ｓｔ／Ｎ−０，８５〜１．２５の窒化シリコンからな
るメモリ用絶縁膜１３と、Ｌ−ａ−Ｓｌからなる半導体
膜１４ａをそれぞれ１００人程度の厚さに連続して堆積
（真空中で連続堆積）させ、この後、第２図（ｂ）に示
すように、上記半導体膜１４ａとメモリ用絶縁膜１３を
ゲート電極Ｇの中央部分に対向する部分を残してエツチ
ング除去して、ゲート電極Ｇの両側部分の上のゲート絶
縁膜１２を露出させる。

次に、第２図（Ｃ）に示すように、上記ゲート絶縁膜１
２の上にその全面にわたって、Ｓｌ／Ｎ−（１，６５〜
０．８５の窒化シリコンからなる表層絶縁膜１２ａと、
１−ａ−Ｓｉからなる半導体膜１４ｂをそれぞれ約１０
０入の厚さに連続して堆積（真空中で連続堆積）させ、
この後、上記半導体膜１４ｂと表層絶縁膜１２ａの前記
メモリ用絶縁膜１３上の部分をエツチング除去して、メ
モリ用絶縁膜１３上の半導体膜１４ａを露出させる。

次に、第２図（ｄ）に示すように、上記ゲート絶縁換１
２上およびメモリ用絶縁膜１３の上の半導体膜１４ａ、
１４ｂの上に、基板１１全面にわたって、１−ａ−３ｉ
からなるｉ型半導体層１４と、ｎ”−ａ−９１からなる
ｎ型半導体層１５とをそれぞれ１５００人、２５０入程
度の厚さに順次堆積させ、その上にソース、ドレイン電
極Ｓ、Ｄとなるクロム等の金属膜を約５００Åの厚さに
膜付けして、この金属膜とその下のｎ型半導体層１５を
パターニングし、ソース電極Ｓおよびドレイン電極りを
形成する。

この後は、第２図（ｅ）に示すように、上記ｉ型半導体
層１４とゲート絶縁膜１２上の半導体膜１２ｂとを薄膜
トランジスタの素子形状にパターニングして、１つの薄
膜トランジスタの中に１つのメモリトランジスタＴＩＯ
と２つの選択トランジスタＴ２０とを形成した薄膜トラ
ンジスタメモリを完成する。

なお、上記メモリトランジスタＴＩＯと選択トランジス
タＴ２０の面積は、各トランジスタＴ　１０゜Ｔ２Ｏの
特性をどのように選ぶかによって決めればよく、これに
よってゲート電極Ｇの面積、メモリ用絶縁膜１３の形成
位置とその面積およびソース電極Ｓとドレイン電極りと
の間隔を選べばよい。

第３図は上記メモリ素子の等（ｄｔｉ回路を示したもの
で、ゲート電極Ｇは図示しないゲートライン（アドレス
ライン）に接続されており、またソース電極Ｓは図示し
ないソースラインに接続され、ドレイン電極りは図示し
ないドレインラインに接続されている。

この薄膜トランジスタメモリの書込み、消去、読出しは
次のようにして行なわれる。

書込みＩＩ、７は、ゲート電極Ｇが接続されているゲー
トラインにメモリトランジスタＴＩＯの書込み消去電圧
Ｖ、の１／２に相当する正電圧＋Ｉ／２Ｖ　、を印加し
、ソース電極Ｓが接続されているソースラインとドレイ
ン電極りが接続されているドレインラインにそれぞれ上
記書込み消去電圧Ｖ、の１”／２に相当する負電圧−１
／２Ｖ　Ｐを印加する。このような電圧を印加すると、
２つの選択トランジスタＴ２０がオンし、メモリトラン
ジスタＴＩＯのゲ−トとソース、ドレインとの間に書込
み消去電圧ｖＰに相当する電位差が生じてメモリトラン
ジスタＴＩＯが書込み状態になる。

また、消去時は、上記ゲートラインに一１／２Ｖ　ｐを
印加し、ソースラインとドレインラインにそれぞれ＋１
／２Ｖｐを印加する。このような電圧を印加すると、メ
モリトランジスタＴＩＯのゲートとソース、ドレインと
の間に書込み消去電圧ＶＰに相当する逆電位の電位差が
生じてメモリトランジスタＴＩＯに保持されているデー
タが消去される。

一方、読出し時は、ゲートラインに上記書込み消去電圧
ＶＰより十分小さなオン電圧Ｖ。Ｎを印加するとともに
、ドレインラインに読出し電圧（書込み消去型５　Ｖ　
ｐより十分小さな電圧）ＶＤを印加し、ソースラインの
電位は０とする。このような電圧を印加すると、メモリ
トランジスタＴＩＯに保持されているデータに応じてド
レインラインからソースラインに電流が流れ、これが読
出しデータとして出力される。

なお、上記書込み、消去、読出し時のいずれの場合も、
選択されたソース、ドレインラインへの印加電圧がこの
ソース、ドレインライン上の他の非選択メモリ素子にも
印加されるが、この非選択メモリ素子のゲートラインは
選択されていないために、非選択メモリ゛素子の選択ト
ランジスタＴ２０はオフ状態にあるから、非選択メモリ
素子のメモリトランジスタＴＩＯはソース、ドレインラ
インに印加される電圧の影響を受けない。すなわち、上
記選択トランジスタＴ２０は、メモリトランジスタＴｌ
Ｏの選択だけでなく、非選択時にソース、ドレインライ
ンに印加される電圧からメモリトランジスタＴＩＯをガ
ードするガードトランジスタとしての作用ももっている
。

しかして、上記実施例の薄膜トランジスタメモリにおい
ては、薄膜トランジスタのゲート絶縁膜（電荷蓄積機能
のない絶縁膜）１２の上にゲート電極Ｇの中央部分に対
向させて電荷蓄積機能をもつメモリ用絶縁膜１４を形成
することにより、１つの薄膜トランジスタの中にメモリ
トランジスタＴＩＯと２つの選択トランジスタＴ２０と
を形成しているから、この薄膜トランジスタメモリによ
れば、メモリトランジスタＴＩＯと選択トランジスタＴ
２０とで構成されるメモリ素子の素子面積を小さくして
集積度を上げることができるし、また、１つのｌ′ｄ膜
トランジスタを製造する工程で上記メモリ素子を構成す
るメモリトランジスタＴＩＯと選択トランジスタＴ２０
とを形成することができるから、少ない工程数で容易に
製造することができる。

また、この薄膜トランジスタメモリは、メモリトランジ
スタＴＩＯを構成するメモリ用絶縁膜１３をゲート絶縁
膜１２の上にゲート電極Ｇの中央部分に対向させて形成
したものであるため、その製造に際して、ゲート絶縁膜
１２およびメモリ用絶縁膜１３の上に形成するｌ型半導
体層１４を、前記メモリ用絶縁ＩＩ！１４とも、また前
記ゲート絶縁膜１２とも連続して堆積することはできず
、したがって、ゲート絶縁膜１２およびメモリ用絶縁膜
１３の上に直接ｉ型半導体層１４を形成したのでは、こ
れら絶縁膜１２．１３の膜面の汚れ等によって、ゲート
絶縁膜１２とｌ型半導体層１４、およびメモリ用絶縁膜
１３とｌ型半導体層１４との良好なｗ面が渇られなくな
る。

しかし、上記実施例の薄膜トランジスタメモリでは、前
記メモリ用絶縁膜１３の上にｌ型半導体層１４と同じ材
質の半導体膜１４ａを積層し、またゲート絶縁膜１２の
上にこのゲート絶縁膜１２と同じ材質の表層絶縁膜１２
ａを介してｌ型半導体層１４と同じ材質の半導体膜１４
ｂを積層して、前記メモリ用絶縁膜１３の上の半導体膜
１４ａと前記ゲート絶縁膜１２の上の半導体膜１４ｂと
の上にｌ型半導体層１４を形成しているため、このｌ型
半導体層１４と前記半導体膜１４ａとが別工程で堆積さ
れたものであり、また前記ゲート絶縁膜１２と前記表層
絶縁膜１２ａとが別工程で堆積されたものであっても、
前記ｉ型半導体層１４と半導体膜１４ａ接合性および前
記ゲート絶縁膜１２と表層絶縁膜１２ａとの接合性はよ
く、しかも前記半導体膜１４ａをメモリ用絶縁膜１３と
同一のパターンとし、表層絶縁膜１２ａとその上の半導
体膜１４ｂとを前記メモリ用絶縁膜１３の形底部分を除
いて形成すれば、前記メモリ用絶縁膜１３とその上の半
導体膜１４ａとを連続して堆積させて同時にパターニン
グし、前記表層絶縁膜１２ａとその上の半導体膜１４ｂ
とを連続して堆積させて同時にパターニングすることが
できるから、前記メモリ用絶縁膜１３およびゲート絶縁
膜１２とその上に前記半導体膜１４ａ、１４ｂを介して
形成されたｌ型半導体層１４との界面は良好である。し
たがって、この薄膜トランジスタメモリによれば、その
メモリトランジスタＴＩＯへの書き込みおよび消去時に
、ｌ型半導体層１４．からメモリ用絶縁膜１３への電荷
の注入を安定して行なわせることができるし、また選択
トランジスタＴ２０にも特性の安定した動作を行なわせ
ることができるから、前記メモリトランジスタＴＩＯお
よび選択トランジスタＴ２０の信頼性も十分である。

しかも、上記実施例では、上記選択トランジスタＴ２０
をメモリトランジスタＴＩＯの両側に設けているから、
この２つの選択トランジスタＴ２０のいずれか一方の特
性が不良であっても、もう１つの選択トランジスタＴ２
０によってメモリトランジスタＴＩＯの選択およびガー
ドを行なうことができ、したがって、選択トランジスタ
Ｔ２０が１つだけのものよりも信頼性を向上させること
ができる。

また、上記実施例の薄膜トランジスタメモリの製造方法
は、絶縁基板１１上にゲート電極Ｇと電荷蓄積機能のな
いゲート絶縁膜１２を形成した後、前記ゲート絶縁膜１
２の上に電荷蓄積機能をもつメモリ用絶縁膜１３と半導
体膜１４ａとを連続して堆積させてこの半導体膜１４ａ
とメモリ用絶縁膜１３とをゲート電極Ｇの中央部分に対
向する同一の形状にパターニングするとともに、前記ゲ
ート絶縁膜１２の上にこのゲート絶縁膜１２と同じ材質
の表層絶縁膜１２ａと半導体膜１４ｂとを連続して堆積
させてこの半導体膜１４ｂと表層絶縁膜１２の前記メモ
リ用絶縁膜１３上の部分を除去し、この後、前記メモリ
用絶縁膜１３上の半導体膜１４ａと前記ゲート絶縁膜１
２上の半導体膜１４ｂとの上に前記半導体膜１４ａ、１
４ｂと同じ材質のｌ型半導体層１４を形成して、このｌ
型半導体層１４の両側部の上にソース電極Ｓおよびドレ
イン電極りを形成するものであるから、１つの薄膜トラ
ンジスタの中にメモリトランジスタＴＩＯと選択トラン
ジスタＴ２０とを形成して集積度を上げるとともに、前
記メモリ用絶縁膜１３およびゲート絶縁膜１２とその上
に形成するｌ型半導体層１４との異面を良好にしてメモ
リトランジスタＴＩＯおよび選択トランジスタＴ２０の
信頼性を十分にした薄膜トランジスタメモリを得ること
ができる。

次に、本発明の他の実施例を説明する。

第４図および第５図は本発明の第２の実施例を示したも
ので、第４・図は薄膜トランジスタメモリの断面図、第
５図はその等価回路図である。

この実施例の薄膜トランジスタメモリは、上記第１の実
施例の薄膜トランジスタメモリに、メモリトランジスタ
ＴＩＯと２つの選択トランジスタＴ２０とに共用される
第２のゲート電極Ｇａを設けたもので、この第２のゲー
ト電極Ｇａは、ｌ型半導体層１４およびソース、ドレイ
ン電極Ｓ、　Ｄの上に形成した上部ゲート絶縁膜１６の
上に形成されている。この上部ゲート絶縁膜１６は、Ｓ
ｌ／Ｎ−０，６５〜０．８５の窒化シリコンからなる膜
厚３０００Åの電荷蓄積機能のない絶縁膜とされており
、上記第２のゲート電極Ｇａは読出し用のゲート電極と
されている。また、基板１１上のゲート電極Ｇは書き込
み消去用ゲートラインに接続され、上記第２のゲート電
極Ｇａは読出し用ゲートラインに接続されている。なお
、この実施例の薄膜トランジスタメモリは、上記第２の
ゲート電極Ｇａを設けた以外の構成は上記第１の実施例
の薄膜トランジスタメモリと同じ構成となっているから
、その説明は図に同符号を付して省略する。また、この
薄膜トランジスタメモリは、上記第１の実施例の薄膜ト
ランジスタメモリの製造方法に上部ゲート絶縁膜１６に
形成工程と第２のゲート電極Ｇａの形成工程を付加する
だけで製造できるから、その製造方法の説明も省略する
。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴＩＯへの書き込みおよび消去は基板１１上のゲ
ート電極Ｇにゲート電圧を印加して行ない、読出しは第
２のゲート電極Ｇａにゲート電圧を印加して行なうよう
にしたものである。

しかして、この第２の実施例の薄膜トランジスタメモリ
においても、１つの薄膜トランジスタの中にメモリトラ
ンジスタＴＩＯと２つの選択トランジスタＴ２０とを形
成しているから、メモリトランジスタＴＩ（ｌと選択ト
ランジスタＴ２０とで構成されるメモリ素子の素子面積
を小さくして集積度を上げることができるし、また１つ
の薄膜トランジスタを製造する工程で上記メモリ素子を
構成するメモリトランジスタＴＩＯと選択トランジスタ
Ｔ２０とを形成することができ、しかも、メモリ用絶縁
膜１３の上にｌ型半導体層１４と同じ材質の半導体Ｍ　
１４　ａを８２層し、ゲート絶縁膜１２の上にこのゲー
ト絶縁膜１２と同じ材質の表層絶縁膜１２ａを介してｌ
型半導体層１４と同じ材質の半導体膜１４ｂを積層して
、前記メモリ用絶縁膜１３の上の半導体膜１４ａと前記
ゲート絶縁＠１２の上の半導体膜１４ｂとの上にｌ型半
導体層１４を形成しているため、メモリ用絶縁膜１３お
よびゲート絶縁膜１２とその上に形成されるｌ型半導体
層１４とのｗ面を良好にして、メモリトランジスタＴＩ
Ｏおよび選択トランジスタＴ２０の信頼性を十分に確保
することができる。

また、この第２の実施例の薄膜トランジスタメモリでは
、読出しを第２のゲート電極Ｇａにゲート電圧を印加し
て行なうようにしているから、読出し時にメモリ用絶縁
膜１３を介してｌ型半導体層１４と対向している基板１
１上のゲート電極Ｇに、メモリトランジスタＴＩＯの閾
値電圧を変化させるようなゲート電圧を印加する必要は
なく、したがって読出しの繰返しによるメモリトランジ
スタＴＩＯの閾値電圧の変化をなくして、半永久的に安
定した読出しを行なうことができる。

また、第６図および第７図は本発明の第３の実施例を示
したもので、第６図は薄膜トランジスタメモリの断面図
、第７図はその等価回路図である。

この実施例の薄膜トランジスタメモリは、上記第１の実
施例の薄膜トランジスタメモリにおけるメモリ用絶縁膜
１３を、ゲート電極Ｇのほぼ半分の領域に対向させて形
成することにより、薄膜トランジスタの一半分（メモリ
用絶縁膜１３を設けた側）をメモリトランジスタＴＩＯ
とし、他半分を選択トランジスタＴ２０としたもので、
その他の構成は上記第１の実施例の薄膜トランジスタメ
モリと同様である。

すなわち、この第３の実施例の薄膜トランジスタメモリ
は、１つの薄膜トランジスタの中に、１つのメモリトラ
ンジスタＴＩ（ｌと１つの選択トランジスタＴ２０とを
形成したものであり、この第３の実施例の薄膜トランジ
スタメモリにおいても、メモリトランジスタＴＩＯと選
択トランジスタＴ２０とで構成されるメモリ素子の素子
面積を小さくして集積度を上げることができるし、また
１つの薄膜トランジスタを製造する工程で上記メモリ素
子を構成するメモリトランジスタ’１１０と選択トラン
ジスタＴ２０とを形成することができ、しかも、メモリ
用絶縁膜１３の上にｌ型半導体層１４と同じ材質の半導
体膜１４ａを積層し、ゲート絶縁膜１２の上にこのゲー
ト絶縁膜１２と同じ材質の表層絶縁膜１２ａを介してｌ
型半導体層１４と同じ材質の半導体膜１４ｂを積層して
、前記メモリ用絶縁膜１３の上の半導体膜１４ａと前記
ゲート絶縁膜１２の上の半導体膜１４ｂとの上にｌ型半
導体層１４を形成しているため、メモリ用絶縁膜１３お
よびゲート絶縁膜１２とその上に形成されるｌ型半導体
層１４との界面を良好にして、メモリトランジスタＴＩ
Ｏおよび選択トランジスタＴ２０の信頼性を十分に確保
することができる。

なお、上記第３の実施例の薄膜トランジスタメモリにお
いても、前述した第２の実施例と同様に読出し用の第２
のゲート電極を設ければ、読出しの繰返しによるメモリ
トランジスタＴＩＯの閾値電圧の変化をなくして、半永
久的に安定した読出しを行なうことができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、薄膜中ランジスタ
のゲート絶縁膜（電荷蓄積機能のない絶縁膜）の上にゲ
ート電極の一部に対向させて電荷蓄積機能をもつメモリ
用絶縁膜を形成することにより、１つの薄膜トランジス
タの中にメモリトランジスタと選択トランジスタとを形
成したものであり、この薄膜トランジスタメモリによれ
ば、メモリトランジスタと選択トランジスタとで構成さ
れるメモリ素子の素子面積を小さくして集積度を上げる
ことができるし、また、１つの薄膜トランジスタを製造
する工程で上記メモリ素子を構成するメモリトランジス
タと選択トランジスタとを形成することができるから、
少ない工程数で容易に製造することができる。しかも、
本発明の薄膜トランジスタメモリでは、前記メモリ用絶
縁膜の上に前記半導体層と同じ材質の半導体膜を積層し
、またゲート絶縁膜の上にこのゲート絶縁膜と同じ材質
の表層絶縁膜を介して前記半導体層と同じ材質の半導体
膜を積層して、前記メモリ用絶縁膜の上の前記半導体膜
と前記ゲート絶縁膜の上の前記半導体膜との上に前記半
導体層を形成しているため、この半導体層と前記半導体
膜とが別工程で堆積されたものであり、また前記ゲート
絶縁膜と表層絶縁膜とが別工程で堆積されたものであっ
ても、前記半導体層と前記半導体膜との接合性および前
記ゲート絶縁膜と前記表層絶縁膜との接合性はよく、し
かも前記半導体膜を前記メモリ用絶縁膜と同一のパター
ンとし、前記表層絶縁膜とその上の前記半導体膜とを前
記メモリ用絶縁膜の形成部分を除いて形成すれば、前記
メモリ用絶縁膜とその上の半導体膜とを連続して堆積さ
せて同時にパタニングし、前記表層絶縁膜とその上の半
導体膜とを連続して堆積させて同時にパターニングする
ことができるから、前記メモリ用絶縁膜および前記ゲー
ト絶縁膜とその上に形成される半導体層との界面は良好
であり、したがって前記メモリトランジスタおよび選択
トランジスタの信頼性も十分である。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁基板上にゲート電極とゲート絶縁膜を形成した後、
前記ゲート絶縁膜の上に電荷蓄積機能をもつメモリ用絶
縁膜と半導体膜とを連続して堆積させてこの半導体膜と
メモリ用絶縁膜とを前記ゲート電極の一部に対向する形
状にパターニングするとともに、前記ゲート絶縁膜の上
にこのゲート絶縁膜と同じ材質の表層絶縁膜と半導体膜
とを連続して堆積させてこの半導体膜と表層絶縁膜の前
記メモリ用絶縁膜上の部分を除去し、この後前記メモリ
用絶縁膜上の前記半導体膜と前記ゲート絶線膜上の前記
半導体膜との上に前記半導体膜と間じ材質の半導体層を
形成して、この半導体層の両側部の上にソース電極およ
びドレイン電極を形成するものであるから、１つの薄膜
トランジスタの中にメモリトランジスタと選択トランジ
スタとを形成して集積度を上げるとともに、前記メモリ
用絶縁膜およびゲート絶縁膜とその上に形成する半導体
層との界面を良好にして前記メモリトランジスタおよび
選択トランジスタの信頼性を十分にした薄膜トランジス
タメモリを得ることができる。

【図面の簡単な説明】

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図、第２図は
その製造工程図、第３図は薄膜トランジスタメモリの等
価回路図である。第４図および第５図は本発明の第２の
実施例を示す薄膜トランジスタメモリの断面図およびそ
の等価回路図、第６図および第７図は本発明の第３の実
施例を示す薄膜トランジスタメモリの断面図およびその
ｗ価回路図である。第８図は従来の薄膜トランジスタメ
モリの等価回路図である。 ＴＩＯ・・・メモリトランジスタ、Ｔ２Ｏ・・・選択ト
ランジスタ、１１・・・基板、Ｇ・・・ゲート電極、１
２・・・ゲート絶縁膜、１２ａ・・・表層絶縁膜、１３
・・・メモリ用絶縁膜、１４ａ、１４ｂ・・・半導体膜
、１４・・・ｉ型半導体層、１５・・・ｎ型半導体層、
Ｓ・・・ソース電極、Ｄ・・・ドレイン電極、１６・・
・上部ゲート絶縁膜、Ｇａ・・・第２のゲート電極（読
出し用）。

Claims (2)

【特許請求の範囲】
1. （１）絶縁基板上に形成されたゲート電極と、このゲー
   ト電極を覆う電荷蓄積機能のないゲート絶縁膜と、この
   ゲート絶縁膜の上に前記ゲート電極の一部に対向させて
   形成された電荷蓄積機能をもつメモリ用絶縁膜と、前記
   ゲート絶縁膜および前記メモリ用絶縁膜の上に形成され
   た半導体層とこの半導体層の両側部の上に形成されたソ
   ース電極およびドレイン電極とからなり、前記ゲート電
   極と前記ゲート絶縁膜と前記メモリ用絶縁膜と前記半導
   体層と前記ソース電極およびドレイン電極とでメモリト
   ランジスタを構成し、前記ゲート電極と前記ゲート絶縁
   膜と前記半導体層と前記ソース電極およびドレイン電極
   とで選択トランジスタを構成するとともに、前記メモリ
   用絶縁膜の上に前記半導体層と同じ材質の半導体膜を前
   記メモリ用絶縁膜と同一パターンに積層し、前記ゲート
   絶縁膜上の前記メモリ用絶縁膜の形成部分を除く部分に
   、前記ゲート絶縁膜と同じ材質の電荷蓄積機能のない表
   層絶縁膜を介して前記半導体層と同じ材質の半導体膜を
   積層して、前記メモリ用絶縁膜の上の前記半導体膜と前
   記ゲート絶縁膜の上の前記半導体膜との上に、前記半導
   体層を形成したことを特徴とする薄膜トランジスタメモ
   リ。
2. （２）絶縁基板上にゲート電極とこのゲート電極を覆う
   電荷蓄積機能のないゲート絶縁膜を形成する工程と、前
   記ゲート絶縁膜の上に電荷蓄積機能をもつメモリ用絶縁
   膜と半導体膜とを連続して積層させた後この半導体膜と
   メモリ用絶縁膜とを前記ゲート電極の一部に対向する形
   状にパターニングする工程と、前記ゲート絶縁膜の上に
   このゲート絶縁膜と同じ材質の電荷蓄積機能のない表層
   絶縁膜と半導体膜とを連続して積層させた後この半導体
   膜と前記表層絶縁膜の前記メモリ用絶縁膜上の部分を除
   去する工程と、前記メモリ用絶縁膜上の前記半導体膜と
   前記ゲート絶縁膜上の前記半導体膜との上に前記半導体
   膜と同じ材質の半導体層を形成する工程と、この半導体
   層の両側部の上にソース電極およびドレイン電極を形成
   する工程とからなることを特徴とする薄膜トランジスタ
   メモリの製造方法。