JPH0382168A - 薄膜トランジスタメモリおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタメモリおよびその製造方法
に関するものである。

〔従来の技術〕

最近、電気的に書込み／消去／読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ素子を薄膜トランジスタ
で構成した薄膜トランジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、絶縁基板
上にメモリ用薄膜トランジスタと選択用薄膜トランジス
タとを互いに隣接させて形成してメモリ素子を構成した
ものが知られている。

第８図は従来の薄膜トランジスタメモリの等価回路を示
したもので、図中Ｔ１はメモリ用薄膜トランジスタ（以
下メモリトランジスタという）、Ｔ２は選択用薄膜トラ
ンジスタ（以下選択トランジスタという）であり、選択
トランジスタＴ２のソース電極Ｓ２はメモリトランジス
タＴ１のドレイン電極Ｄ１に接続されており、上記メモ
リトランジスタＴ１と選択トランジスタＴ２とによって
１つのメモリ素子が構成されている。なお、メモリトラ
ンジスタＴ１のゲート電極Ｇ１と選択トランジスタＴ２
のゲート電極Ｇ２は図示しないゲートライン（アドレス
ライン）に接続されており、またメモリトランジスタＴ
１のソース電極Ｓ１は図示しないソースラインに接続さ
れ、選択トランジスタＴ２のドレイン電極Ｄ２は図示し
ないドレインラインに接続されている。

Ｃ発明が解決しようとする課題〕 しかしながら、上記従来の薄膜トランジスタメモリは、
絶縁基板上にメモリ用薄膜トランジスタＴ１と選択用薄
膜トランジスタＴ２とを互いに隣接させて形成してメモ
リ素子を構成したものであるため、メモリ素子の素子面
積が大きく、したがって集積度を上げることが難しい。

また、メモリ用薄膜トランジスタＴ１と選択用薄膜トラ
ンジスタＴ２とをそれぞれ別工程で製造しなければなら
ないために、その製造に多くの工程数を要するという問
題をもっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリトランジスタ
と選択トランジスタとで構成されるメモリ素子の素子面
積を小さくして集積度を上げ、しかも少ない工程数で容
易に製造することができる薄膜トランジスタメモリを提
供するとともに、あわせてその製造方法を提供すること
にある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁基板上に形成
されたゲート電極と、このゲート電極を覆う電荷蓄積機
能のないゲート絶縁膜と、このゲート絶縁膜の上に前記
ゲート電極の一部に対向させて形成された電荷蓄積機能
をもつメモリ用絶縁膜と、前記ゲート絶縁膜および前記
メモリ用絶縁膜の上に形成された半導体層と、この半導
体層の両側部の上に形成されたソース電極およびドレイ
ン電極とからなり、前記ゲート電極と前記ゲート絶縁膜
と前記メモリ用絶縁膜と前記半導体層と前記ソース電極
およびドレイン電極とでメモリトランジスタを構成し、
前記ゲート電極と前記ゲート絶縁膜と前記半導体層と前
記ソース電極およびドレイン電極とで選択トランジスタ
を構成するとともに、前記メモリ用絶縁膜の上に、前記
半導体層と同じ材質の半導体膜を前記メモリ用絶縁膜と
同一パターンに積層し、この半導体膜の上に前記半導体
層を形成したことを特徴とするものである。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁基板上にゲート電極とこのゲート電極を覆う電荷蓄
積機能のないゲート絶縁膜を形成し、前記ゲート絶縁膜
の上に電荷蓄積機能をもつメモリ用絶縁膜と半導体膜と
を連続して積層させた後、この半導体膜とメモリ用絶縁
膜とを前記ゲート電極の一部に対向する形状にパターニ
ングし、この後前記半導体膜および前記ゲート絶縁膜の
上に前記半導体膜と同じ材質の半導体層を形成するとと
もに、この半導体層の両側部の上にソース電極およびド
レイン電極を形成することを特徴とするものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、薄膜ト
ランジスタのゲート絶縁＃（電荷蓄積機能のない絶縁１
！Ｉ）の上にゲート電極の一部に対向させて電荷蓄積機
能をもつメモリ用絶縁膜を形成することにより、１つの
薄膜トランジスタの中にメモリトランジスタと選択トラ
ンジスタとを形成したものであり、この薄膜トランジス
タメモリによれば、メモリトランジスタと選択トランジ
スタとで構成されるメモリ素子の素子面積を小さくして
集積度を上げることができるし、また、１つの薄膜トラ
ンジスタを製造する工程で上記メモリ素子を構成するメ
モリトランジスタと選択トランジスタとを形成すること
ができるから、少ない工程数で容易に製造することがで
きる。また、この薄膜トランジスタメモリは、メモリト
ランジスタを構成するメモリ用絶縁膜をゲート絶縁膜の
上にゲート電極の一部に対向させて形成したものである
ため、その製造に際して、前記メモリ用絶縁膜と、前記
ゲート絶縁膜および前記メモリ用絶縁膜の上に形成する
半導体層とを連続して堆積することはできないが、本発
明の薄膜トランジスタメモリでは、前記メモリ用絶縁膜
の上に前記半導体層と同じ材質の半導体膜を積層してそ
の上に前記半導体層を形成しているため、この半導体層
と前記半導体膜とが別工程で堆積されたものであっても
その接合性はよく、また前記半導体膜を前記メモリ用絶
縁膜と同一のパターンとすれば、前記メモリ用絶縁膜と
その上の半導体膜とを連続して堆積させて同時にパター
ニングすることができるから、前記メモリ用絶縁膜とそ
の上に形成される半導体層との界面は良好であり、した
がって、前記メモリトランジスタの信頼性も十分である
。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁基板上にゲート電極とゲート絶縁膜を形成した後、
前記ゲート絶縁膜の上に電荷蓄積機能をもつメモリ用絶
縁膜と半導体膜とを連続して堆積・させて、この半導体
膜とメモリ用絶縁膜とを前記ゲート電極の一部に対向す
る形状にパターニングし、この後前記半導体膜および前
記ゲート絶縁膜の上に前記半導体膜と同じ材質の半導体
層を形成するとともに、この半導体層の両側部の上にソ
ース電極およびドレイン電極を形成するものであるから
、１つの薄膜トランジスタの中にメモリトランジスタと
選択トランジスタとを形成して集積度を上げるとともに
、前記メモリ用絶縁膜とその上に形成される半導体層と
の界面を良好にして前記メモリトランジスタの信頼性を
十分にした薄膜トランジスタメモリを得ることができる
。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１１はガラス等からなる絶縁基板であり、この基板１１
上には、メモリトランジスタＴＩＯと選択トランジスタ
７２０とに共用されるゲート電極Ｇが形成されている。

また、上記基板１１上には、ゲート電極Ｇの全体を覆う
電荷蓄積機能のないゲート絶縁膜１２が形成されており
、さらにこのゲート絶縁膜１２の上には、前記ゲート電
極Ｇの中央部分（メモリトランジスタＴ１０部分）に対
向させて電荷蓄積機能をもつメモリ用絶縁膜１３が形成
されている。上記ゲート絶縁膜１２とメモリ用絶縁膜１
３は、それぞれ窒化シリコン（Ｓｉ　Ｎ）からなってお
り、ゲート絶縁膜１２は、シリコン原子Ｓ１と窒素原子
Ｎとの組成比Ｓ１／Ｎを化学量論比（Ｓｌ　／Ｎ−０，
７５）とほぼ同程度（Ｓ１／Ｎ　−０，８５〜０．８５
）にした窒化シリコン膜とされ、このゲート絶縁膜１２
は、膜厚が約２０００Åの厚膜とされている。また、メ
モリ用絶縁膜１３は、上記組成比Ｓｉ／Ｎを化学量論比
より太きく　（Ｓｔ／　Ｎ　−０，８５〜１．１５）に
した窒化シリコン膜とされ、このメモリ用絶縁膜１３は
、膜厚が約１００入の極薄膜とされている。

また、上記メモリ用絶縁膜１３の上には、後述するｌ型
半導体層１４と・同じ材質の半導体膜（ｉ−ａ−８ｌ膜
）１４ａがｉｏｏ入程度の厚さに積層されており、この
半導体膜１４ａは上記メモリ用絶縁膜１３と同一のパタ
ーンに形成されている。

また、上記ゲート絶縁膜１２および上面に半導体膜１４
ａを積層した前記メモリ用絶縁膜１３の上には、前記ゲ
ート電極Ｇの全域に対向させて、メモリトランジスタＴ
１０と選択トランジスタ７２０とに共用されるｌ型半導
体層１４が形成されている。このｌ型半導体層１４は、
ｉ−ａ−Ｓｉ（１型アモルファス◆シリコン）からなっ
ている。このｉ型半導体層１４の両側部の上には、ｎ“
−ａ−８ｌ　　（ｎ型不純物をドープしたアモルファス
・シリコン）からなるｎ型半導体層１５を介して、ソー
ス電極Ｓとドレイン電極りとが形成されている。

そして、この薄膜トランジスタの中央部分、つまり前記
メモリ用絶縁膜１３を形成した部分は、メモリトランジ
スタＴＩＯとされており、その両側はそれぞれ選択トラ
ンジスタ７２０とされている。

すなわち、この実施例の薄膜トランジスタメモリは、薄
膜トランジスタのゲート絶縁膜１２の上にゲート電極Ｇ
の中央部分に対向させて電荷蓄積機能をもつメモリ用絶
縁膜１３を形成することにより、１つの薄膜トランジス
タの中に、１つのメモリトランジスタＴＩＯとその両側
に位置する２つの選択トランジスタＴ２０とを形成した
もので、メモリトランジスタＴＩＯは、ゲート電極Ｇの
中央部分と、電荷蓄積機能のないゲート絶縁膜１２の中
央部分と、電荷蓄積機能をもつメモリ用絶縁膜１３と、
その上に半導体膜１４ａを介して形成したｉ型半導体層
１４およびｎ型半導体層１５と、ソース、ドレイン電極
Ｓ、Ｄとで構成され、２つの遥択トランジスタＴ２０は
それぞれ、上記ゲート電極Ｇの両側部分と、電荷蓄積機
能のないゲート絶縁！１１２の両側部分と、上記ｉ型半
導体層１４およびｎ型半導体層１５と、上記ソース、ド
レイン電極Ｓ、Ｄとで構成されている。

第２図は上記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第２図（ａ）に示すように、基板１１上にクロム
等の金属膜を約１００ＯＡの厚さに膜付けし、この金属
膜をパターニングしてゲート電極Ｇを形成した後、その
上に基板１１全面にわたって、Ｓ！／Ｎ−０，ｆｉ５〜
０．８５の窒化シリコンからなるゲート絶縁膜１２を約
２０００人の厚さに堆積させるとともに、続いてその上
に、Ｓｌ／Ｎ−０，８５〜１．２５の窒化シリコンから
なるメモリ用絶縁膜１３と、１−ａ−３ｔからなる半導
体膜１４ａをそれぞれ１００大程度の厚さに連続して堆
積（真空中で連続堆積）させる。

次に、第２図（ｂ）に示すように、上記半導体膜１４ａ
とメモリ用絶縁膜１３をゲート電極Ｇの中央部分に対向
する部分を残してエツチング除去し、ゲート電極Ｇの両
側部分の上のゲート絶縁膜１２を露出させる。

次に、第２図（ｃ）に示すように、上記ゲート絶縁膜１
２およびメモリ用絶縁膜１３上に積層した半導体膜１４
ａの上に、基板１１全面にわたって、１−ａ−８１から
なるｉ型半導体層１４と、ｎ”−ａ−８１からなるｎ型
半導体層１５とをそれぞれ１５００λ、２５０大程度の
厚さに順次堆積させ、その上にソース、ドレイン電極Ｓ
、Ｄとなるクロム等の金属膜を約５００大の厚さに膜付
けして、この金属膜とその下のｎ型半導体層１５をパタ
ーニングし、ソース電極Ｓおよびドレイン電極りを形成
する。

この後は、第２図（ｄ）に示すように、上記ｉ型半導体
層１４を薄膜トランジスタの素子形状にパターニングし
て、１つの薄膜トランジスタの中に１つのメモリトラン
ジスタＴＩＧと２つの選択トランジスタＴ２０とを形成
した薄膜トランジスタメモリを完成する。

なお、上記メモリトランジスタＴＩＯと選択トランジス
タＴ２０の面積は、各トランジスタＴ１０゜Ｔ０ｎの特
性をどのように選ぶかによって決めればよく、これによ
ってゲート電極Ｇの面積、メモリ用絶縁膜１３の形成位
置とその面積およびソース電極Ｓとドレイン電極りとの
間隔を選べばよい。

第３図は上記メモリ素子の等価回路を示したもので、ゲ
ート電極Ｇは図示しないゲートライン（アドレス・ライ
ン）に接続されており、またソース電極Ｓは図示しない
ソースラインに接続され、ドレイン電極りは図示しない
ドレインラインに接続されている。

この薄膜トランジスタメモリの書込み、消去、読出しは
次のようにして行なわれる。

書込み時は、ゲート電極Ｇが接続されているゲートライ
ンにメモリトランジスタＴｌＯの書込み消去電圧ｖＰの
１／２に相当する正電圧＋Ｌ／２Ｖｐを印加し、ソース
電極Ｓが接続されているソースラインとドレイン電極り
が接続されているドレインラインにそれぞれ上記書込み
消去電圧ｖＰの１／２に相当する負電圧−１／２Ｖｐを
印加する。このような電圧を印加すると、２つの選択ト
ランジスタＴ２ｉｌｌがオンし、メモリトランジスタＴ
ＩＯのゲートとソース、ドレインとの間に書込み消去電
圧ｖＰに相当する電位差が生じてメモリトランジスタＴ
ＩＯが書込み状態になる。

また、消去時は、上記ゲートラインに一１／２Ｖｐを印
加し、ソースラインとドレインラインにそれぞれ＋１／
２Ｖｐを印加する。このような電圧を印加すると、メモ
リトランジスタＴＩＯのゲートとソース、ドレインとの
間に書込み消去電圧ｖＰに相当する逆電位の電位差が生
じてメモリトランジスタＴＩＯに保持されているデータ
が消去される。

一方、読出し時は、ゲートラインに上記書込み消去電圧
ｖＰより十分中さなオン電圧Ｖ。Ｎを印加するとともに
、ドレインラインに読出し電圧（書込み消去電圧ＶＰよ
り十分中さな電圧）Ｖｏを印加し、ソースラインの電位
はＯとする。このような電圧を印加すると、メモリトラ
ンジスタＴＩＯに保持されているデータに応じてドレイ
ンラインからソースラインに電流が流れ、これが読出し
データとして出力される。

なお、上記書込み、消去、読出し時のいずれの場合も、
選択されたソース、ドレインラインへの印加電圧がこの
ソース、ドレインライン上の他の非選択メモリ素子にも
印加されるが、この非選択メモリ素子のゲートラインは
選択されていないために、非選択メモリ素子の選択トラ
ンジスタＴ２Ｇはオフ状態にあるから、非選択メモリ素
子のメモリトランジスタＴＩＯはソース、ドレインライ
ンに印加される電圧の影響を受けない。すなわち、上記
選択トランジスタＴ２０は、メモリ、トランジスタＴＩ
Ｏの選択だけでなく、非選択時にソース、ドレインライ
ンに印加される電圧からメモリトランジスタＴＩＯをガ
ードするガードトランジスタとしての作用ももっている
。

しかして、上記実施例の薄膜トランジスタメモリにおい
ては、薄膜トランジスタのゲート絶縁膜（電荷蓄積機能
のない絶縁膜）１２の上にゲート電極Ｇの中央部分に対
向させて電荷蓄積機能をもつメモリ用絶縁膜１４を形成
することにより、１つの薄膜トランジスタの中にメモリ
トランジスタＴＩＯと２つの選択トランジスタＴ２０と
を形成しているから、この薄膜トランジスタメモリによ
れば、メモリトランジスタＴＩＯと選択トランジスタＴ
２０とで構成されるメモリ素子の素子面積を小さくして
集積度を上げることができるし、また、１つの薄膜トラ
ンジスタを製造する工程で上記メモリ素子を構成するメ
モリトランジスタＴＩＧと選択トランジスタＴ２０とを
形成することができるから、少ない工程数で容易に製造
することができる。

また、この薄膜トランジスタメモリは、メモリトランジ
スタＴＩＯを構成するメモリ用絶縁膜１３をゲート絶縁
膜１２の上にゲート電極Ｇの中央部分に対向させて形成
したものであるため、その製造に際して、前記メモリ用
絶縁膜１４と、前記ゲート絶縁膜１２およびメモリ用絶
縁膜１３の上に形成するｉ型半導体層１４とを連続して
堆積することはできず、したがって、メモリ用絶縁膜１
３の上に直接ｉ型半導体層１４を形成したのでは、メモ
リ用絶縁膜１３の膜面の汚れ等によってメモリ用絶縁膜
１３とｉ型半導体層１４との良好な界面が得られなくな
る。

しかし、上記実施例の薄膜トランジスタメモリでは、前
記メモリ用絶縁Ｈ１３の上にｉ型半導体層１４と同じ材
質の半導体膜１４ａを積層してその上に１型半導体層１
４を形成しているため、このｉ型半導体層１４と前記半
導体膜１４ａとが別工程で堆積されたものであってもそ
の接合性はよく、また前記半導体膜１４ａをメモリ用絶
縁膜１３と同一のパターンとすれば、前記メモリ用絶縁
膜１３とその上の半導体膜１４ａとを連続して堆積させ
て同時にパターニングすることができるから、前記メモ
リ用絶縁膜１３とその上に前記半導体膜１４ａを介して
形成されたｉ型半導体層１４との界面は良好である。し
たがって、この薄膜トランジスタメモリによれば、その
メモリトランジスタＴＩＯへの書き込みおよび消去時に
、ｌ型半導体層１４からメモリ用絶縁膜１３への電荷の
注入を安定して行なわせることができるから、前記メモ
リトランジスタＴＩＯの信頼性も十分である。

しかも、上記実施例では、上記選択トランジスタ７２０
をメモリトランジスタＴＩＯの両側に設けているから、
この２つの選択トランジスタＴ２０のいずれか一方の特
性が不良であっても、もう１つの選択トランジスタＴ２
０によってメモリトランジスタＴＩＯの選択およびガー
ドを行なうことができ、したがって、選択トランジスタ
Ｔ２０が１つだけのものよりも信頼性を向上させること
ができる。

また、上記実施例の薄膜トランジスタメモリの製造方法
は、絶縁基板１１上にゲート電極Ｇと電荷蓄積機能のな
いゲート絶縁膜１２を形成した後、前記ゲート絶縁膜１
２の上に電荷蓄積機能をもつメモリ用絶縁膜１３と半導
体膜１４ａとを連続して堆積させて、この半導体膜１４
ａとメモリ用絶縁膜１３とをゲート電極Ｇの中央部分に
対向する形状にパターニングし、この後前記半導体膜１
４ａおよび前記ゲート絶縁膜１２の上に前記半導体膜１
４ｇと同じ材質のｌ型半導体層１４を形成するとともに
、このｌ型半導体層１４の両側部の上にソース電極Ｓお
よびドレイン電極りを形成するものであるから、１つの
薄膜トランジスタの中にメモリトランジスタＴＩＯと選
択トランジスタ７２０とを形成して集積度を上げるとと
もに、前記メモリ用絶縁膜１３とその上に形成されるｌ
型半導体層１４との界面を良好にしてメモリトランジス
タＴＩＯの信頼性を十分にした薄膜トランジスタメモリ
を得ることができる。

次に、本発明の他の実施例を説明する。

第４図および第５図は本発明の第２の実施例を示したも
ので、第４図は薄膜トランジスタメモリの断面図、第５
図はその等価回路図である。

この実施例の薄膜トランジスタメモリは、上記第１の実
施例の薄膜トランジスタメモリに、メモリトランジスタ
ＴＩＯと２つの選択トランジスタＴ２０とに共用される
第２のゲート電極Ｇａを設けたもので、この第２のゲー
ト電極Ｇａは、ｌ型半導体層１４およびソース、ドレイ
ン電極Ｓ、Ｄの上に形成した上部ゲート絶縁膜１６の上
に形成されている。この上部ゲート絶縁膜１６は、Ｓｌ
／Ｎ　−０，８５〜０．８５の窒化シリコンからなる膜
厚３０００Åの電荷蓄積機能のない絶縁膜とされており
、上記第２のゲート電極Ｇａは読出し用のゲート電極と
されている。また、基板１１上のゲート電極Ｇは書き込
み消去用ゲートラインに接続され、上記第２のゲート電
極Ｇａは読出し用ゲートラインに接続されている。なお
、この実施例の薄膜トランジスタメモリは、上記第２の
ゲート電極Ｇａを設けた以外の構成は上記第１の実施例
の薄膜トランジスタメモリと同じ構成となっているから
、その説明は図に同符号を付して省略する。また、この
薄膜トランジスタメモリは、上記第１の実施例の薄膜ト
ランジスタメモリの製造方法に上部ゲート絶縁膜１６に
形成工程と第２のゲート電極Ｇａの形成工程を付加する
だけで製造できるから、その製造方法の説明も省略する
。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴＩＯへの書き込みおよび消去は基板１１上のゲ
ート電極Ｇにゲート電圧を印加して行ない、読出しは第
２のゲート電極Ｇａにゲート電圧を印加して行なうよう
にしたものである。

しかして、この第２の実施例の薄膜トランジスタメモリ
においても、１つの薄膜トランジスタの中にメモリトラ
ンジスタＴＩＯと２つの選択トランプ・スタＴ２０とを
形成しているから、メモリトランジスタＴＩＯと選択ト
ランジスタＴ２０とで構成されるメモリ素子の素子面積
を小さくして集積度を上げることができるし、また１つ
の薄膜トランジスタを製造する工程で上記メモリ素子を
構成するメモリトランジスタＴＩＯと選択トランジスタ
Ｔ２０とを形成することができ、しかも、メモリ用絶縁
膜１３の上にｌ型半導体層１４と同じ材質の半導体膜１
４ａを積層してその上にｌ型半導体層１４を形成してい
るため、メモリ用絶縁膜１３とその上に形成されるｌ型
半導体層１４との界面を良好にして、メモリトランジス
タＴＩＧの信頼性を十分に確保することができる。

また、この第２の実施例の薄膜トランジスタメモリでは
、読出しを第２のゲート電極Ｇａにゲート電圧を印加し
て行なうようにしているから、読出し時にメモリ用絶縁
膜１３を介してｉ型半導体層１４と対向している基板１
１上のゲート電極Ｇに、メモリトランジスタＴＩＯの閾
値電圧を変化させるようなゲート電圧を印加する必要は
なく、シたがって読出しの繰返しによるメモリトランジ
スタＴＩＧの閾値電圧の変化をなくして、半永久的に安
定した読出しを行なうことができる。

また、第６図および第７図は本発明の第３の実施例を示
したもので、第６図は薄膜トランジスタメモリの断面図
、第７図はその等価回路図であるこの実施例の薄膜トラ
ンジスタメモリは、上記第１の実施例の薄膜トランジス
タメモリにおけるメモリ用絶縁膜１３を、ゲート電極Ｇ
のほぼ半分の領域に対向させて形成することにより、薄
膜トランジスタの一半分（メモリ用絶縁膜１３を設けた
側）をメモリトランジスタＴＩＯとし、他半分を選択ト
ランジスタＴ２０としたもので、その他の構成は上記第
１の実施例の薄膜トランジスタメモリと同様である。

すなわち、この第３の実施例の薄膜トランジスタメモリ
は、１つの薄膜トランジスタの中に、１つのメモリトラ
ンジスタＴＩＯと１つの選択トランジスタＴ２０とを形
成したものであり、二の第３の実施例の薄膜トランジス
タメモリにおいても、メモリトランジスタＴＩＯと選択
トランジスタＴ２０とで構成されるメモリ素子の素子面
積を小さくして集積度を上げることができるし、また１
つの薄膜トランジスタを製造する工程で上記メモリ素子
を構成するメ、そりトランジスタＴＩＯと選択トランジ
スタＴ２０とを形成することができ、しかも、メモリ用
絶縁膜１３の上にｉ型半導体層１４と同じ材質の半導体
膜１４ａを積層してその上にｉ型半導体層１４を形成し
ているため、メモリ用絶縁膜１３とその上に形成される
ｉ型半導体層１４との界面を良好にして、メモリトラン
ジスタＴＩＯの信頼性を十分に確保することができる。

なお、上記第３の実施例の薄膜トランジスタメモリにお
いても、前述した第２の実施例と同様に読出し用の第２
のゲート電極を設ければ、読出しの繰返しによるメモリ
トランジスタＴＩＯの閾値電圧の変化をなくして、半永
久的に安定した読出しを行なうことができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、薄膜トランジスタ
のゲート絶縁膜（電荷蓄積機能のない絶縁膜）の上にゲ
ート電極の一部に対向させて電荷蓄積機能をもつメモリ
用絶縁膜を形成することにより、１つの薄膜トランジス
タの中にメモリトランジスタと選択トランジスタとを形
成したものであり、この薄膜トランジスタメモリによれ
ば、メモリトランジスタと選択トランジスタとで構成さ
れるメモリ素子の素子面積を小さくして集積度を上げる
ことができるし、また、１つの薄膜トランジスタを製造
する工程で上記メモリ素子を構成するメモリトランジス
タと選択トランジスタとを形成することができるから、
少ない工程数で容易に製造することができる。しかも、
本発明の薄膜トランジスタメモリでは、前記メモリ用絶
縁膜の上に前記半導体層と同じ材質の半導体膜を積層し
てその上に前記半導体層を形成しているため、この半導
体層と前記半導体膜とが別工程で堆積されたものであっ
てもその接合性はよく、また前記半導体膜を前記メモリ
用絶縁膜と同一のパターンとすれば、前記メモリ用絶縁
膜とその上の半導体膜とを連続して堆積させて同時にパ
ターニングすることができるから、前記メモ・り用絶縁
膜とその上に形成された半導体層との界面は良好であり
、したがって、前記メモリトランジスタの信頼性も十分
である。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁基板上にゲート電極とゲート絶縁膜を形成した後、
前記ゲート絶縁膜の上に電荷蓄積機能をもつメモリ用絶
縁膜と半導体膜とを連続して堆積させて、この半導体膜
とメモリ用絶縁膜とを前記ゲート電極の一部に対向する
形状にパターニングし、この後前記半導体膜および前記
ゲート絶縁膜の上に前記半導体膜と同じ材質の半導体層
を形成するとともに、この半導体層の両側部の上にソー
ス電極およびドレイン電極を形成するものであるから、
１つの薄膜トランジスタの中にメモリトランジスタと選
択トランジスタとを形成して集積度を上げるとともに、
前記メモリ用絶縁膜とその上に形成される半導体層との
界面を良好にして前記メモリトランジスタの信頼性を十
分にした薄膜トランジスタメモリを得ることができる。

【図面の簡単な説明】

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図、第２図は
その製造工程図、第３図は薄膜トランジスタメモリの等
価回路図である。第４図および第５図は本発明の第２の
実施例を示す薄膜トランジスタメモリの断面図およびそ
の等価回路図、第６図および第７図は本発明の第３の実
施例を示す薄膜トランジスタメモリの断面図およびその
等価回路図である。第８図は従来の薄膜トランジスタメ
モリの等価回路図である。 ＴＩＯ・・・メモリトランジスタ、Ｔ０ｎ・・・選択ト
ランジスタ、１１・・・基板、Ｇ・・・ゲート電極、１
２・・・ゲート絶縁膜、１３・・・メモリ用絶縁膜、１
４ａ・・・半導体膜、１４・・・ｉ型半導体層、１５・
・・ｎ型半導体層、Ｓ・・・ソース電極、Ｄ・・・ドレ
イン電極、１６・・・上部ゲート絶縁膜、Ｇａ・・・第
２のゲート電極（読出し用）。

Claims (2)

【特許請求の範囲】
1. （１）絶縁基板上に形成されたゲート電極と、このゲー
   ト電極を覆う電荷蓄積機能のないゲート絶縁膜と、この
   ゲート絶縁膜の上に前記ゲート電極の一部に対向させて
   形成された電荷蓄積機能をもつメモリ用絶縁膜と、前記
   ゲート絶縁膜および前記メモリ用絶縁膜の上に形成され
   た半導体層と、この半導体層の両側部の上に形成された
   ソース電極およびドレイン電極とからなり、前記ゲート
   電極と前記ゲート絶縁膜と前記メモリ用絶縁膜と前記半
   導体層と前記ソース電極およびドレイン電極とでメモリ
   トランジスタを構成し、前記ゲート電極と前記ゲート絶
   縁膜と前記半導体層と前記ソース電極およびドレイン電
   極とで選択トランジスタを構成するとともに、前記メモ
   リ用絶縁膜の上に前記半導体層と同じ材質の半導体膜を
   前記メモリ用絶縁膜と同一パターンに積層し、この半導
   体膜の上に前記半導体層を形成したことを特徴とする薄
   膜トランジスタメモリ。
2. （２）絶縁基板上にゲート電極とこのゲート電極を覆う
   電荷蓄積機能のないゲート絶縁膜を形成し、前記ゲート
   絶縁膜の上に電荷蓄積機能をもつメモリ用絶縁膜と半導
   体膜とを連続して積層させた後、この半導体膜とメモリ
   用絶縁膜とを前記ゲート電極の一部に対向する形状にパ
   ターニングし、この後前記半導体膜および前記ゲート絶
   縁膜の上に前記半導体膜と同じ材質の半導体層を形成す
   るとともに、この半導体層の両側部の上にソース電極お
   よびドレイン電極を形成することを特徴とする薄膜トラ
   ンジスタメモリの製造方法。